KR102577156B1 - 반도체 메모리 장치의 제조방법 - Google Patents

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Abstract

본 기술은 제1 얼라인 마크와 제1 구조를 포함하는 제1 기판을 가공하는 단계, 제2 얼라인 마크와 제2 구조를 포함하는 제2 기판을 가공하는 단계, 및 상기 제1 구조 및 상기 제2 구조가 서로 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬하는 단계, 및 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 이용하여 상기 제1 구조와 상기 제2 구조 사이의 정렬을 제어하는 반도체 메모리 장치의 제조방법을 포함한다.

Description

반도체 메모리 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 메모리 셀 어레이 및 주변회로를 포함하는 반도체 메모리 장치의 제조방법에 관한 것이다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 메모리 장치의 특성 개선을 위해, 메모리 셀 어레이를 포함하는 기판과 메모리 셀 어레이를 구동시키기 위한 주변회로를 포함하는 기판을 개별적으로 가공한 후, 메모리 셀 어레이와 주변회로를 서로 연결시킬 수 있다.
상술한 메모리 셀 어레이와 주변회로를 연결시키는 과정에서, 제조공정의 안정성이 요구된다.
본 발명의 실시 예들은 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치의 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판을 가공하는 단계 및 제2 기판을 가공하는 단계를 포함할 수 있다. 상기 제1 기판을 가공하는 단계는 상기 제1 기판의 제1 영역 상에 주변회로 및 상기 주변회로에 연결된 제1 도전성 콘택패턴이 배치되고, 상기 제1 기판의 제2 영역 내부에 희생물이 매립되고 상기 희생물 상에 제1 얼라인 마크가 배치되도록 실시될 수 있다. 상기 제2 기판을 가공하는 단계는, 상기 제2 기판 상에 제2 얼라인 마크, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 제2 도전성 콘택패턴이 배치되도록 실시될 수 있다. 상기 제조방법은 상기 제1 도전성 콘택패턴 및 상기 제2 도전성 콘택패턴이 서로 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬하는 단계, 및 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 정렬을 확인하여 상기 제1 도전성 콘택패턴을 제2 도전성 콘택패턴에 연결시키는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판을 가공하는 단계를 포함할 수 있다. 상기 제1 기판을 가공하는 단계는 상기 제1 기판의 내부에 희생물이 매립되고, 상기 희생물 상에 제1 얼라인 마크가 배치되고, 상기 제1 기판의 일면에 제1 구조가 배치되도록 실시될 수 있다. 상기 제조방법은 상기 제1 기판의 상기 일면과 상반된 방향을 향하는 상기 제1 기판의 배면으로부터 상기 제1 기판의 일부를 제거하여 상기 희생물을 노출하는 단계, 및 노출된 상기 희생물을 제거하는 단계를 포함할 수 있다. 상기 제조방법은 제2 기판을 가공하는 단계를 포함할 수 있다. 상기 제2 기판을 가공하는 단계는 상기 제2 기판의 일면에 제2 얼라인 마크 및 제2 구조가 배치되도록 실시될 수 있다. 상기 제조방법은 상기 제2 구조 및 상기 제1 구조가 서로 마주하도록 상기 제2 기판 상에 상기 제1 기판을 배치하는 단계, 및 상기 희생물이 제거된 영역을 통해 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 정렬을 확인하여 상기 제1 구조와 상기 제2 구조를 서로 연결시키는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판 상에 제1 얼라인 마크 및 주변회로를 형성하는 단계, 제2 기판 상에 제2 얼라인 마크 및 메모리 셀 어레이를 형성하는 단계, 상기 주변회로와 상기 메모리 셀 어레이가 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬하는 단계; 및 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 캐패시턴스를 측정하여 상기 주변회로와 상기 메모리 셀 어레이를 연결하는 단계를 포함할 수 있다.
본 기술의 실시 예들은 제1 기판에 포함된 제1 얼라인 마크와 제2 기판에 포함된 제2 얼라인 마크를 이용하여 제1 기판과 제2 기판 사이의 정렬도를 높일 수 있다. 이로써, 본 기술의 실시 예들은 제1 기판과 제2 기판 중 어느 하나에 형성된 메모리 셀 어레이와 나머지 하나에 형성된 주변회로를 연결함에 있어, 메모리 셀 어레이와 주변회로 사이의 정렬 안정성을 높일 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 및 도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 일 실시 예에 따른 제1 얼라인 마크와 제2 얼라인 마크의 정렬을 나타내는 평면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 8a 내지 도 8g, 도 9 및 도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 12a 내지 도 12g, 도 13 및 도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 15a 내지 도 15d, 도 16a 내지 도 16e 및 도 17은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 18a 내지 도 18c, 도 19a 내지 도 19c 및 도 20은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a, 도 1b, 도 2a, 도 2b 및 도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 1a는 제1 기판(101)을 가공하는 단계를 나타낸다.
도 1a를 참조하면, 제1 기판(101)은 단결정 반도체막일 수 있다. 예를 들어, 제1 기판(101)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 기판(101)은 제1 영역(A11) 및 제2 영역(A12)을 포함할 수 있다. 제1 기판(101)의 일면(Sa) 상에 제1 구조(ST11)가 배치되고, 제1 기판(101)의 내부에 희생물(105)이 매립되고, 희생물(105) 상에 제1 얼라인 마크(107)가 배치되도록 제1 기판(101)을 가공할 수 있다.
제1 구조(ST11)는 메모리 셀 어레이 또는 주변회로를 포함할 수 있다. 메모리 셀 어레이는 3차원으로 배열된 메모리 셀들을 포함하거나, 2차원으로 배열된 메모리 셀들을 포함할 수 있다. 제1 구조(ST11)는 제1 기판(101)의 제1 영역(A11) 상에 형성될 수 있다.
희생물(105)은 제1 기판(101)의 제2 영역(A12) 내부에 매립될 수 있다. 희생물(105)은 제1 기판(101)의 일면(Sa)보다 돌출되고, 절연구조(103)로 덮일 수 있다. 절연구조(103)는 1이상의 절연막들을 포함할 수 있다. 희생물(105)은 절연구조(103)와 다른 물질로 형성될 수 있다. 예를 들어, 희생물(105)은 절연구조(103)와 식각률이 다른 물질로 형성될 수 있다. 일 예로서, 절연구조(103)는 산화막을 포함하고, 희생물(105)은 질화막을 포함할 수 있다.
제1 얼라인 마크(107)는 제1 구조(ST11)를 형성하는 동안, 제1 구조(ST11)를 구성하는 구성들 중 일부와 동시에 형성될 수 있다. 제1 얼라인 마크(107)는 도전성 물질로 형성될 수 있다. 제1 얼라인 마크(107)는 절연구조(103) 내부에 매립되고, 보호막(109)으로 덮일 수 있다.
보호막(109)은 제1 얼라인 마크(107)의 산화를 방지할 수 있는 물질로 형성될 수 있다. 예를 들어, 보호막(109)은 질화막을 포함할 수 있다.
상기에서 제1 기판(101)은 일면(Sa)과 상반된 방향을 향하는 배면(Sb)을 포함할 수 있다. 제1 기판(101)의 배면(Sb)과 일면(Sa) 사이에 제1 두께(D1)가 정의될 수 있다.
도 1b는 제2 기판(151)을 가공하는 단계를 나타낸다.
도 1b를 참조하면, 제2 기판(151)은 단결정 반도체막일 수 있다. 예를 들어, 제2 기판(151)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제2 기판(151)은 제1 영역(A11') 및 제2 영역(A12')을 포함할 수 있다. 제2 기판(151)의 일면(Sc) 상에 제2 구조(ST12) 및 절연구조(153)가 배치되고, 제2 얼라인 마크(157)와 절연구조(153) 사이에 단차가 정의되도록 제2 기판(151)을 가공할 수 있다. 절연구조(153)는 1이상의 절연막들을 포함할 수 있다.
제2 구조(ST12)는 메모리 셀 어레이 또는 주변회로를 포함할 수 있다. 예를 들어, 도 1a에 도시된 제1 구조(ST11)가 주변회로를 포함하는 경우, 제2 구조(ST12)는 메모리 셀 어레이를 포함할 수 있다. 다른 예를 들어, 도 1a에 도시된 제1 구조(ST11)가 메모리 셀 어레이를 포함하는 경우, 제2 구조(ST12)는 주변회로를 포함할 수 있다. 제2 구조(ST12)는 제2 기판(151)의 제1 영역(A11') 상에 형성될 수 있다.
절연구조(153)는 제2 기판(151)의 제2 영역(A12')을 덮도록 형성될 수 있다.
제2 얼라인 마크(157)는 제2 구조(ST12)를 형성하는 동안 제2 구조(ST12)를 구성하는 구성들 중 일부와 동시에 형성될 수 있다. 제2 얼라인 마크(157)와 절연구조(153) 사이에 단차가 정의될 수 있도록, 제2 얼라인 마크(157)는 절연구조(153)의 표면보다 돌출되고 서로 이격된 패턴들을 포함할 수 있다. 제2 얼라인 마크(157)에 포함된 상기 패턴들은 도체 또는 부도체를 포함할 수 있다. 단차에 의해 제2 얼라인 마크(157)를 용이하게 구분할 수 있다.
도 2a 및 도 2b는 제1 얼라인 마크(107)를 노출시키는 공정들을 나타낸다.
도 2a를 참조하면, 희생물(105)이 노출될 수 있도록, 도 1a를 참조하여 설명한 제1 기판(101)의 배면(Sb)으로부터 제1 기판(101)의 일부를 제거한다. 이로써 도 1a에 도시된 제1 두께(D1)보다 얇은 제2 두께(D2)를 갖는 제1 기판(101A)이 형성된다. 제2 두께(D2)를 갖는 제1 기판(101A)을 형성하기 위해, 도 1a를 참조하여 설명한 제1 기판(101)의 배면(Sb)으로부터 제1 기판(101)을 연삭가공(grinding)할 수 있다. 제1 기판(101A)이 완전히 제거되지 않고, 제2 두께(D2)를 갖도록 잔류됨으로써, 메모리 셀 어레이와 주변회로를 연결하기 위한 후속 공정 중 발생하는 스트레스에 의한 크랙을 방지할 수 있다.
이어서, 노출된 희생물(105)을 선택적으로 제거할 수 있다. 희생물(105)이 질화막을 포함하는 경우, 희생물(105)을 선택적으로 제거하기 위해 인산을 이용할 수 있다. 희생물(105)이 제거됨으로써, 도 2b에 도시된 바와 같이, 제1 얼라인 마크(107)를 노출하는 홈(G)이 정의될 수 있다.
도 2b를 참조하면, 홈(G)을 형성하기 위해 도 2a에 도시된 희생물(105)을 제거하는 동안, 도 2a에 도시된 보호막(109)이 제거되어 보조홈(AG)이 정의될 수 있다. 홈(G)과 보조홈(AG)은 서로 상반된 방향에서 제1 얼라인 마크(107)을 노출시킬 수 있다.
도 3은 제1 구조(ST11)와 제2 구조(ST12)를 서로 연결시키기 위해, 제1 기판(101A)과 제2 기판(151)을 정렬하는 단계를 나타낸다.
도 3을 참조하면, 제1 구조(ST11)와 제2 구조(ST12)가 서로 마주하도록 제2 기판(151) 상에 제2 두께를 갖는 제1 기판(101A)을 정렬할 수 있다. 제2 두께를 갖는 제1 기판(101A)과 제2 기판(151)의 상/하 위치는 서로 뒤바뀔 수 있다.
제1 구조(ST11)와 제2 구조(ST12) 사이의 올바른 정렬을 위해, 제1 얼라인 마크(107)와 제2 얼라인 마크(157)의 정렬을 검출하여 정렬도를 확인할 수 있다. 제1 얼라인 마크(107)와 제2 얼라인 마크(157)의 정렬이 올바른 경우, 제1 구조(ST11)와 제2 구조(ST12)를 서로 연결할 수 있다.
제1 얼라인 마크(107)와 제2 얼라인 마크(157)의 정렬은 홈(G)을 통해 검출될 수 있다. 본 발명의 실시 예에 따르면, 제1 얼라인 마크(107) 및 제2 얼라인 마크(157)가 홈(G)을 통해 제1 기판(101A)의 방해없이 검출될 수 있다. 이러한 본 발명의 실시 예에서, 제1 얼라인 마크(107)와 제2 얼라인 마크(157)에 대한 검출신호의 정밀성이 향상될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 제1 얼라인 마크(107)와 제2 얼라인 마크(157)의 정렬을 나타내는 평면도이다.
도 4를 참조하면, 제1 얼라인 마크(107)와 제2 얼라인 마크(157)가 도 4에 예시된 바와 같이 정해진 패턴을 형성하도록 정렬된 경우이거나, 정해진 패턴을 기준으로 한 오차범위 이내로 정렬된 경우, 도 3에 도시된 제1 구조(ST11)와 제2 구조(ST12)를 서로 연결할 수 있다. 제1 얼라인 마크(107)와 제2 얼라인 마크(157)는 도 4에 도시된 형태로 제한되지 않고, 다양하게 변경될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 5a를 참조하면, 제1 기판(201) 상에 제1 구조(ST21) 및 제1 얼라인 마크(207)를 형성할 수 있다. 제1 기판(201)은 도 1a를 참조하여 상술한 제1 기판(101)과 동일한 물질로 형성될 수 있다. 제1 기판(201)은 제1 영역(A21) 및 제2 영역(A22)을 포함할 수 있다.
제1 구조(ST21)는 도 1a를 참조하여 상술한 바와 같이, 메모리 셀 어레이 또는 주변회로를 포함하고, 제1 기판(201)의 제1 영역(A21) 상에 형성될 수 있다. 제1 기판(201)의 제2 영역(A22)은 절연구조(203)로 덮일 수 있다. 절연구조(203)는 단일층의 절연막 또는 다층의 절연막들을 포함할 수 있다. 제1 얼라인 마크(207)는 서로 이격된 제1 캐패시터 전극들(207a)을 포함할 수 있다.
도면에 도시하진 않았으나, 제1 기판(201)의 배면측에서 제1 캐패시터 전극들(207a)에 전기적인 신호를 인가하기 위해, 제1 캐패시터 전극들(207a) 각각에 콘택패드 및 콘택플러그가 전기적으로 연결될 수 있다. 콘택패드는 제1 기판(201) 내에 매립될 수 있고, 콘택플러그는 콘택패드에 연결되고 그에 대응하는 제1 캐패시터 전극에 연결될 수 있도록 절연구조(203)를 관통할 수 있다. 콘택패드 및 콘택플러그에 대한 예시적인 구조는 도 15d 및 도 16e를 참조하여 후술한다.
도 5b를 참조하면, 제2 기판(251) 상에 제2 구조(ST22) 및 제2 얼라인 마크(257)를 형성할 수 있다. 제2 기판(251)은 도 1b를 참조하여 상술한 제2 기판(151)과 동일한 물질로 형성될 수 있다. 제2 기판(251)은 제1 영역(A21') 및 제2 영역(A22')을 포함할 수 있다.
제2 구조(ST22)는 도 1b를 참조하여 상술한 바와 같이, 메모리 셀 어레이 또는 주변회로를 포함하고, 제2 기판(251)의 제1 영역(A21') 상에 형성될 수 있다. 제2 기판(251)의 제2 영역(A22')은 절연구조(253)로 덮일 수 있다. 절연구조(253)는 단일층의 절연막 또는 다층의 절연막들을 포함할 수 있다. 제2 얼라인 마크(257)는 서로 이격된 제2 캐패시터 전극들(257a)을 포함할 수 있다.
도면에 도시하진 않았으나, 제2 기판(251)의 배면측에서 제2 캐패시터 전극들(257a)에 전기적인 신호를 인가하기 위해, 제2 캐패시터 전극들(257a) 각각에 콘택패드 및 콘택플러그가 전기적으로 연결될 수 있다. 콘택패드는 제2 기판(251) 내에 매립될 수 있고, 콘택플러그는 콘택패드에 연결되고 그에 대응하는 제2 캐패시터 전극에 연결될 수 있도록 절연구조(253)를 관통할 수 있다. 콘택패드 및 콘택플러그에 대한 예시적인 구조는 도 15d 및 도 16e를 참조하여 후술한다.
도 5c를 참조하면, 제1 구조(ST21)와 제2 구조(ST22)가 서로 마주하도록 제1 기판(201)과 제2 기판(251)을 정렬할 수 있다.
제1 구조(ST21)와 제2 구조(ST22) 사이의 올바른 정렬을 위해, 제1 얼라인 마크(207)와 제2 얼라인 마크(257) 사이의 캐패시턴스들(C1, C2)을 측정할 수 있다. 예를 들어, 제1 얼라인 마크(207)의 제1 캐패시터 전극들(207a)과 제2 얼라인 마크(257)의 제2 캐패시터 전극들(257a)이 수평방향으로 교대로 배열될 수 있다. 이 때, 제1 캐패시터 전극들(207a) 중 어느 하나와 이에 이웃한 제2 캐패시터 전극들(257a) 사이의 제1 캐패시턴스(C1) 및 제2 캐패시턴스(C2)가 측정될 수 있다. 제1 캐패시턴스(C1)와 제2 캐패시턴스(C2)가 오차범위내에서 균일하게 측정되면, 제1 구조(ST21)와 제2 구조(ST22)를 서로 연결할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6a를 참조하면, 제1 기판(301) 상에 제1 구조(ST31) 및 제1 얼라인 마크(307)를 형성할 수 있다. 제1 기판(301)은 도 1a를 참조하여 상술한 제1 기판(101)과 동일한 물질로 형성될 수 있다. 제1 기판(301)은 제1 영역(A31) 및 제2 영역(A32)을 포함할 수 있다.
제1 구조(ST31)는 도 1a를 참조하여 상술한 바와 같이, 메모리 셀 어레이 또는 주변회로를 포함하고, 제1 기판(301)의 제1 영역(A31) 상에 형성될 수 있다. 제1 기판(301)의 제2 영역(A32)은 절연구조(303)로 덮일 수 있다. 절연구조(303)는 단일층의 절연막 또는 다층의 절연막들을 포함할 수 있다. 제1 얼라인 마크(307)는 절연구조(303) 내부에 형성될 수 있다. 제1 얼라인 마크(307)는 도전물로 형성될 수 있다.
도면에 도시하진 않았으나, 제1 기판(301)의 배면측에서 제1 얼라인 마크(307)에 전기적인 신호를 인가하기 위해, 제1 얼라인 마크(307)에 콘택패드 및 콘택플러그가 전기적으로 연결될 수 있다. 콘택패드는 제1 기판(301) 내에 매립될 수 있고, 콘택플러그는 콘택패드에 연결되고 제1 얼라인 마크(307)에 연결될 수 있도록 절연구조(303)를 관통할 수 있다. 콘택패드 및 콘택플러그에 대한 예시적인 구조는 도 18c 및 도 19c를 참조하여 후술한다.
도 6b를 참조하면, 제2 기판(351) 상에 제2 구조(ST32) 및 제2 얼라인 마크(357)를 형성할 수 있다. 제2 기판(351)은 도 1b를 참조하여 상술한 제2 기판(151)과 동일한 물질로 형성될 수 있다. 제2 기판(351)은 제1 영역(A31') 및 제2 영역(A32')을 포함할 수 있다.
제2 구조(ST32)는 도 1b를 참조하여 상술한 바와 같이, 메모리 셀 어레이 또는 주변회로를 포함하고, 제2 기판(351)의 제1 영역(A31') 상에 형성될 수 있다. 제2 기판(351)의 제2 영역(A32')은 절연구조(353)로 덮일 수 있다. 절연구조(353)는 단일층의 절연막 또는 다층의 절연막들을 포함할 수 있다. 제2 얼라인 마크(357)는 절연구조(353) 내부에 형성될 수 있다. 제2 얼라인 마크(357)는 도전물로 형성될 수 있다.
도면에 도시하진 않았으나, 제2 기판(351)의 배면측에서 제2 얼라인 마크(357)에 전기적인 신호를 인가하기 위해, 제2 얼라인 마크(357)에 콘택패드 및 콘택플러그가 전기적으로 연결될 수 있다. 콘택패드는 제2 기판(351) 내에 매립될 수 있고, 콘택플러그는 콘택패드에 연결되고 제2 얼라인 마크(357)에 연결될 수 있도록 절연구조(353)를 관통할 수 있다. 콘택패드 및 콘택플러그에 대한 예시적인 구조는 도 18c 및 도 19c를 참조하여 후술한다.
도 6c를 참조하면, 제1 구조(ST31)와 제2 구조(ST32)가 서로 마주하도록 제1 기판(301)과 제2 기판(351)을 정렬할 수 있다.
제1 구조(ST31)와 제2 구조(ST32) 사이의 올바른 정렬을 위해, 제1 얼라인 마크(307)와 제2 얼라인 마크(357) 사이의 수직 캐패시턴스(VC)를 측정할 수 있다. 수직 캐패시턴스(VC)의 값이 기준값으로 측정되면, 제1 구조(ST31)와 제2 구조(ST32)를 서로 연결할 수 있다.
도 1a, 도 5a, 및 도 6a에 도시된 제1 얼라인 마크는 제1 구조에 포함된 일부 구성과 동시에 형성될 수 있다. 도 1b, 도 5b 및 도 6b에 도시된 제2 얼라인 마크는 제2 구조에 포함된 일부 구성과 동시에 형성될 수 있다. 이러한 제1 얼라인 마크 및 제2 얼라인 마크를 이용하여, 본 발명의 실시 예들은 제1 구조와 제2 구조 사이의 정렬도를 높일 수 있다. 제1 얼라인 마크가 형성된 제1 기판의 제2 영역과 제2 얼라인 마크가 형성된 제2 기판의 제2 영역은 제1 구조와 제2 구조를 서로 연결시킨 후, 절단될 수 있다.
이하, 제1 구조가 주변회로를 포함하고, 제2 구조가 3차원 메모리 셀 어레이를 포함하는 경우를 예로 들어, 제1 구조와 제2 구조 사이의 정렬을 제어하는 실시 예들을 보다 구체적으로 설명한다. 본 발명의 실시 예는 이하에서 예시되는 실시 예들로 한정되지 않는다. 예를 들어, 이하에서 설명되는 제1 구조가 3차원 메모리 셀 어레이로 대체될 수 있고, 제2 구조가 주변회로로 대체될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 7a를 참조하면, 제1 구조(STa) 및 제2 구조(STb)는 제1 기판(401)과 제2 기판(501) 사이에 배치될 수 있다.
도 7b는 도 7a에 도시된 X영역을 확대한 단면도이다.
도 7b를 참조하면, 제1 구조(STa)는 트랜지스터들(TR)을 포함하는 주변회로, 주변회로를 덮는 제1 절연구조(IS1), 제1 절연구조(IS1)를 관통하는 연결구조들(417, 419, 423, 429), 연결구조들(417, 419, 423, 429)을 덮는 제2 절연구조(IS2), 및 제2 절연구조(IS2)를 관통하는 제1 도전성 콘택패턴들(433)을 포함할 수 있다.
트랜지스터들(TR)은 제1 기판(401) 내부에 배치된 소자 분리막들(isolation layer: 403)에 의해 서로 분리될 수 있다. 소자분리막들(403)에 의해 제1 기판(401) 내에서 활성영역들이 구획될 수 있다. 트랜지스터들(TR) 각각은 활성영역 상에 형성된 게이트 절연막(411), 게이트 절연막(411) 상에 형성된 게이트 전극(413), 및 게이트 전극(413) 양측의 제1 기판(401) 내에 형성된 불순물영역들(405)을 포함할 수 있다. 불순물영역들(405)은 n형 또는 p형 도펀트를 포함하는 영역으로서, 소스 영역 또는 드레인 영역으로 이용될 수 있다. 트랜지스터들(TR)은 도 7a에 도시된 메모리 셀 어레이(CAR)에 접속되고, 메모리 셀 어레이(CAR)의 동작을 제어할 수 있다.
제1 절연구조(IS1)는 1이상의 절연막들(415, 421)을 포함할 수 있다. 경우에 따라, 제1 절연구조(IS1)는 적어도 하나의 제1 식각 정지막(425)을 포함할 수 있다. 예를 들어, 제1 절연구조(IS1)는 트랜지스터들(TR)을 덮도록 제1 기판(401) 상에 형성된 제1 절연막(415), 제1 절연막(415) 상에 형성된 제2 절연막(421), 및 제2 절연막(421) 상에 형성된 제1 식각 정지막(425)을 포함할 수 있다. 제1 절연구조(IS1)의 적층 구조는 도 7b에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 제1 식각 정지막(425)은 제2 절연막(421)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 절연막(415) 및 제2 절연막(421)은 산화막을 포함하고, 제1 식각 정지막(425)은 질화막을 포함할 수 있다.
연결구조들(417, 419, 423, 429)은 제1 절연구조(IS1)를 관통하는 콘택플러그들(417, 423) 및 도전패드들(419, 429)을 포함할 수 있다. 예를 들어, 연결구조들(417, 419, 423, 429)은 제1 콘택 플러그들(417), 제1 콘택 플러그들(417)보다 넓은 폭으로 형성된 제1 도전패드들(419), 및 제1 도전패드들(419)에 접속된 제2 콘택 플러그들(423), 및 제2 콘택 플러그들(423)보다 넓은 폭으로 형성된 제2 도전패드들(429)을 포함할 수 있다. 제1 콘택 플러그들(417)은 제1 절연막(415)을 관통하여 트랜지스터들(TR)의 불순물 영역들(405) 및 게이트 전극(413)에 접속될 수 있다. 제1 도전패드들(419)은 제2 절연막(421) 내부에 배치되고, 제1 콘택 플러그들(417)에 연결될 수 있다. 제2 콘택 플러그들(423)은 제2 절연막(421) 내부에 배치되고, 제1 도전패드들(419)에 연결될 수 있다. 제2 도전패드들(429)은 제1 식각 정지막(425)을 관통하여 제2 콘택 플러그들(423)에 연결될 수 있다.
연결구조들(417, 419, 423, 429)은 도 7a 및 도 7b에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 연결구조들(417, 419, 423, 429)은 다양한 도전물로 형성될 수 있다.
제2 절연구조(IS2)는 제3 절연막(427) 및 제2 식각 정지막(431)을 포함할 수 있다. 제2 식각 정지막(431)은 경우에 따라 생략될 수 있다. 제3 절연막(427)과 제2 식각 정지막(431)은 서로 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제3 절연막(427)은 산화막을 포함하고, 제2 식각 정지막(431)은 질화막을 포함할 수 있다.
제1 도전성 콘택패턴들(433)은 제2 절연구조(IS2)를 관통하고, 주변회로에 전기적으로 연결될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(433)은 제2 식각 정지막(431) 및 제3 절연막(427)을 관통하여 제2 도전패드들(429)에 접촉될 수 있다. 이에 따라, 제1 도전성 콘택패턴들(433)은 연결구조들(417, 419, 423, 429)을 경유하여 트랜지스터들(TR)에 연결될 수 있다.
제1 도전성 콘택패턴들(433)과 주변회로의 연결은 상술한 바로 제한되지 않고, 다양하게 변경될 수 있다.
제1 도전성 콘택패턴들(433) 각각은 제2 절연구조(IS2)의 표면보다 돌출된 돌출부(433P)를 포함할 수 있다.
다시, 도 7a를 참조하면, 제2 구조(STb)는 메모리 셀 어레이(CAR), 제3 절연구조(IS3), 비트라인들(BL), 연결구조들(527, 529, 535, 537, 541), 지지대들(523), 소스콘택구조(SCT), 및 제2 도전성 콘택패턴들(543)을 포함할 수 있다. 제3 절연구조(IS3)는 메모리 셀 어레이(CAR)에 중첩될 수 있다. 비트라인들(BL), 연결구조들(527, 529, 535, 537, 541), 지지대들(523), 소스콘택구조(SCT), 및 제2 도전성 콘택패턴들(543)은 제3 절연구조(IS3) 내에 매립될 수 있다.
메모리 셀 어레이(CAR)는 소스영역(503)과 비트라인들(BL) 사이에 연결된 메모리 스트링들(STR)을 포함할 수 있다. 소스영역(503)은 제2 기판(501) 내부에 형성되고, 불순물을 포함할 수 있다. 소스영역(503)의 불순물은 n형 도펀트를 포함할 수 있다.
도 7c는 메모리 스트링들(STR) 중 어느 하나를 확대한 단면도이다.
도 7c를 참조하면, 메모리 스트링들(STR)의 게이트 전극들은 게이트 적층체(GST)의 도전패턴들(513)에 연결될 수 있다.
게이트 적층체(GST)는 도 7a에 도시된 제2 기판(501) 상에 교대로 적층된 층간 절연막들(511) 및 도전패턴들(513)을 포함할 수 있다. 게이트 적층체(GST)는 채널구조들(CH)에 의해 관통된다.
채널구조들(CH)은 메모리 스트링들(STR)의 채널영역들로 이용된다. 채널구조들(CH)은 반도체막으로 형성될 수 있다. 채널구조들(CH) 각각의 중심 영역은 코어 절연막(CO)으로 채워질 수 있다. 채널구조들(CH) 각각의 일단은 소스영역(503)에 연결될 수 있다. 채널구조들(CH) 각각의 타단은 코어 절연막(CO)에 중첩된 도프트 패턴(DP)에 연결될 수 있다. 도프트 패턴(DP)은 불순물을 포함하며, 예를 들어 n형 도펀트를 포함할 수 있다. 도프트 패턴(DP)은 드레인 영역으로 이용될 수 있다.
메모리막(ML)은 그에 대응하는 도전패턴(513)과 그에 대응하는 채널구조(CH) 사이에 배치되고, 데이터를 저장할 수 있다. 메모리막(ML)은 그에 대응하는 채널구조(CH)의 측벽으로부터 게이트 적층체(GST)의 측벽을 향하여 적층된 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화물로 형성될 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화물을 포함할 수 있다.
상술한 구조를 통해, 도전패턴들(513)과 채널구조들(CH)의 교차부들에 소스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터가 형성될 수 있다. 소스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터는 서로 직렬로 연결되어 그에 대응하는 메모리 스트링(STR)을 구성할 수 있다. 소스 셀렉트 트랜지스터의 게이트 전극은 도전패턴들(513) 중 소스 영역(503)에 인접한 소스측 도전패턴에 연결되고, 드레인 셀렉트 트랜지스터의 게이트 전극은 도전패턴들(513) 중 도 7a에 도시된 비트라인들(BL)에 인접한 비트라인측 도전패턴에 연결된다. 메모리 셀들의 게이트 전극들은 도전패턴들(513) 중 중간 도전패턴들에 연결된다. 중간 도전패턴들은 소스측 도전패턴과 비트라인측 도전패턴 사이에 배치된 도전패턴들이다.
다시 도 7a를 참조하면, 소스콘택구조(SCT)는 게이트 적층체(GST)를 관통하여 소스 영역(503)에 전기적인 신호를 전송할 수 있다. 소스콘택구조(SCT)는 단일 도전막으로 형성되거나, 2이상의 도전막들로 형성될 수 있다. 소스콘택구조(SCT)와 게이트 적층체(GST)는 그들 사이에 배치된 측벽 절연막(505)에 의해 서로 절연될 수 있다.
게이트 적층체(GST)의 도전패턴들(513)은 계단구조로 형성된 콘택영역을 포함할 수 있다. 계단구조로 형성된 콘택영역은 다수의 지지대들(523)에 의해 관통될 수 있다.
제3 절연구조(IS3)는 1이상의 절연막들(521, 525, 533)을 포함할 수 있다. 경우에 따라, 제3 절연구조(IS3)는 제3 식각 정지막(531)을 포함할 수 있다. 예를 들어, 제3 절연구조(IS3)는 제4 절연막(521), 제5 절연막(525), 제3 식각 정지막(531) 및 제6 절연막(533)을 포함할 수 있다. 제4 절연막(521)은 게이트 적층체(GST)의 계단구조를 덮도록 제2 기판(501)의 일면 상에 배치될 수 있다. 제5 절연막(525), 제3 식각 정지막(531), 및 제6 절연막(533)은 제4 절연막(521)과 제1 구조(STa) 사이에 순차로 적층될 수 있다. 제3 절연구조(IS3)는 도 7a에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 제3 식각 정지막(531)은 제4 내지 제6 절연막들(521, 525, 533)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제4 내지 제6 절연막들(521, 525, 533)은 산화막을 포함하고, 제3 식각 정지막(531)은 질화막을 포함할 수 있다.
연결구조들(527, 529, 535, 537, 541)은 제3 절연구조(IS3) 내부에 매립된 콘택플러그들(527, 529, 541) 및 도전패드들(535, 537)을 포함할 수 있다. 예를 들어, 연결구조들(527, 529, 535, 537, 541)은 게이트 콘택 플러그들(527), 드레인 콘택 플러그들(529), 게이트 콘택 플러그들(527)보다 넓은 폭으로 형성된 게이트 패드들(535), 소스콘택구조(SCT)보다 넓은 폭으로 형성된 소스패드(537), 및 패드 콘택 플러그들(541)을 포함할 수 있다.
게이트 콘택 플러그들(527)은 도 7c를 참조하여 상술한 게이트 적층체(GST)의 도전패턴들(513)에 접촉되고, 제4 절연막(521) 및 제5 절연막(525)을 관통하도록 연장될 수 있다. 소스콘택구조(SCT)는 제5 절연막(525)을 관통하도록 연장될 수 있다. 드레인 콘택 플러그들(529)은 메모리 스트링들(STR)에 연결되고, 제5 절연막(525)을 관통할 수 있다.
게이트 패드들(535)은 게이트 콘택 플러그들(527)에 접촉될 수 있다. 소스패드(537)는 소스콘택구조(SCT)에 접촉될 수 있다. 비트라인들(BL)은 드레인 콘택 플러그들(529)에 접촉될 수 있다. 게이트 패드들(535), 소스패드(537) 및 비트라인들(BL)은 제3 식각 정지막(531)을 관통하고, 제6 절연막(533) 내부로 연장될 수 있다.
패드 콘택 플러그들(541)은 게이트 패드들(535), 소스패드(537) 및 비트라인들(BL)에 접촉되고, 제6 절연막(533)을 관통하도록 연장될 수 있다.
연결구조들(527, 529, 535, 537, 541)은 도 7a에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 연결구조들(527, 529, 535, 537, 541)은 다양한 도전물로 형성될 수 있다.
제2 도전성 콘택패턴들(543)은 패드 콘택 플러그들(541)에 접촉되고, 상부 절연막(545) 내에 매립될 수 있다. 제2 도전성 콘택패턴들(543)은 연결구조들(527, 529, 535, 537, 541)을 경유하여 메모리 셀 어레이(CAR)에 연결될 수 있다. 상부 절연막(545)은 제2 도전성 콘택패턴들(543)을 개구하는 다수의 홈들(grooves: 551)을 포함할 수 있다. 상부 절연막(545)은 제1 구조(STa)와 제2 구조(STb) 사이에 배치될 수 있다.
제1 구조(STa)와 제2 구조(STb)는 제1 도전성 콘택패턴들(433)과 제2 도전성 콘택패턴들(543)을 경유하여 서로 연결될 수 있다. 상부 절연막(545)의 홈들(551) 각각의 내부에 그에 대응하는 제1 도전성 콘택패턴(433)의 돌출부가 정렬될 수 있다. 제1 도전성 콘택패턴들(433)과 제2 도전성 콘택패턴들(543)은 홈들(551)을 채우는 도전성 점착패턴들(561)을 경유하여 서로 연결될 수 있다. 도전성 점착패턴들(561)은 은 에폭시 수지의 경화물을 포함하거나, 은나노입자, 질화붕소 및 에폭시를 갖는 복합체의 경화물을 포함할 수 있다.
제1 도전성 콘택패턴들(433)과 제2 도전성 콘택패턴들(543)의 연결은 도 7a에 도시된 예로 한정되지 않는다. 예를 들어, 제1 도전성 콘택패턴들(433)과 제2 도전성 콘택패턴들(543)은 직접 접촉될 수 있다.
도 8a 내지 도 8g, 도 9 및 도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 이하의 도면에서, 제1 구조와 제2 구조에 대한 구체적인 설명은 도 7a 내지 도 7c를 참조하여 상술한 바와 동일하므로 생략한다.
도 8a 내지 도 8g는 제1 구조 및 제1 얼라인 마크를 갖도록 제1 기판을 가공하는 단계를 나타내는 단면도들이다.
도 8a를 참조하면, 제1 기판(400)은 도 1a에서 상술한 제1 기판(101)과 동일한 물질을 포함할 수 있다. 제1 기판(400)은 제1 영역(A1a) 및 제2 영역(A2a)을 포함할 수 있다.
제1 기판(400)의 제1 영역(A1a) 상에 트랜지스터들(TR)을 포함하는 주변회로를 형성할 수 있다. 트랜지스터들(TR)은 제1 기판(400) 내부에 형성된 소자 분리막들(403)에 의해 서로 절연될 수 있다. 트랜지스터들(TR)을 포함하는 주변회로는 제1 절연구조(IS1)로 덮일 수 있다. 제1 절연구조(IS1) 내부에 제1 및 제2 콘택 플러그들(417, 423) 및 제1 도전패드들(419)이 매립될 수 있다.
상기에서 제1 절연구조(IS1)를 구성하는 제1 절연막(415), 제2 절연막(421) 및 제1 식각 정지막(425)은 제1 기판(400)의 제2 영역(A2a)을 덮도록 연장될 수 있다.
이 후, 제1 기판(400)의 제2 영역(A2a)에 제1 홈(G)이 형성되도록 제1 절연구조(IS1) 및 제1 기판(400)의 제2 영역(A2a)을 식각할 수 있다.
도 8b를 참조하면, 제1 홈(G) 내부를 희생물(473)로 채울 수 있다. 제1 홈(G) 내부를 희생물(473)로 채우기 전, 제1 홈(G)의 표면 상에 제1 보호막(471)을 형성할 수 있다. 희생물(473)은 제1 보호막(471), 제1 절연막(415) 및 제2 절연막(421)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 보호막(471), 제1 절연막(415) 및 제2 절연막(421) 각각은 산화막을 포함할 수 있고, 희생물(473)은 질화막을 포함할 수 있다.
도 8c를 참조하면, 제1 절연구조(IS1)의 제1 식각 정지막(425)을 관통하고, 제2 콘택플러그들(423)에 연결된 제2 도전패드들(429)을 형성할 수 있다.
이어서, 제2 도전패드들(429) 및 희생물(473)을 덮도록 연장된 제2 절연구조(IS2)를 제1 절연구조(IS1) 상에 형성할 수 있다. 제2 절연구조(IS2)는 제3 절연막(427), 제2 식각 정지막(431), 및 희생 절연막(451)의 적층구조로 형성될 수 있다. 희생 절연막(451)은 산화막으로 형성될 수 있다.
이 후, 제2 절연구조(IS2)를 관통하는 제1 도전성 콘택패턴들(433) 및 제1 얼라인 마크(475)를 형성할 수 있다. 제1 얼라인 마크(475)는 제1 도전성 콘택패턴들(433)을 형성하는 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(433) 및 제1 얼라인 마크(475)를 형성하는 단계는 제2 절연구조(IS2) 상에 마스크 패턴(미도시)을 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제2 절연구조(IS2)를 식각하는 단계, 제2 절연구조(IS2)가 식각된 영역들을 도전성 물질로 채우는 단계, 및 마스크 패턴을 제거하는 단계를 포함할 수 있다.
제1 도전성 콘택패턴들(433)은 주변회로에 연결될 수 있도록 제2 도전패드들(429)에 접촉될 수 있다. 제1 얼라인 마크(475)는 희생물(473)에 접촉될 수 있다.
도 8d를 참조하면, 도 8c에 도시된 제1 얼라인 마크(475)가 노출될 수 있도록 희생 절연막(451)의 일부를 식각하여 보조홈(AG)을 형성할 수 있다. 이 후, 보조홈(AG)을 통해 노출된 제1 얼라인 마크(475)의 단부를 제거함으로써, 도 8d에 도시된 바와 같이 길이가 단축된 제1 얼라인 마크(475P)를 형성할 수 있다. 길이가 단축된 제1 얼라인 마크(475P)는 제1 도전성 콘택패턴들(433)보다 짧다.
길이가 단축되어 종횡비가 낮아진 제1 얼라인 마크(475P)는 후속 공정의 영향으로 그 형태가 변형될 확률이 낮다. 이에 따라, 본 발명의 실시 예는 길이가 단축된 제1 얼라인 마크(475P)를 이용하여 정렬도 측정의 정밀도를 향상시킬 수 있다.
도 8e를 참조하면, 보조홈(AG)의 표면상에 제2 보호막(477)을 형성할 수 있다. 제2 보호막(477)은 희생 절연막(451)과 다른 식각률을 갖는 물질막으로 형성될 수 있다. 예를 들어, 제2 보호막(477)은 질화막을 포함할 수 있다.
이어서, 제1 기판(400)의 제1 영역(A1a) 상에 배치된 희생 절연막(451)의 다른 일부를 제거한다. 이로써, 제2 식각 정지막(431)이 노출되고, 제1 도전성 콘택패턴들(433)의 단부들이 노출될 수 있다. 노출된 제1 도전성 콘택패턴들(433)의 단부들은 돌출부들(433P)로 정의될 수 있다.
이 후, 제1 기판(400)의 배면으로부터 제1 기판(400)의 일부를 식각할 수 있다. 이로써, 도 8f에 도시된 바와 같이, 희생물(473)이 노출되고, 두께가 감소된 제1 기판(401)이 잔류될 수 있다.
도 8g를 참조하면, 도 8f에 도시된 희생물(473)을 제거하여 제1 홈(G)을 개구시킬 수 있다. 희생물(473)을 제거하는 동안, 도 8f에 도시된 제2 보호막(477)이 제거될 수 있다. 이로써, 길이가 단축된 제1 얼라인 마크(475P)는 제1 홈(G)과 보조홈(AG)을 통해 노출될 수 있다.
도 9는 제2 구조 및 제2 얼라인 마크를 포함하는 제2 기판을 나타내는 단면도이다.
도 9를 참조하면, 도 7a 및 도 7c를 참조하여 상술한 제2 구조(STb)를 포함하도록 제2 기판(501)을 가공할 수 있다. 제2 기판(501)은 제1 영역(A1a') 및 제2 영역(A2a')을 포함할 수 있다.
제2 구조(STb)는 제2 기판(501)의 제1 영역(A1a') 상에 형성될 수 있다. 제2 구조(STb)의 제3 절연구조(IS3)에 포함된 제4 절연막(521), 제5 절연막(525), 제3 식각 정지막(531) 및 제6 절연막(533)은 제2 기판(501)의 제2 영역(A2a') 상으로 연장될 수 있다.
제2 구조(STb)의 제2 도전성 콘택패턴들(543)을 형성하면서, 제2 기판(501)의 제2 영역(A2a') 상에 제2 얼라인 마크(575)를 형성할 수 있다. 이에 따라, 제2 얼라인 마크(575)는 제2 도전성 콘택패턴들(543)과 동일한 물질로 형성될 수 있다.
제2 도전성 콘택패턴들(543)은 제2 홈들(551)을 포함하는 상부 절연막(545) 내에 매립되고, 제2 홈들(551)에 의해 노출될 수 있다. 제2 얼라인 마크(575)는 제2 얼라인 마크(575)에 의해 정의된 단차를 따라 컨포멀하게 형성된 제7 절연막(579)으로 덮일 수 있다.
도 10은 두께가 감소된 제1 기판(401)과 제2 기판(501)을 서로 정렬시키는 단계를 나타내는 단면도이다.
도 10을 참조하면, 제2 홈들(551) 내부에 도전성 점착물질(561A)을 채울 수 있다. 도전성 점착물질(561A)은 아세톤, 알코올등과 같은 용매를 통해 점성 제어가 가능한 유동성 물질일 수 있다. 예를 들어, 도전성 점착물질(561A)은 은 에폭시 수지를 포함하거나, 은나노입자, 질화붕소 및 에폭시를 갖는 복합체를 포함할 수 있다. 유동성을 갖는 도전성 점착물질(561A)은 후속공정에서 제2 홈들(551) 외부로 흘러넘치지 않도록 그 높이가 제어될 수 있다. 예를 들어, 도전성 점착물질(561A)의 높이는 제2 홈들(551)의 깊이보다 낮게 제어될 수 있다.
이어서, 제1 도전성 콘택패턴들(433) 및 제2 도전성 콘택패턴들(543)이 서로 마주하도록 두께가 감소된 제1 기판(401)과 제2 기판(501)을 정렬할 수 있다. 이 때, 길이가 단축된 제1 얼라인 마크(475P)와 제2 얼라인 마크(575)의 정렬을 제1 홈(G)을 통해 검출할 수 있다. 길이가 단축된 제1 얼라인 마크(475P)와 제2 얼라인 마크(575)의 정렬이 올바른 경우, 제1 도전성 콘택패턴들(433)의 돌출부들(433P)이 제2 홈들(551) 내부에 배치되도록 상부 절연막(545)을 제2 절연구조(IS2)에 밀착시키고, 도전성 점착물질(561A)을 열 경화시킬 수 있다. 이에 따라, 도 7a에 도시된 도전성 점착패턴(561)을 통해 연결된 제1 구조(STa) 및 제2 구조(STb)가 형성될 수 있다.
도 7a에 도시된 바와 같이, 도전성 점착패턴(561)을 통해 제1 구조(STa) 및 제2 구조(STb)를 서로 연결한 후, 도 10에 도시된 제1 기판(401)의 제2 영역(A2a) 및 제2 기판(501)의 제2 영역(A2a')을 절단공정에 의해 제거할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 11을 참조하면, 제1 기판(601)과 제2 기판(701) 사이에 제1 구조(STa') 및 제2 구조(STb')가 배치될 수 있다.
제1 구조(STa')는 도 7a 및 도 7b를 참조하여 상술한 바와 같이, 트랜지스터들(TR)을 포함하는 주변회로, 주변회로를 덮는 제1 절연구조(IS1'), 제1 절연구조(IS1')를 관통하는 연결구조들(617, 619, 623), 연결구조들(617, 619, 623)을 덮는 제2 절연구조(IS2'), 및 제2 절연구조(IS2')를 관통하는 제1 도전성 콘택패턴들(633)을 포함할 수 있다.
제1 절연구조(IS1')는 1이상의 절연막을 포함할 수 있다. 예를 들어, 제1 절연구조(IS1')는 제1 절연막(615) 및 제2 절연막(621)을 포함할 수 있다. 제1 및 제2 절연막들(615, 621) 각각은 산화막을 포함할 수 있다.
연결구조들(617, 619, 623)은 제1 절연구조(IS1')를 관통하는 콘택플러그들(617, 623) 및 도전패드들(619)을 포함할 수 있다. 예를 들어, 연결구조들(617, 619, 623)은 제1 콘택 플러그들(617), 제1 콘택 플러그들(617)보다 넓은 폭으로 형성된 도전패드들(619), 및 도전패드들(619)에 접속된 제2 콘택 플러그들(623)을 포함할 수 있다. 제1 콘택 플러그들(617) 및 제2 콘택 플러그들(623)은 도 7b를 참조하여 상술한 제1 콘택 플러그들(417) 및 제2 콘택 플러그들(423)과 동일한 구조로 형성되고, 도전패드들(619)은 도 7b를 참조하여 상술한 제1 도전패드들(419)과 동일한 구조로 형성될 수 있다.
제2 절연구조(IS2')는 적어도 하나의 절연막을 포함할 수 있다. 예를 들어, 제2 절연구조(IS2')는 제3 절연막(627)을 포함할 수 있다. 제3 절연막(627)은 산화막을 포함할 수 있다.
제1 도전성 콘택패턴들(633)은 제2 절연구조(IS2')를 관통하고, 주변회로에 전기적으로 연결될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(633)은 제3 절연막(627)을 관통하여 제2 콘택 플러그들(623)에 접촉될 수 있다. 이에 따라, 제1 도전성 콘택패턴들(633)은 연결구조들(617, 619, 623)을 경유하여 트랜지스터들(TR)에 연결될 수 있다.
제2 구조(STb')는 메모리 셀 어레이(CAR), 제3 절연구조(IS3'), 비트라인들(BL), 연결구조들(727, 729, 735, 737, 741), 지지대들(723) 및 소스콘택구조(SCT), 및 제2 도전성 콘택패턴들(743)을 포함할 수 있다. 제3 절연구조(IS3')는 메모리 셀 어레이(CAR)에 중첩될 수 있다. 비트라인들(BL) 및 연결구조들(727, 729, 735, 737, 741)은 제3 절연구조(IS3') 내에 매립될 수 있다. 지지대들(723) 및 소스콘택구조(SCT)는 게이트 적층체(GST)를 관통할 수 있다. 제2 도전성 콘택패턴들(743)은 메모리 셀 어레이(CAR)에 연결될 수 있다.
메모리 셀 어레이(CAR)는 도 7a를 참조하여 상술한 바와 같이, 소스영역(703)과 비트라인들(BL) 사이에 연결된 메모리 스트링들(STR)을 포함할 수 있다. 메모리 스트링들(STR)은 도 7c에 도시된 구조와 동일한 구조로 형성될 수 있다.
소스콘택구조(SCT)는 도 7a를 참조하여 상술한 바와 같이, 게이트 적층체(GST)를 관통하여 소스 영역(703)에 전기적인 신호를 전송할 수 있다. 소스콘택구조(SCT)와 게이트 적층체(GST)는 그들 사이에 배치된 측벽 절연막(705)에 의해 서로 절연될 수 있다.
게이트 적층체(GST) 및 지지대들(723)은 도 7a를 참조하여 상술한 게이트 적층체(GST) 및 지지대들(523)과 동일한 구조로 형성될 수 있다.
제3 절연구조(IS3')는 도 7a를 참조하여 상술한 바와 같이, 1이상의 절연막을 포함할 수 있다. 예를 들어, 제3 절연구조(IS3')는 제4 절연막(721), 제5 절연막(725), 및 제6 절연막(733)을 포함할 수 있다.
연결구조들(727, 729, 735, 737, 741)은 도 7a를 참조하여 상술한 바와 같이, 제3 절연구조(IS3') 내부에 매립된 콘택플러그들(727, 729, 741) 및 도전패드들(735, 737)을 포함할 수 있다.
제2 도전성 콘택패턴들(743)은 콘택플러그들(727, 729, 741) 중 패드 콘택 플러그들(741)에 접촉되고, 상부 절연막(745) 내에 매립될 수 있다. 제2 도전성 콘택패턴들(743)은 연결구조들(727, 729, 735, 737, 741)을 경유하여 메모리 셀 어레이(CAR)에 연결될 수 있다.
제1 구조(STa')와 제2 구조(STb')는 제1 도전성 콘택패턴들(633)과 제2 도전성 콘택패턴들(743)의 직접적인 접촉에 의해 제1 도전성 콘택패턴들(633)과 제2 도전성 콘택패턴들(743)을 경유하여 서로 연결될 수 있다. 제1 도전성 콘택패턴들(633)과 제2 도전성 콘택패턴들(743)은 구리를 포함할 수 있다.
도 12a 내지 도 12g, 도 13 및 도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 이하의 도면에서, 제1 구조와 제2 구조에 대한 구체적인 설명은 도 11을 참조하여 상술한 바와 동일하므로 생략한다.
도 12a 내지 도 12g는 제1 구조 및 제1 얼라인 마크를 갖도록 제1 기판을 가공하는 단계를 나타내는 단면도들이다.
도 12a를 참조하면, 제1 기판(600)은 도 1a에서 상술한 제1 기판(101)과 동일한 물질을 포함할 수 있다. 제1 기판(600)은 제1 영역(A1b) 및 제2 영역(A2b)을 포함할 수 있다.
제1 기판(600)의 제1 영역(A1b) 상에 트랜지스터들(TR)을 포함하는 주변회로를 형성할 수 있다. 트랜지스터들(TR)을 포함하는 주변회로는 제1 절연구조(IS1')로 덮일 수 있다. 제1 절연구조(IS1') 내부에 제1 및 제2 콘택 플러그들(617, 623) 및 도전패드들(619)이 매립될 수 있다.
상기에서 제1 절연구조(IS1')를 구성하는 제1 및 제2 절연막들(615, 621)은 제1 기판(600)의 제2 영역(A2b)을 덮도록 연장될 수 있다.
이 후, 제1 기판(600)의 제2 영역(A2b)에 홈(G')이 형성되도록 제1 절연구조(IS1') 및 제1 기판(600)의 제2 영역(A2b)을 식각할 수 있다.
도 12b를 참조하면, 홈(G') 내부를 희생물(673)로 채울 수 있다. 홈(G') 내부를 희생물(673)로 채우기 전, 홈(G')의 표면 상에 제1 보호막(671)을 형성할 수 있다. 희생물(673)과 제1 및 제2 절연막들(615, 621)은 동일한 물질로 형성될 수 있다. 예를 들어, 희생물(673) 및 제1 및 제2 절연막들(615, 621) 각각은 산화막을 포함할 수 있다. 제1 보호막(671)은 희생물(673) 및 제1 및 제2 절연막들(615, 621)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 보호막(671)은 질화막을 포함할 수 있다.
이어서, 희생물(673)을 덮도록 연장된 제2 절연구조(IS2')를 제1 절연구조(IS1')상에 형성할 수 있다. 제2 절연구조(IS2')는 제3 절연막(627)을 포함할 수 있다. 제3 절연막(627)은 산화막을 포함할 수 있다.
이 후, 제2 절연구조(IS2')의 일부를 식각하여 희생물(673)을 노출시킬 수 있다. 이어서, 제2 절연구조(IS2')가 식각된 영역을 제2 보호막(675)으로 채울 수 있다. 제2 보호막(675)은 희생물(673)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제2 보호막(675)은 질화막을 포함할 수 있다.
도 12c를 참조하면, 제2 절연구조(IS2')를 관통하는 제1 도전성 콘택패턴들(633) 및 제2 보호막(675)을 관통하는 제1 얼라인 마크(683)를 형성할 수 있다. 제1 도전성 콘택패턴들(633)과 제1 얼라인 마크(683)는 도 8c를 참조하여 상술한 공정들을 이용하여 동시에 형성될 수 있다. 제1 도전성 콘택패턴들(633)은 구리를 포함할 수 있다.
제1 도전성 콘택패턴들(633)은 주변회로에 연결될 수 있도록 제2 콘택 플러그들(623)에 접촉될 수 있다. 제1 얼라인 마크(683)은 희생물(673)에 접촉될 수 있다.
도 12d를 참조하면, 제1 도전성 콘택패턴들(633)과 제1 얼라인 마크(683)를 덮도록 제3 보호막(685)을 형성할 수 있다. 제3 보호막(685)은 희생물(673)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제3 보호막(685)은 질화막을 포함할 수 있다.
이어서, 제1 기판(600)의 제2 영역(A2b) 상에 형성된 제3 보호막(685)의 일부를 식각하여 제1 얼라인 마크(683)를 노출하는 보조홈(AG')을 형성할 수 있다. 이 후, 보조홈(AG')을 제4 보호막(687)으로 채울 수 있다. 제4 보호막(687)은 희생물(673)과 동일한 물질로 형성될 수 있다. 예를 들어, 제4 보호막(687)은 산화막을 포함할 수 있다.
이 후, 제1 기판(600)의 배면으로부터 제1 기판(600)의 일부를 식각할 수 있다. 이로써, 도 12e에 도시된 바와 같이, 희생물(673)이 노출되고, 두께가 감소된 제1 기판(601)이 잔류될 수 있다.
도 12f를 참조하면, 도 12e에 도시된 희생물(673)을 제거하여 홈(G')을 개구시킬 수 있다. 희생물(673)을 제거하는 동안, 도 12e에 도시된 제4 보호막(687)이 제거되고 보조홈(AG')이 개구될 수 있다. 이로써, 제1 얼라인 마크(683)는 홈(G')과 보조홈(AG')을 통해 노출될 수 있다. 희생물(673)을 제거하는 동안, 제2 절연구조(IS2')는 제3 보호막(685)에 의해 보호될 수 있다.
도 12g를 참조하면, 도 12f에 도시된 제3 보호막(685)을 제거함으로써, 제1 도전성 콘택패턴들(633)을 노출시킬 수 있다.
도 13은 제2 구조 및 제2 얼라인 마크를 포함하는 제2 기판을 나타내는 단면도이다.
도 13을 참조하면, 도 11을 참조하여 상술한 제2 구조(STb')를 포함하도록 제2 기판(701)을 가공할 수 있다. 제2 기판(701)은 제1 영역(A1b') 및 제2 영역(A2b')을 포함할 수 있다.
제2 구조(STb')는 제2 기판(701)의 제1 영역(A1b') 상에 형성될 수 있다. 제2 구조(STb')의 제3 절연구조(IS3')에 포함된 제4 내지 제6 절연막들(721, 725, 733)은 제2 기판(701)의 제2 영역(A2b') 상으로 연장될 수 있다.
제2 구조(STb')의 제2 도전성 콘택패턴들(743)을 형성하면서, 제2 기판(701)의 제2 영역(A2b') 상에 제2 얼라인 마크(775)를 형성할 수 있다. 이에 따라, 제2 얼라인 마크(775)는 제2 도전성 콘택패턴들(743)과 동일한 물질로 형성될 수 있다. 예를 들어, 제2 도전성 콘택패턴들(743)은 구리를 포함할 수 있다.
제2 도전성 콘택패턴들(743)은 상부 절연막(745) 내에 매립되고, 제2 도전성 콘택패턴들(743) 각각의 일면이 노출될 수 있다. 제2 얼라인 마크(775)는 제2 얼라인 마크(775)에 의해 정의된 단차를 따라 컨포멀하게 형성된 제7 절연막(779)으로 덮일 수 있다.
도 14는 두께가 감소된 제1 기판(601)과 제2 기판(701)을 서로 정렬시키는 단계를 나타내는 단면도이다.
도 14를 참조하면, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)이 서로 마주하도록 두께가 감소된 제1 기판(601)과 제2 기판(701)을 정렬할 수 있다. 이 때, 제1 얼라인 마크(683)와 제2 얼라인 마크(775)의 정렬을 홈(G')을 통해 검출할 수 있다. 제1 얼라인 마크(683)와 제2 얼라인 마크(775)의 정렬이 올바른 경우, 제1 도전성 콘택패턴들(633)을 제2 도전성 콘택패턴들(743)에 접촉시킬 수 있다. 이어서, 서로 접촉된 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)에 열을 가함으로써, 도 11에 도시된 바와 같이, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)의 접촉을 통해 서로 연결된 제1 구조(STa') 및 제2 구조(STb')가 형성될 수 있다.
도 11에 도시된 바와 같이 제1 구조(STa') 및 제2 구조(STb')를 서로 연결한 후, 도 14에 도시된 제1 기판(601)의 제2 영역(A2b) 및 제2 기판(701)의 제2 영역(A2b')을 절단공정에 의해 제거할 수 있다.
도 15a 내지 도 15d, 도 16a 내지 도 16e 및 도 17은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 이하의 도면에서, 제1 구조와 제2 구조에 대한 구체적인 설명은 도 11을 참조하여 상술한 바와 동일하므로 생략한다.
도 15a 내지 도 15d는 제1 구조 및 제1 얼라인 마크를 갖도록 제1 기판을 가공하는 단계를 나타내는 단면도들이다.
도 15a를 참조하면, 제1 기판(600)은 도 1a에서 상술한 제1 기판(101)과 동일한 물질을 포함할 수 있다. 제1 기판(600)은 제1 영역(A1b) 및 제2 영역(A2b)을 포함할 수 있다.
제1 기판(600)의 제2 영역(A2b)을 식각함으로써, 제1 기판(600)에 제1 홈(Ga)을 형성할 수 있다. 이어서, 제1 홈(Ga)의 표면을 따라 제1 하부 식각 정지막(801)을 형성할 수 있다. 이 후, 제1 하부 식각 정지막(801) 상에 제1 콘택패드들(803)을 형성할 수 있다.
연이어, 제1 콘택패드들(803)을 덮고, 제1 홈(Ga)을 채우는 제1 갭필 절연막(805)을 형성할 수 있다. 이 후, 제1 갭필 절연막(805)을 관통하여 제1 콘택패드들(803)에 연결된 제1 하부 콘택플러그들(807)을 형성할 수 있다.
상기에서, 제1 하부 식각 정지막(801)과 제1 갭필 절연막(805)은 서로 다른 식각률을 갖도록 형성될 수 있다. 예를 들어, 제1 갭필 절연막(805)은 산화막을 포함하고, 제1 하부 식각 정지막(801)은 질화막을 포함할 수 있다.
제1 콘택패드들(803) 및 제1 하부 콘택플러그들(807)은 도전물로 형성될 수 있다.
도 15b를 참조하면, 제1 기판(600)의 제1 영역(A1b) 상에 트랜지스터들(TR)을 포함하는 주변회로를 형성할 수 있다. 이어서, 제1 기판(600) 상에 제1 절연막(615)을 형성할 수 있다. 제1 절연막(615)은 트랜지스터들(TR)을 포함하는 주변회로 및 제1 하부 콘택플러그들(807)을 덮도록 연장될 수 있다.
이 후, 제1 절연막(615)을 관통하는 제1 콘택 플러그들(617) 및 제1 상부 콘택 플러그들(811)을 형성할 수 있다. 제1 콘택 플러그들(617)은 트랜지스터들(TR)에 연결될 수 있다. 제1 상부 콘택 플러그들(811)은 제1 하부 콘택 플러그들(807)에 연결될 수 있다.
제1 상부 콘택 플러그들(811)은 제1 콘택 플러그들(617)과 동시에 형성될 수 있다. 제1 콘택 플러그들(617)과 제1 상부 콘택 플러그들(811)은 도전물로 형성될 수 있다.
도 15c를 참조하면, 제1 콘택 플러그들(617)에 연결된 도전패드들(619)을 형성할 수 있다. 이 후, 제1 절연막(615) 상에 제2 절연막(621)을 형성할 수 있다. 이로써, 제1 절연막(615) 및 제2 절연막(621)을 포함하는 제1 절연구조(IS1')가 형성될 수 있다.
제2 절연막(621)은 도전패드들(619) 및 제1 상부 콘택 플러그들(811)을 덮도록 연장될 수 있다. 이 후, 제2 절연막(621)을 관통하는 제2 콘택 플러그들(623) 및 제2 상부 콘택 플러그들(821)을 형성할 수 있다. 제2 콘택 플러그들(623)은 도전패드들(619)에 연결될 수 있다. 제2 상부 콘택 플러그들(821)은 제1 상부 콘택 플러그들(811)에 연결될 수 있다.
제2 상부 콘택 플러그들(821)은 제2 콘택 플러그들(623)과 동시에 형성될 수 있다. 제2 콘택 플러그들(623)과 제2 상부 콘택 플러그들(821)은 도전물로 형성될 수 있다.
이어서, 제2 절연구조(IS2')를 제1 절연구조(IS1')상에 형성할 수 있다. 제2 절연구조(IS2')는 제3 절연막(627)을 포함할 수 있고, 제3 절연막(627)은 산화막을 포함할 수 있다. 제2 절연구조(IS2')는 제2 콘택 플러그들(623)과 제2 상부 콘택 플러그들(821)을 덮도록 연장될 수 있다.
이 후, 제2 절연구조(IS2')를 관통하는 제1 도전성 콘택패턴들(633) 및 제1 캐패시터 전극들(823)을 형성할 수 있다. 제1 캐패시터 전극들(823)은 제1 얼라인 마크를 구성하고, 서로 이격될 수 있다. 제1 도전성 콘택패턴들(633) 및 제1 캐패시터 전극들(823)은 도 8c를 참조하여 상술한 공정들을 이용하여 동시에 형성될 수 있다. 제1 도전성 콘택패턴들(633)은 구리를 포함할 수 있다.
제1 도전성 콘택패턴들(633)은 주변회로에 연결될 수 있도록 제2 콘택 플러그들(623)에 접촉될 수 있다. 제1 캐패시터 전극들(823)은 제2 상부 콘택 플러그들(821)에 접촉될 수 있다.
이 후, 제1 기판(600)의 배면으로부터 제1 기판(600)의 일부를 식각할 수 있다. 이로써, 도 15d에 도시된 바와 같이, 제1 콘택패드들(803)이 노출되고, 두께가 감소된 제1 기판(601)이 잔류될 수 있다.
도 16a 내지 도 16e는 제2 구조 및 제2 얼라인 마크를 갖도록 제2 기판을 가공하는 단계를 나타내는 단면도들이다.
도 16a를 참조하면, 제2 기판(700)은 도 1b에서 상술한 제2 기판(151)과 동일한 물질을 포함할 수 있다. 제2 기판(700)은 제1 영역(A1b') 및 제2 영역(A2b')을 포함할 수 있다.
제2 기판(700)의 제2 영역(A2b')을 식각함으로써, 제2 기판(700)에 제2 홈(Gb)을 형성할 수 있다. 이어서, 제2 홈(Gb)의 표면을 따라 제2 하부 식각 정지막(851)을 형성할 수 있다. 이 후, 제2 하부 식각 정지막(851) 상에 제2 콘택패드들(853)을 형성할 수 있다.
연이어, 제2 콘택패드들(853)을 덮고, 제2 홈(Gb)을 채우는 제2 갭필 절연막(855)을 형성할 수 있다. 이 후, 제2 갭필 절연막(855)을 관통하여 제2 콘택패드들(853)에 연결된 제2 하부 콘택플러그들(857)을 형성할 수 있다.
상기에서, 제2 하부 식각 정지막(851)과 제2 갭필 절연막(855)은 서로 다른 식각률을 갖도록 형성될 수 있다. 예를 들어, 제2 갭필 절연막(855)은 산화막을 포함하고, 제2 하부 식각 정지막(851)은 질화막을 포함할 수 있다.
제2 콘택패드들(853) 및 제2 하부 콘택플러그들(857)은 도전물로 형성될 수 있다.
도 16b를 참조하면, 제2 기판(700)의 제1 영역(A1b') 상에 소스영역(703)에 연결된 메모리 스트링들(STR)을 포함하는 메모리 셀 어레이(CAR)를 형성할 수 있다. 소스영역(703)은 제2 기판(700)의 제1 영역(A1b') 내에 소스 도펀트를 주입하여 형성될 수 있다. 메모리 스트링들(STR)은 도 11을 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
메모리 스트링들(STR)에 연결된 게이트 적층체(GST)는 지지대들(723)에 의해 관통되고, 계단형 단부를 포함할 수 있다. 게이트 적층체(GST)의 계단형 단부는 제4 절연막(721)으로 덮일 수 있다. 제4 절연막(721)은 제2 갭필 절연막(855) 및 제2 하부 콘택플러그들(857)을 덮도록 제2 기판(700)의 제2 영역(A2b') 상으로 연장될 수 있다.
이어서, 메모리 스트링들(STR)을 덮도록 제5 절연막(725)을 형성할 수 있다. 제5 절연막(725)은 제4 절연막(721) 상에 형성되고, 제2 기판(700)의 제2 영역(A2b') 상으로 연장될 수 있다. 제5 절연막(725)은 소스콘택구조(SCT)에 의해 관통될 수 있다. 소스콘택구조(SCT)는 게이트 적층체(GST)를 관통하여 소스영역(703)에 접촉될 수 있다. 소스콘택구조(SCT)와 게이트 적층체(GST) 사이에 측벽 절연막(705)이 형성될 수 있다.
이어서, 제5 절연막(725) 및 제4 절연막(721) 중 적어도 어느 하나를 관통하는 제3 상부 콘택플러그들(861), 게이트 콘택 플러그들(727) 및 드레인 콘택 플러그들(729)을 형성할 수 있다. 제3 상부 콘택플러그들(861)을 형성하는 공정, 게이트 콘택 플러그들(727)을 형성하는 공정, 및 드레인 콘택 플러그들(729)을 형성하는 공정은 개별적으로 실시될 수 있다. 제3 상부 콘택플러그들(861), 게이트 콘택 플러그들(727) 및 드레인 콘택 플러그들(729)은 도전물로 형성될 수 있다.
제3 상부 콘택플러그들(861)은 제2 하부 콘택플러그들(857)에 접촉되도록 연장될 수 있다. 게이트 콘택 플러그들(727)은 게이트 적층체(GST)의 도전패턴들(713)에 접촉되도록 연장될 수 있다. 드레인 콘택 플러그들(729)은 메모리 스트링들(STR)의 도프트 패턴들(DP)에 접촉되도록 연장될 수 있다.
도 16c를 참조하면, 제5 절연막(725) 상에 게이트 콘택 플러그들(727)보다 넓은 폭을 갖는 게이트 패드들(735), 소스콘택구조(SCT)보다 넓은 폭을 갖는 소스패드(737) 및 비트라인들(BL)을 형성할 수 있다. 게이트 패드들(735)은 게이트 콘택 플러그들(727)에 연결되고, 소스패드(737)는 소스콘택구조(SCT)에 연결되고, 비트라인들(BL)은 드레인 콘택 플러그들(729)에 연결될 수 있다.
이 후, 게이트 패드들(735), 소스패드(737) 및 비트라인들(BL)을 덮는 제6 절연막(733)을 형성할 수 있다. 제6 절연막(733)은 제2 기판(700)의 제2 영역(A2b') 상으로 연장될 수 있다. 이로써, 제4 내지 제6 절연막들(721, 725, 733)을 포함하는 제3 절연구조(IS3')가 형성될 수 있다.
이어서, 제6 절연막(733)을 관통하는 제4 상부 콘택 플러그들(871) 및 패드 콘택 플러그들(741)을 형성할 수 있다. 제4 상부 콘택 플러그들(871) 및 패드 콘택 플러그들(741) 동일한 공정을 이용하여 동일한 도전물로 형성될 수 있다. 제4 상부 콘택 플러그들(871)은 제3 상부 콘택 플러그들(861)에 접촉되도록 연장될 수 있다. 패드 콘택 플러그들(741)은 게이트 패드들(735), 소스패드(737) 및 비트라인들(BL)에 접촉되도록 연장될 수 있다.
도 16d를 참조하면, 제3 절연구조(IS3') 상에 상부 절연막(745)을 형성할 수 있다. 이어서, 상부 절연막(745)을 관통하는 제2 도전성 콘택패턴들(743) 및 제2 캐패시터 전극들(881)을 형성할 수 있다. 제2 캐패시터 전극들(881)은 제2 얼라인 마크를 구성하고, 서로 이격될 수 있다. 제2 도전성 콘택패턴들(743) 및 제2 캐패시터 전극들(881)은 동일한 공정을 통해 동일한 도전물로 형성될 수 있다. 제2 도전성 콘택패턴들(743)은 구리를 포함할 수 있다.
제2 캐패시터 전극들(881)은 제4 상부 콘택 플러그들(871)에 접촉되도록 연장될 수 있다. 제2 도전성 콘택패턴들(743)은 패드 콘택 플러그들(741)에 접촉되도록 연장될 수 있다.
이 후, 제2 기판(700)의 배면으로부터 제2 기판(700)의 일부를 식각할 수 있다. 이로써, 도 16e에 도시된 바와 같이, 제2 콘택패드들(853)이 노출되고, 두께가 감소된 제2 기판(701)이 잔류될 수 있다.
도 17은 두께가 감소된 제1 기판(601)과 두께가 감소된 제2 기판(701)을 정렬시키는 단계를 나타내는 단면도이다.
도 17을 참조하면, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)이 서로 마주하도록 두께가 감소된 제1 기판(601)과 두께가 감소된 제2 기판(701)을 정렬할 수 있다. 이 때, 제1 얼라인 마크를 구성하는 제1 캐패시터 전극들(823)과 제2 얼라인 마크를 구성하는 제2 캐패시터 전극들(881) 사이의 캐패시턴스를 측정할 수 있다.
제1 캐패시터 전극들(823)과 제2 캐패시터 전극들(881)은 수평방향으로 교대로 정렬될 수 있다. 이 때, 서로 이웃한 제1 캐패시터 전극들(823) 및 제2 캐패시터 전극들(881) 사이의 캐패시턴스가 오차범위내에서 균일하게 측정되어, 제1 기판(601)과 제2 기판(701)의 정렬이 올바른 것으로 판정되면, 제1 도전성 콘택패턴들(633)을 제2 도전성 콘택패턴들(743)에 연결시킬 수 있다. 이로써, 도 11에 도시된 바와 같이, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)을 경유하여 서로 연결된 제1 구조(STa') 및 제2 구조(STb')가 형성될 수 있다. 제1 구조(STa') 및 제2 구조(STb')를 서로 연결하기 위해, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)을 열처리 할 수 있다.
제1 캐패시터 전극들(823) 및 제2 캐패시터 전극들(881) 사이의 캐패시턴스는 제1 콘택패드들(803) 및 제2 콘택패드들(853)을 통해 전기적인 신호를 인가함으로써 측정될 수 있다. 제1 콘택패드들(803)에 인가된 신호는 제1 하부 콘택플러그들(807), 제1 상부 콘택 플러그들(811) 및 제2 상부 콘택 플러그들(821)을 경유하여 제1 캐패시터 전극들(823)에 인가될 수 있다. 제2 콘택패드들(853)에 인가된 신호는 제2 하부 콘택플러그들(857), 제3 상부 콘택 플러그들(861) 및 제4 상부 콘택 플러그들(871)을 경유하여 제2 캐패시터 전극들(881)에 인가될 수 있다.
제1 구조(STa') 및 제2 구조(STb')를 서로 연결한 후, 제1 기판(601)의 제2 영역(A2b) 및 제2 기판(701)의 제2 영역(A2b')을 절단공정에 의해 제거할 수 있다.
구체적으로 도시하진 않았으나, 도 15a 내지 도 15d, 도 16a 내지 도 16e 및 도 17를 참조하여 상술한 제조방법은 도 7a 내지 도 7c에 도시된 반도체 메모리 장치를 형성하는데 이용될 수 있다.
도 18a 내지 도 18c, 도 19a 내지 도 19c 및 도 20은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 이하의 도면에서, 제1 구조와 제2 구조에 대한 구체적인 설명은 도 11을 참조하여 상술한 바와 동일하므로 생략한다.
도 18a 내지 도 18c는 제1 구조 및 제1 얼라인 마크를 갖도록 제1 기판을 가공하는 단계를 나타내는 단면도들이다.
도 18a를 참조하면, 제1 기판(600)은 도 1a에서 상술한 제1 기판(101)과 동일한 물질을 포함할 수 있다. 제1 기판(600)은 제1 영역(A1b) 및 제2 영역(A2b)을 포함할 수 있다.
제1 기판(600)의 제2 영역(A2b)에 제1 홈(Ga')이 형성될 수 있다. 제1 하부 식각 정지막(901), 제1 콘택패드(903), 제1 갭필 절연막(905) 및 제1 하부 콘택 플러그(907)가 제1 홈(Ga')의 내부에 배치될 수 있다. 제1 홈(Ga'), 제1 하부 식각 정지막(901), 제1 콘택패드들(903), 제1 갭필 절연막(905) 및 제1 하부 콘택 플러그들(907)은 도 15a를 참조하여 상술한 공정들을 이용하여 형성될 수 있다.
이어서, 제1 기판(600)의 제1 영역(A1b) 상에 트랜지스터들(TR)을 포함하는 주변회로를 형성한 후, 제1 기판(600) 상에 제1 절연막(615)을 형성할 수 있다. 제1 절연막(615)은 트랜지스터들(TR)을 포함하는 주변회로 및 제1 하부 콘택플러그(907)를 덮도록 연장될 수 있다.
이 후, 제1 절연막(615)을 관통하는 제1 콘택 플러그들(617) 및 제1 상부 콘택 플러그(911)를 형성할 수 있다. 제1 콘택 플러그들(617)은 트랜지스터들(TR)에 연결될 수 있다. 제1 상부 콘택 플러그(911)는 제1 하부 콘택 플러그(907)에 연결될 수 있다. 제1 콘택 플러그들(617) 및 제1 상부 콘택 플러그(911)는 동시에 동일한 도전물로 형성될 수 있다.
이어서, 제2 절연막(621) 내부에 매립된 도전패드들(619), 제2 콘택 플러그들(623) 및 제1 얼라인 마크(923)를 형성할 수 있다. 제1 절연막(615) 및 제2 절연막(621)은 제1 절연구조(IS1')에 포함될 수 있다.
제2 절연막(621), 도전패드들(619) 및 제2 콘택 플러그들(623)은 도 15c를 참조하여 상술한 공정들을 이용하여 형성될 수 있다. 제1 얼라인 마크(923)는 제2 절연막(621)을 관통하여 제1 상부 콘택 플러그(911)에 연결될 수 있다.
제1 얼라인 마크(923)는 제2 콘택 플러그들(623)과 동시에 형성될 수 있다. 제2 콘택 플러그들(623)과 제1 얼라인 마크(923)는 도전물로 형성될 수 있다.
도 18b를 참조하면, 제2 절연구조(IS2')를 제1 절연구조(IS1')상에 형성할 수 있다. 제2 절연구조(IS2')는 제3 절연막(627)을 포함하고, 제3 절연막(627)은 산화막을 포함할 수 있다. 제2 절연구조(IS2')는 제2 콘택 플러그들(623)과 제1 얼라인 마크(923)를 덮도록 연장될 수 있다.
이 후, 제2 절연구조(IS2')를 관통하는 제1 도전성 콘택패턴들(633)을 형성할 수 있다. 제1 도전성 콘택패턴들(633)은 도 8c를 참조하여 상술한 공정들을 이용하여 형성될 수 있다. 제1 도전성 콘택패턴들(633)은 구리를 포함할 수 있다.
연이어, 제1 기판(600)의 배면으로부터 제1 기판(600)의 일부를 식각할 수 있다. 이로써, 도 18c에 도시된 바와 같이, 제1 콘택패드(903)가 노출되고, 두께가 감소된 제1 기판(601)이 잔류될 수 있다.
도 19a 내지 도 19c는 제2 구조 및 제2 얼라인 마크를 갖도록 제2 기판을 가공하는 단계를 나타내는 단면도들이다.
도 19a를 참조하면, 제2 기판(700)은 도 1b에서 상술한 제2 기판(151)과 동일한 물질을 포함할 수 있다. 제2 기판(700)은 제1 영역(A1b') 및 제2 영역(A2b')을 포함할 수 있다.
제2 기판(700)의 제2 영역(A2b')에 제2 홈(Gb')이 형성될 수 있다. 제2 하부 식각 정지막(951), 제2 콘택패드(953), 제2 갭필 절연막(955), 및 제2 하부 콘택플러그(957)가 제2 홈(Gb') 내부에 배치될 수 있다. 제2 하부 식각 정지막(951), 제2 콘택패드(953), 제2 갭필 절연막(955), 및 제2 하부 콘택플러그(957)는 도 16a를 참조하여 상술한 공정들을 이용하여 형성될 수 있다.
이어서, 도 16b를 참조하여 상술한 바와 같이, 제2 기판(700)의 제1 영역(A1b') 상에 소스영역(703)에 연결된 메모리 스트링들(STR)을 포함하는 메모리 셀 어레이(CAR)를 형성할 수 있다.
이 후, 도 16b를 참조하여 상술한 지지대들(723), 제4 절연막(721), 제5 절연막(725), 소스콘택구조(SCT), 게이트 콘택 플러그들(727) 및 드레인 콘택 플러그들(729)을 형성할 수 있다.
한편, 제2 기판(700)의 제2 영역(A2b') 상에 배치된 제4 절연막(721) 및 제5 절연막(725)을 관통하는 제2 상부 콘택플러그(959)를 형성할 수 있다. 제2 상부 콘택플러그(959)는 제2 하부 콘택플러그(957)에 접촉되도록 연장될 수 있다. 제2 상부 콘택플러그(959)는 도전물로 형성될 수 있다.
이어서, 도 16c를 참조하여 상술한 바와 동일하게 제5 절연막(725) 상에 게이트 패드들(735), 소스패드(737) 및 비트라인들(BL)을 형성할 수 있다.
이 후, 게이트 패드들(735), 소스패드(737) 및 비트라인들(BL)을 덮는 제6 절연막(733)을 형성할 수 있다. 제6 절연막(733)은 제2 기판(700)의 제2 영역(A2b') 상으로 연장될 수 있다. 이로써, 제4 내지 제6 절연막들(721, 725, 733)을 포함하는 제3 절연구조(IS3')가 형성될 수 있다.
이어서, 제6 절연막(733)을 관통하는 제2 얼라인 마크(971) 및 패드 콘택 플러그들(741)을 형성할 수 있다. 제2 얼라인 마크(971) 및 패드 콘택 플러그들(741) 동일한 공정을 이용하여 동일한 도전물로 형성될 수 있다. 제2 얼라인 마크(971)는 제2 상부 콘택 플러그(959)에 접촉되도록 연장될 수 있다. 패드 콘택 플러그들(741)은 게이트 패드들(735), 소스패드(737) 및 비트라인들(BL)에 접촉되도록 연장될 수 있다.
도 19b를 참조하면, 제3 절연구조(IS3') 상에 상부 절연막(745)을 형성할 수 있다. 이어서, 도 16d를 참조하여 상술한 바와 같이, 상부 절연막(745)을 관통하는 제2 도전성 콘택패턴들(743)을 형성할 수 있다.
이 후, 제2 기판(700)의 배면으로부터 제2 기판(700)의 일부를 식각할 수 있다. 이로써, 도 19c에 도시된 바와 같이, 제2 콘택패드(953)가 노출되고, 두께가 감소된 제2 기판(701)이 잔류될 수 있다.
도 20은 두께가 감소된 제1 기판(601)과 두께가 감소된 제2 기판(701)을 정렬시키는 단계를 나타내는 단면도이다.
도 20을 참조하면, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)이 서로 마주하도록 두께가 감소된 제1 기판(601)과 두께가 감소된 제2 기판(701)을 정렬할 수 있다. 이 때, 제1 얼라인 마크(923)와 제2 얼라인 마크(971) 사이의 캐패시턴스를 측정할 수 있다.
제1 얼라인 마크(923)와 제2 얼라인 마크(971)은 서로 중첩되게 정렬될 수 있다. 이 때, 제1 얼라인 마크(923)와 제2 얼라인 마크(971) 사이의 캐패시턴스가 기준값으로 측정되어, 제1 기판(601)과 제2 기판(701)의 정렬이 올바른 것으로 판정되면, 제1 도전성 콘택패턴들(633)을 제2 도전성 콘택패턴들(743)에 연결시킬 수 있다. 이로써, 도 11에 도시된 바와 같이, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)을 통해 서로 연결된 제1 구조(STa') 및 제2 구조(STb')가 형성될 수 있다. 제1 구조(STa') 및 제2 구조(STb')를 서로 연결하기 위해, 제1 도전성 콘택패턴들(633) 및 제2 도전성 콘택패턴들(743)을 열처리 할 수 있다.
제1 얼라인 마크(923)와 제2 얼라인 마크(971) 사이의 캐패시턴스는 제1 콘택패드(903) 및 제2 콘택패드(953)을 통해 전기적인 신호를 인가함으로써 측정될 수 있다. 제1 콘택패드(903)에 인가된 신호는 제1 하부 콘택플러그(907) 및 제1 상부 콘택 플러그(911)를 경유하여 제1 얼라인 마크(923)에 인가될 수 있다. 제2 콘택패드(953)에 인가된 신호는 제2 하부 콘택플러그(957), 제2 상부 콘택 플러그(959)를 경유하여 제2 얼라인 마크(971)에 인가될 수 있다.
제1 구조(STa') 및 제2 구조(STb')를 서로 연결한 후, 제1 기판(601)의 제2 영역(A2b) 및 제2 기판(701)의 제2 영역(A2b')을 절단공정에 의해 제거할 수 있다.
구체적으로 도시하진 않았으나, 도 18a 내지 도 18c, 도 19a 내지 도 19c 및 도 20을 참조하여 상술한 제조방법은 도 7a 내지 도 7c에 도시된 반도체 메모리 장치를 형성하는데 이용될 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 21을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 7a 내지 도 7c 및 도 11에 도시된 반도체 메모리 장치들 중 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
101, 101A, 201, 301, 400, 401, 600, 601: 제1 기판
433, 633: 제1 도전성 콘택패턴
107, 207, 307, 475, 475P, 683, 923: 제1 얼라인 마크
151, 251, 351, 501, 700, 701: 제2 기판
543, 743: 제2 도전성 콘택패턴
157, 257, 357, 575, 775, 971: 제2 얼라인 마크
ST11, ST21, ST31, STa, STa': 제1 구조
ST12, ST22, ST32, STb, STb': 제2 구조
IS1 내지 IS3, IS1' 내지 IS3': 절연구조
G, 551, G', Ga, Ga', Gb, Gb': 홈
105, 473, 673: 희생물 545, 745: 상부 절연막
561: 도전성 점착패턴 561A: 도전성 점착물질
511: 층간 절연막 513, 713: 도전패턴
GST: 게이트 적층체 CH: 채널구조
ML: 메모리막 CAR: 메모리 셀 어레이
TR: 주변회로의 트랜지스터 C1, C2, VC: 캐피시턴스
207a, 257a, 823, 881: 캐패시터 전극 803, 853, 903, 953: 콘택패드
805, 855, 905, 955: 갭필 절연막
807, 857, 907, 957: 하부 콘택플러그
811, 821, 861, 871, 911, 959: 상부 콘택플러그
417, 419, 423, 429, 527, 529, 535, 537, 541, 617, 619, 623, 727, 729, 735, 737, 741: 연결구조

Claims (18)

  1. 제1 기판을 가공하되, 상기 제1 기판의 제1 영역 상에 주변회로 및 상기 주변회로에 연결된 제1 도전성 콘택패턴이 배치되고, 상기 제1 기판의 제2 영역 내부에 희생물이 매립되고 상기 희생물 상에 제1 얼라인 마크가 배치되도록 상기 제1 기판을 가공하는 단계;
    제2 기판을 가공하되, 상기 제2 기판 상에 제2 얼라인 마크, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 제2 도전성 콘택패턴이 배치되도록 상기 제2 기판을 가공하는 단계;
    상기 제1 도전성 콘택패턴 및 상기 제2 도전성 콘택패턴이 서로 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬하는 단계; 및
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 정렬을 확인하여, 상기 제1 도전성 콘택패턴을 제2 도전성 콘택패턴에 연결시키는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 기판을 가공하는 단계는
    상기 제1 기판의 일면에 상기 주변회로를 형성하는 단계;
    상기 제1 기판의 상기 일면상에 상기 주변회로를 덮도록 제1 절연구조를 형성하는 단계;
    상기 제1 기판의 상기 제2 영역에 제1 홈(groove)이 형성되도록 상기 제1 절연구조 및 상기 제1 기판의 상기 제2 영역을 식각하는 단계;
    상기 제1 홈을 상기 희생물로 채우는 단계;
    상기 주변회로에 연결된 상기 제1 도전성 콘택패턴과, 상기 희생물 상에 배치된 상기 제1 얼라인 마크를 형성하는 단계; 및
    상기 희생물이 노출되도록 상기 제1 기판의 상기 일면과 상반된 방향을 향하는 상기 제1 기판의 배면으로부터 상기 제1 기판의 일부를 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 정렬을 확인하기 전, 상기 제1 기판의 상기 일부를 제거함으로써 노출된 상기 희생물을 제거하는 단계를 더 포함하고,
    상기 희생물이 제거된 영역을 통해 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 정렬을 확인하는 반도체 메모리 장치의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 주변회로에 연결된 상기 제1 도전성 콘택패턴과, 상기 희생물 상에 배치된 상기 제1 얼라인 마크를 형성하는 단계는,
    상기 제1 절연구조 상에 제2 절연구조를 형성하는 단계;
    상기 주변회로에 연결된 상기 제1 도전성 콘택패턴 및 상기 희생물에 접촉된 상기 제1 얼라인 마크를 상기 제2 절연구조 내부에 형성하는 단계;
    상기 제1 얼라인 마크의 단부가 노출되도록 상기 제2 절연구조의 일부를 식각하는 단계;
    상기 제1 얼라인 마크가 상기 제1 도전성 콘택패턴보다 짧아지도록 상기 제1 얼라인 마크의 상기 단부를 제거하는 단계; 및
    상기 제1 도전성 콘택패턴의 단부가 노출되도록 상기 제2 절연구조의 다른 일부를 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제2 기판 상에 상기 제2 도전성 콘택패턴을 노출하는 제2 홈을 갖는 상부 절연막을 형성하는 단계; 및
    상기 제2 홈 내부에 도전성 점착물질을 채우는 단계를 더 포함하고,
    상기 제1 도전성 콘택패턴을 제2 도전성 콘택패턴에 연결시키는 단계는,
    상기 제1 도전성 콘택패턴의 상기 단부를 상기 제2 홈 내부에 정렬시키는 단계; 및
    상기 도전성 점착물질을 열경화시켜서 상기 제1 도전성 콘택패턴을 상기 제2 도전성 콘택패턴에 연결시키는 도전성 점착패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 기판을 가공하는 단계는,
    교대로 적층된 층간 절연막들 및 도전패턴들을 관통하는 채널구조들, 및 상기 채널구조들과 상기 도전패턴들 사이에 배치된 메모리막들을 포함하는 상기 메모리 셀 어레이를 상기 제2 기판 상에 형성하는 단계;
    상기 메모리 셀 어레이를 덮는 절연구조를 상기 제2 기판 상에 형성하는 단계; 및
    상기 메모리 셀 어레이에 연결된 상기 제2 도전성 콘택패턴과 상기 제2 얼라인 마크를 상기 절연구조 상에 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  7. 제1 기판을 가공하되, 상기 제1 기판의 내부에 희생물이 매립되고, 상기 희생물 상에 제1 얼라인 마크가 배치되고, 상기 제1 기판의 일면에 제1 구조가 배치되도록 상기 제1 기판을 가공하는 단계;
    상기 제1 기판의 상기 일면과 상반된 방향을 향하는 상기 제1 기판의 배면으로부터 상기 제1 기판의 일부를 제거하여 상기 희생물을 노출하는 단계;
    노출된 상기 희생물을 제거하는 단계;
    제2 기판을 가공하되, 상기 제2 기판의 일면에 제2 얼라인 마크 및 제2 구조가 배치되도록 상기 제2 기판을 가공하는 단계;
    상기 제2 구조 및 상기 제1 구조가 서로 마주하도록 상기 제2 기판 상에 상기 제1 기판을 배치하는 단계; 및
    상기 희생물이 제거된 영역을 통해 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 정렬을 확인하여 상기 제1 구조와 상기 제2 구조를 서로 연결시키는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제1 구조는 메모리 셀 어레이 또는 주변회로 중 어느 하나를 포함하고, 상기 제2 구조는 나머지 하나를 포함하는 반도체 메모리 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제1 기판을 가공하는 단계는,
    상기 제1 기판의 상기 일면에 주변회로를 형성하는 단계;
    상기 주변회로를 덮도록 상기 제1 기판의 상기 일면 상에 제1 절연구조를 형성하는 단계;
    상기 제1 기판에 홈(groove)이 형성되도록 상기 제1 절연구조 및 상기 제1 기판을 식각하는 단계;
    상기 홈을 상기 희생물로 채우는 단계; 및
    상기 주변회로에 연결된 제1 도전성 콘택패턴과 상기 희생물 상에 배치된 상기 제1 얼라인 마크를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제2 기판을 가공하는 단계는
    교대로 적층된 층간 절연막들 및 도전패턴들을 관통하는 채널구조들, 및 상기 채널구조들과 상기 도전패턴들 사이에 배치된 메모리막들을 포함하는 메모리 셀 어레이를 상기 제2 기판의 상기 일면 상에 형성하는 단계;
    상기 메모리 셀 어레이를 덮는 절연구조를 상기 제2 기판의 상기 일면 상에 형성하는 단계; 및
    상기 메모리 셀 어레이에 연결된 제2 도전성 콘택패턴들과, 상기 제2 얼라인 마크를 상기 절연구조 상에 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제1 구조는 주변회로 및 상기 주변회로에 연결된 제1 도전성 콘택패턴을 포함하고,
    상기 제2 구조는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 제2 도전성 콘택패턴을 포함하고,
    상기 제1 도전성 콘택패턴과 상기 제2 도전성 콘택패턴을 경유하여 상기 제1 구조와 상기 제2 구조가 서로 연결되는 반도체 메모리 장치의 제조방법.
  12. 제1 기판 상에 제1 얼라인 마크 및 주변회로를 형성하는 단계;
    제2 기판 상에 제2 얼라인 마크 및 메모리 셀 어레이를 형성하는 단계;
    상기 주변회로와 상기 메모리 셀 어레이가 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬하는 단계; 및
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 캐패시턴스를 측정하여 상기 주변회로와 상기 메모리 셀 어레이를 연결하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 얼라인 마크는 서로 이격된 제1 캐패시터 전극들을 포함하고,
    상기 제2 얼라인 마크는 서로 이격된 제2 캐패시터 전극들을 포함하고,
    상기 제1 캐패시터 전극들 및 상기 제2 캐패시터 전극들이 수평방향으로 교대로 배열된 상태에서, 서로 이웃한 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극 사이의 상기 캐패시턴스가 균일하게 측정되면, 상기 주변회로와 상기 메모리 셀 어레이를 서로 연결하는 반도체 메모리 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 중첩되게 정렬된 상태에서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 상기 캐패시턴스가 기준값으로 측정되면 상기 주변회로와 상기 메모리 셀 어레이를 서로 연결하는 반도체 메모리 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 기판 상에 상기 제1 얼라인 마크 및 상기 주변회로를 형성하는 단계는,
    상기 제1 기판을 식각하여 홈을 형성하는 단계;
    상기 홈 내부에 콘택패드를 형성하는 단계;
    상기 콘택패드를 덮고 상기 홈을 채우는 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막을 관통하여 상기 콘택패드에 연결된 하부 콘택플러그를 형성하는 단계;
    상기 하부 콘택플러그에 연결된 상부 콘택플러그를 상기 주변회로를 형성하면서 상기 제1 기판의 일면 상에 형성하는 단계;
    상기 주변회로, 상기 하부 콘택플러그, 및 상기 상부 콘택플러그를 덮도록 상기 제1 기판의 상기 일면 상에 절연구조를 형성하는 단계; 및
    상기 주변회로에 연결된 도전성 콘택패턴 및 상기 상부 콘택플러그에 연결된 상기 제1 얼라인 마크를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 정렬하는 단계 이전,
    상기 제1 기판의 상기 일면과 상반된 방향을 향하는 상기 제1 기판의 배면으로부터 상기 제1 기판의 일부를 제거하여 상기 콘택패드를 노출시키는 단계를 더 포함하고,
    상기 콘택패드에 전기적인 신호를 인가하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 상기 캐패시턴스를 측정하는 반도체 메모리 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제2 기판 상에 상기 제2 얼라인 마크 및 상기 메모리 셀 어레이를 형성하는 단계는,
    상기 제2 기판을 식각하여 홈을 형성하는 단계;
    상기 홈 내부에 콘택패드를 형성하는 단계;
    상기 콘택패드를 덮고 상기 홈을 채우는 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막을 관통하여 상기 콘택패드에 연결된 하부 콘택플러그를 형성하는 단계;
    상기 제2 기판의 일면 상에, 교대로 적층된 층간 절연막들 및 도전패턴들을 관통하는 채널구조들, 및 상기 채널구조들과 상기 도전패턴들 사이에 배치된 메모리막들을 포함하는 상기 메모리 셀 어레이를 형성하는 단계;
    상기 메모리 셀 어레이 및 상기 하부 콘택 플러그를 덮는 절연구조를 형성하는 단계;
    상기 절연구조를 관통하여 상기 하부 콘택플러그에 연결된 상부 콘택플러그 및 상기 메모리 셀 어레이에 연결된 연결구조를 형성하는 단계; 및
    상기 연결구조에 연결된 도전성 콘택패턴 및 상기 상부 콘택플러그에 연결된 상기 제2 얼라인 마크를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 정렬하는 단계 이전,
    상기 제2 기판의 상기 일면과 상반된 방향을 향하는 상기 제2 기판의 배면으로부터 상기 제2 기판의 일부를 제거하여 상기 콘택패드를 노출시키는 단계를 더 포함하고,
    상기 콘택패드에 전기적인 신호를 인가하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 상기 캐패시턴스를 측정하는 반도체 메모리 장치의 제조방법.
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