TW202213718A - 記憶體裝置以及該記憶體裝置的製造方法 - Google Patents

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Abstract

記憶體裝置包括：第一閘極導電圖案，其包括第一水平部分、第二水平部分以及連接到第一水平部分的一個端部的第三水平部分；第一絕緣圖案，其佈置在第一閘極導電圖案的第一水平部分和第二水平部分之間；以及第二閘極導電圖案，其包括第一水平部分、第二水平部分以及連接到第二閘極導電圖案的第二水平部分的一個端部的第三水平部分；第一閘極接觸結構，其在接觸區域上垂直延伸，該第一閘極接觸結構在穿透第一閘極導電圖案的第三水平部分的同時與第一閘極導電圖案接觸。

Description

記憶體裝置以及該記憶體裝置的製造方法
本揭示內容總體上涉及一種記憶體裝置及該記憶體裝置的製造方法，更具體地說，涉及一種三維記憶體裝置及該三維記憶體裝置的製造方法。 ＜相關申請的交叉引用＞
本申請案主張2020年9月18日在韓國知識產權局提交的韓國專利申請案第10-2020-0120333號的優先權，該專利申請案的全部揭示內容通過引用併入本文中。
一種記憶體裝置包括記憶體單元陣列和連接到記憶體單元陣列的周邊電路。記憶體單元陣列包括能夠存儲數據的多個記憶體單元，並且周邊電路構造成進行諸如編程操作、讀取操作或擦除操作之類的一般操作。
為了提高記憶體裝置的整合度，記憶體單元陣列可以包括三維地佈置在周邊電路上方的記憶體單元。
根據本揭示內容的一個方面，可以提供一種記憶體裝置，所述記憶體裝置包括：第一閘極導電圖案，所述第一閘極導電圖案在半導體基板上佈置成從所述半導體基板的單元區域水平延伸到接觸區域，所述第一閘極導電圖案包括基本上相互平行地延伸到所述接觸區域的第一水平部分和第二水平部分以及連接到所述第一水平部分的一個端部的第三水平部分；第一絕緣圖案，所述第一絕緣圖案佈置在所述第一閘極導電圖案的所述第一水平部分和所述第二水平部分之間；第二閘極導電圖案，所述第二閘極導電圖案在所述第一閘極導電圖案下方佈置成基本上與所述第一閘極導電圖案平行，所述第二閘極導電圖案包括基本上相互平行地從所述單元區域延伸到所述接觸區域的第一水平部分和第二水平部分以及連接到所述第二閘極導電圖案的所述第一水平部分的一個端部的第三水平部分；第一閘極接觸結構，所述第一閘極接觸結構在所述接觸區域上垂直延伸，所述第一閘極接觸結構在穿透所述第一閘極導電圖案的所述第三水平部分的同時與所述第一閘極導電圖案接觸；以及第二閘極接觸結構，所述第二閘極接觸結構在所述接觸區域上垂直延伸，所述第二閘極接觸結構在穿透所述第二閘極導電圖案的所述第三水平部分的同時與所述第二閘極導電圖案接觸，其中，所述第一閘極導電圖案的延伸到所述接觸區域的長度比所述第二閘極導電圖案的延伸到所述接觸區域的長度短。
根據本揭示內容的另一方面，可以提供一種記憶體裝置，所述記憶體裝置包括：周邊電路結構，所述周邊電路結構包括耦接到周邊電路的互連結構；單元層疊結構，所述單元層疊結構包括多個閘極導電圖案，所述單元層疊結構層疊在所述周邊電路結構上；以及多個閘極接觸結構，所述多個閘極接觸結構將所述多個閘極導電圖案分別連接到所述互連結構，其中，所述多個閘極導電圖案中的每一者均包括第一水平部分、第二水平部分以及第三水平部分，所述第一水平部分和所述第二水平部分兩者都從單元區域水平延伸到接觸區域，並且所述第三水平部分連接到所述第一水平部分的一端和所述第二水平部分的一端，所述第三水平部分連接到所述多個閘極接觸結構中的對應閘極接觸結構。
根據本揭示內容的另一個方面，可以提供一種製造記憶體裝置的方法，所述方法包括：在基板上形成包括互連結構的周邊電路結構，所述基板包括單元區域和接觸區域；在所述周邊電路結構上形成包括台階結構的單元層疊結構，所述台階結構包括層間絕緣層和犧牲層，所述層間絕緣層層疊成在圍繞通道結構的同時彼此間隔開，並且所述犧牲層在所述層間絕緣層之間圍繞所述通道結構；通過蝕刻所述犧牲層的側壁使得所述層間絕緣層比所述犧牲層進一步突出而在所述層間絕緣層的側壁中形成間隙；通過在包括所述台階結構的結構上形成間隙填充絕緣層，在每個所述犧牲層的所述側壁中形成沿第一方向延伸的第一隧道；通過在基本上垂直於所述第一方向的第二方向上進行蝕刻所述間隙填充絕緣層和所述台階結構的狹縫製程，暴露所述犧牲層的所述側壁和所述第一隧道；通過選擇性地去除所述單元區域的所述犧牲層並且將所述接觸區域的所述犧牲層的側壁蝕刻到一定厚度來形成第二隧道，其中所述第二隧道與所述第一隧道連接並且在所述第二方向上延伸；以及通過用導電材料填充去除了所述單元區域上的所述犧牲層的區域以及所述接觸區域上的所述第一隧道和所述第二隧道的內部來形成閘極導電圖案。
本文中揭示的具體結構或功能描述僅是說明性的，以用於描述根據本揭示內容的構思的實施方式。根據本揭示內容的構思的實施方式可以以各種形式實施，並且不能解釋為限於本文中闡述的實施方式。
下文中，將參照附圖描述本揭示內容的實施方式的實施例。一些實施方式提供一種能夠使記憶體裝置的字線的橋接現象最小化的記憶體裝置，並且提供該記憶體裝置的製造方法。
圖1是示出根據本揭示內容的一個實施方式的記憶體裝置的方塊圖。
參照圖1，記憶體裝置50可以包括周邊電路40和記憶體單元陣列10。
周邊電路40可以構造成進行一般操作，例如用於將數據存儲在記憶體單元陣列10中的編程操作、用於輸出存儲在記憶體單元陣列10中的數據的讀取操作或用於擦除存儲在記憶體單元陣列10中的數據的擦除操作。在一個實施方式中，周邊電路40可以包括輸入/輸出電路21、控制電路23、電壓產生電路31、列解碼器33、行解碼器35、頁緩衝器37和源極線驅動器39。
記憶體單元陣列10可包括存儲數據的多個記憶體單元。記憶體單元可以是三維佈置的。記憶體單元陣列10可以包括一個或多個單元串。每個單元串均可以包括至少一個汲極選擇電晶體、多個記憶體單元和至少一個源極選擇電晶體，它們連接在任何一個位元線BL與公共源極線CSL之間。所述至少一個汲極選擇電晶體可以連接到汲極選擇線DSL，所述多個記憶體單元可以連接到多個字線WL，並且所述至少一個源極選擇電晶體可以連接到源極選擇線SSL。
輸入/輸出電路21可以將從記憶體裝置50的外部裝置（例如，記憶體控制器）傳輸的命令CMD和位址ADD傳輸到控制電路23。輸入/輸出電路21可以將從外部裝置接收的數據DATA傳送到行解碼器35，或者將從行解碼器35接收的數據DATA輸出到外部裝置。
控制邏輯23可以控制電壓產生電路31、列解碼器33、行解碼器35、頁緩衝器37和源極線驅動器39，以響應於經由輸入/輸出電路21接收的命令CMD和位址ADD而進行編程操作、讀取操作或擦除操作。例如，控制電路23可以響應於命令CMD和位址ADD而產生並輸出操作信號OP­_S、列位址RADD、源極線控制信號SL_S、頁緩衝器控制信號PB_S和行位址CADD。
電壓產生電路31可以響應於操作信號OP_S而產生用於編程操作、讀取操作和擦除操作的各種操作電壓Vop。
列解碼器33可以響應於列位址RADD，將由電壓產生電路31產生的操作電壓Vop選擇性地傳輸到汲極選擇線DSL、字線WL和源極選擇線SSL。另外，列解碼器33可以選擇性地對汲極選擇線DSL、字線WL和源極選擇線SSL的電壓進行放電。
行解碼器35可以響應於行位址CADD將從輸入/輸出電路21輸入的數據DATA傳送到頁緩衝器37，或者將存儲在頁緩衝器37中的數據DATA傳送到輸入/輸出電路21。例如，在編程操作中，行解碼器35可以響應於行位址CADD將經由行線CL從輸入/輸出電路21接收的數據DATA傳送到頁緩衝器37。在讀取操作中，行解碼器35可以經由數據線DL接收存儲在頁緩衝器37中的數據DATA，並將接收的數據DATA傳送到輸入/輸出電路21。
在編程操作中，頁緩衝器37可以臨時存儲從行解碼器35接收的數據DATA，並且基於臨時存儲的數據DATA控制位元線BL的電位。在讀取操作中，頁緩衝器37可以感測位元線BL的電位或電量，並基於感測結果鎖存數據DATA。頁緩衝器37可以響應於頁緩衝器控制信號PB_S進行操作。
源極線驅動器39可以響應於源極線控制信號SL_S而控制施加到公共源極線CSL的電壓。例如，在擦除操作中，源極線驅動器39可以將擦除電壓施加到公共源極線CSL。
為了提高記憶體裝置的整合度，記憶體單元陣列10的單元層疊結構可以與周邊電路40重合。例如，周邊電路結構形成在基板上之後，單元層疊結構可以與周邊電路結構重疊。
圖2A和圖2B是示出根據本揭示內容的實施方式的周邊電路結構和單元層疊結構的重疊結構的立體圖。
參照圖2A和圖2B，公共源極線CSL和多個位元線BL可以在周邊電路結構45上方相互重疊。單元層疊結構ST[C]可以佈置在公共源極線CSL和多個位元線BL之間。
參照圖2A，在一個實施方式中，公共源極線CSL可以佈置在單元層疊結構ST[C]與周邊電路結構45之間，並且位元線BL可以與公共源極線CSL重疊，單元層疊結構ST[C]插設在其間。
參考圖2B，在一個實施方式中，位元線BL可以佈置在單元層疊結構ST[C]與周邊電路結構45之間。公共源極線CSL可以與位元線BL重疊，單元層疊結構ST[C]插設在其間。
在本揭示內容的上述實施方式中，示出了整個單元層疊結構ST[C]與周邊電路結構45的頂部重疊。然而，可以僅單元層疊結構ST[C]的部分區域與周邊電路結構45的頂部重疊。即，單元層疊結構ST[C]的部分區域與周邊電路結構45的部分區域可以相互重疊。
圖3是示出根據本揭示內容的一個實施方式的記憶體單元陣列和列解碼器的電路圖。
參照圖3，記憶體單元陣列10可以包括分別連接到多個位元線BL的多個單元串CS。多個單元串CS可以共同連接到公共源極線CSL。
每個單元串CS均可以包括佈置在公共源極線CSL與位元線BL之間的至少一個源極選擇電晶體SST、多個記憶體單元MC和至少一個汲極選擇電晶體DST。
源極選擇電晶體SST可以控制單元串CS和公共源極線CSL之間的電連接。汲極選擇電晶體DST可以控制單元串CS和位元線BL之間的電連接。
一個源極選擇電晶體SST可以佈置在公共源極線CSL和多個記憶體單元MC之間，或者串聯連接的兩個或更多個源極選擇電晶體可以佈置在公共源極線CSL與多個記憶體單元MC之間。一個汲極選擇電晶體DST可以佈置在位元線BL與多個記憶體單元MC之間，或者串聯連接的兩個或更多個汲極選擇電晶體可以佈置在位元線BL與多個記憶體單元MC之間。
多個記憶體單元MC可以分別連接到字線WL。多個記憶體單元MC的操作可以由施加到字線WL的單元閘極信號控制。源極選擇電晶體SST可以連接到源極選擇線SSL。源極選擇電晶體SST的操作可以由施加到源極選擇線SSL的源閘極信號控制。汲極選擇電晶體DST可以連接到汲極選擇線DSL。汲極選擇電晶體DST的操作可以由施加到汲極選擇線DSL的汲極閘極信號控制。
源極選擇線SSL、汲極選擇線DSL和字線WL可以連接到塊選擇電路BSC。塊選擇電路BSC可以包括在參照圖1所述的列解碼器33中。在一個實施方式中，塊選擇電路BSC可以包括分別連接到源極選擇線SSL、汲極選擇線DSL和字線WL的通過電晶體PT。通過電晶體PT的閘極可以連接到塊選擇線BSEL。通過電晶體PT可以響應於施加到塊選擇線BSEL的塊選擇信號，將施加到全域線GSSL、GWL和GDSL的操作電壓傳輸到源極選擇線SSL、汲極選擇線DSL和字線WL。
塊選擇電路BSC可以經由閘極接觸結構GCT連接到源極選擇線SSL、汲極選擇線DSL和字線WL。
圖4A是示出根據本揭示內容的一個實施方式的單元層疊結構的單元區域和接觸區域的平面圖。
圖4B是示出根據本揭示內容的一個實施方式的接觸區域中的閘極接觸結構和閘極導電圖案的連接結構的立體圖。
參照圖4A和圖4B，單元堆疊結構ST[C]可以經由狹縫SI相互隔離。單元層疊結構ST[C]可以包括單元區域和接觸區域，並且單元區域和接觸區域可以佈置成彼此相鄰。
每個單元堆疊結構ST[C]均可以包括多個閘極導電圖案GCP，這些閘極導電圖案GCP沿第三方向Z層疊成彼此間隔開。每個單元堆疊結構ST[C]均可以圍繞在第三方向Z上延伸的通道結構CH。
通道結構CH可以形成在單元區域上，並且通道結構CH的側壁可以被記憶體層ML圍繞。記憶體層ML可以包括圍繞通道結構CH的穿隧絕緣層、圍繞穿隧絕緣層的數據存儲層以及圍繞數據存儲層的阻擋絕緣層。數據存儲層可以形成為材料層，該材料層能夠存儲使用福勒-諾德海姆（Fowler-Nordheim）隧穿進行變化的數據。在一個實施方式中，數據存儲層可以形成為電荷捕獲氮化物層。阻擋絕緣層可以包括能夠阻擋電荷的氧化物層。穿隧絕緣層可以形成為電荷可以隧穿的氧化矽層。
第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4中的每一者均可以沿第二方向Y延伸。第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4中的每一者均可以沿第三方向Z依次佈置。第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4可以限定台階結構。例如，第二閘極導電圖案GCP2可以在第一閘極導電圖案GCP1下方平行於第一閘極導電圖案GCP1佈置。第三閘極導電圖案GCP3可以在第二閘極導電圖案GCP2下方平行於第二閘極導電圖案GCP2佈置。第四閘極導電圖案GCP4可以在第三閘極導電圖案GCP3下方平行於第三閘極導電圖案GCP3佈置。第一閘極導電圖案GCP1的延伸長度可以短於第二閘極導電圖案GCP2的延伸長度，第二閘極導電圖案GCP2的延伸長度可以短於第三閘極導電圖案GCP3的延伸長度，第三閘極導電圖案GCP3的延伸長度可以短於第四閘極導電圖案GCP4的延伸長度。即，在第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4中，位於上部的閘極導電圖案的延伸長度可以短於位於下部的閘極導電圖案的延伸長度。在一個實施方式中，多個閘極導電圖案（即GCP1至GCP4）佈置成依次層疊以形成台階結構（即，如圖4B中所示），其中位於離周邊電路結構45較遠處的每個閘極導電圖案的第一和第二水平部分的長度比位於離周邊電路結構較近處的每個閘極導電圖案的第一和第二水平部分的長度短。
第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4可以分別與第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4接觸。第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4中的每一者均可以包括：延伸到接觸區域的第一水平部分HP1和第二水平部分HP2；以及在第一水平部分HP1的一個端部和第二水平部分HP2的一個端部朝第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4中的對應閘極接觸結構延伸的第三水平部分HP3。即，第三水平部分HP3可以連接第一水平部分HP1的所述一個端部和對應閘極接觸結構（例如，GCT1），並連接第二水平部分HP2的所述一個端部和對應閘極接觸結構（例如，GCT1）。第一水平部分HP1和第二水平部分HP2可以沿第二方向Y相互平行地延伸。第一水平部分HP1、第二水平部分HP2和第三水平部分HP3可以包括金屬層155和圍繞金屬層155的表面的導電屏障層153。在第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4中，佈置在上部的閘極導電圖案的第一水平部分HP1和第二水平部分HP2的長度可以短於佈置在下部的閘極導電圖案的第一水平部分HP1和第二水平部分HP2的長度。例如，第一閘極導電圖案GCP1的第一水平部分HP1和第二水平部分HP2的長度短於第二閘極導電圖案GCP2的第一水平部分HP1和第二水平部分HP2的長度。第二閘極導電圖案GCP2的第一水平部分HP1和第二水平部分HP2的長度短於第三閘極導電圖案GCP3的第一水平部分HP1和第二水平部分HP2的長度。第三閘極導電圖案GCP3的第一水平部分HP1和第二水平部分HP2的長度短於第四閘極導電圖案GCP4的第一水平部分HP1和第二水平部分HP2的長度。然而，本揭示內容並不限於此，在一個實施方式中，第三水平部分HP3可以連接到第一水平部分HP1的一個端部和第二水平部分HP2的一個端部中的一個。 例如，第三水平部分HP3可以連接到第一水平部分HP1的一個端部。
絕緣圖案111A可以佈置在第一水平部分HP1和第二水平部分HP2之間，並且第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4中的一些閘極接觸結構可以在穿透絕緣圖案111A的同時沿第三方向Z延伸。絕緣圖案111A可以與對應閘極導電圖案佈置在同一層中。
例如，與第一閘極導電圖案GCP1對應的第一閘極接觸結構GCT1在穿透第一閘極導電圖案GCP1的第三水平部分HP3的同時在第三方向Z上延伸。第一閘極接觸結構GCT1穿透佈置在第二閘極導電圖案GCP2的第一水平部分HP1和第二水平部分HP2之間的絕緣圖案111A、佈置在第三閘極導電圖案GCP3的第一水平部分HP1和第二水平部分HP2之間的絕緣圖案111A以及佈置在第四閘極導電圖案GCP4的第一水平部分HP1和第二水平部分HP2之間的絕緣圖案111A。
與第二閘極導電圖案GCP2對應的第二閘極接觸結構GCT2在穿透第二閘極導電圖案GCP2的第三水平部分HP3的同時在第三方向Z上延伸。第二閘極接觸結構GCT2穿透佈置在第三閘極導電圖案GCP3的第一水平部分HP1和第二水平部分HP2之間的絕緣圖案111A和佈置在第四閘極導電圖案GCP4的第一水平部分HP1和第二水平部分HP2之間的絕緣圖案111A。
與第三閘極導電圖案GCP3對應的第三閘極接觸結構GCT3在穿透第三閘極導電圖案GCP3的第三水平部分HP3的同時，在第三方向Z上延伸。第三閘極接觸結構GCT3穿透佈置在第四閘極導電圖案GCP4的第一水平部分HP1和第二水平部分HP2之間的絕緣圖案111A。
與第四閘極導電圖案GCP4對應的第四閘極接觸結構GCT4在穿透第四閘極導電圖案GCP4的第三水平部分HP3的同時，在第三方向Z上延伸。
第一至第四閘極接觸結構GCT1至GCT4中的每一者均垂直延伸，同時穿透對應於從對應閘極導電圖案向下佈置的閘極導電圖案的絕緣圖案111A。另外，第一至第四閘極接觸結構GCT1至GCT4中的每一者均在對應閘極導電圖案的向上佈置的閘極導電圖案的外部區域中垂直延伸。
根據上述結構，第四閘極接觸結構GCT4垂直延伸到第一至第三閘極導電圖案GCP1、GCP2和GCP3的外側，從而不與第一至第三閘極導電圖案GCP1、GCP2和GCP3接觸。第三閘極接觸結構GCT3垂直延伸到第一閘極導電圖案GCP1和第二閘極導電圖案GCP2的外側，從而不與第一閘極導電圖案GCP1和第二閘極導電圖案GCP2接觸，並藉由由此被穿透的絕緣圖案111A與第四閘極導電圖案GCP4在電性上和物理上間隔開。第二閘極接觸結構GCT2垂直延伸到第一閘極導電圖案GCP1的外側，從而不與第一閘極導電圖案GCP1接觸，並藉由由此被穿透的絕緣圖案111A與第三閘極導電圖案GCP3和第四閘極導電圖案GCP4在電性上和物理上間隔開。第一閘極接觸結構GCT1藉由由此被穿透的絕緣圖案111A與第二至第四閘極導電圖案GCP2、GCP3和GCP4在電性上和物理上間隔開。
第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4分別對應於第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4，並且第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4分別與第一至第四閘極導電圖案GCP1、GCP2、GCP3和GCP4的第三水平部分HP3連接。第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4可以佈置成沿第二方向Y彼此間隔恒定距離。第一至第四閘極接觸結構GCT1、GCT2、GCT3和GCT4中的每一者均可以包括導電結構163和圍繞導電結構163的導電屏障層161。
圖4C是示出根據本揭示內容的一個實施方式的周邊電路結構和單元層疊結構的剖視圖。
圖4C是沿圖4A中所示的線A-A'剖切的記憶體裝置的剖視圖。
參照圖4C，記憶體裝置可以包括周邊電路結構45和佈置在周邊電路結構45上的單元層疊結構ST[C]。單元層疊結構ST[C]可以包括垂直延伸的通道結構CH。所述記憶體裝置還可以包括連接周邊電路結構45和單元層疊結構ST[C]的閘極接觸結構GCT。例如，周邊電路結構45和單元層疊結構ST[C]在基板上層疊成彼此重疊，並且每個閘極接觸結構GCT均電連接單元層疊結構ST[C]的閘極導電圖案GCP的任何一者和周邊電路結構45的互連結構103的任何一者。
周邊電路結構45可以包括：絕緣結構101，其形成在基板上，包括單元區域和接觸區域；以及多個互連結構103，其形成在絕緣結構101中。例如，多個互連結構103可以佈置在接觸區域上。多個互連結構103可以連接到參照圖3所述的通過電晶體PT。
絕緣結構101上可以形成有摻雜半導體層105。摻雜半導體層105可以包括n型摻雜物和p型摻雜物中的至少一種。在一個實施方式中，摻雜半導體層105可以包括n型摻雜矽層。
摻雜半導體層105可以被絕緣層107穿透。絕緣層107可以被閘極接觸結構GCT穿透。
通道結構CH可以沿第三方向Z延伸，並且具有通道層131和芯絕緣層133。通道層131可以圍繞芯絕緣層133的側壁。
通道層131可以作為單元串的通道區域。通道層131可以包括半導體層。在一個實施方式中，通道層131可以包括矽。通道層131可以比芯絕緣層133進一步朝周邊電路結構45突出。通道層131可以連接到摻雜半導體層105。
摻雜半導體層141可以在通道結構CH的頂部上形成為與通道結構CH重疊。在一個實施方式中，摻雜半導體層141可以包括n型摻雜矽層。上導電層191可以與摻雜半導體層141重疊，通道結構CH插設在其間。上導電層191可以包括導電屏障層187和導電圖案189。導電屏障層187可以沿導電圖案189的側壁和底表面延伸。
上導電層191可以經由通道接觸結構185連接到通道層131。通道接觸結構185可以穿透記憶體層ML以與通道層131接觸。通道接觸結構185可以包括導電屏障層181和導電圖案183。通道接觸結構185的導電屏障層181可以佈置在通道層131與通道接觸結構185的導電圖案183之間，並沿導電圖案183的側壁延伸。在一個實施方式中，導電屏障層181可以包括鈦和氮化鈦，其可以提供歐姆接觸部。
通道層131的與摻雜半導體層105接觸的部分以及通道層131的與通道接觸結構185相鄰的部分可以摻雜有雜質。在一個實施方式中，通道層131的與摻雜半導體層105接觸的部分以及通道層131的與通道接觸結構185相鄰的部分可以摻雜n型雜質。
摻雜半導體層105可以用作圖3中所示的公共源極線CSL，並且上導電層191可以用作圖3中所示的位元線BL。雖然在圖4C中例示了對應於圖2B中所示實施方式的結構，但本揭示內容並不限於此。在一個實施方式中，摻雜半導體層105可以被替換為用於圖2A中所示的公共源極線CSL的導電圖案，並且上導電層191可以被定義為用於圖2A中所示的位元線BL的導電圖案。
單元層疊結構ST[C]的閘極導電圖案GCP和層間絕緣層109可以圍繞通道結構CH並朝閘極接觸結構GCT延伸。閘極導電圖案GCP沿第三方向Z佈置在彼此相鄰的層間絕緣層109之間，以藉由層間絕緣層109相互絕緣。閘極導電圖案GCP可以用作參照圖3描述的源極選擇線SSL、汲極選擇線DSL和字線WL。絕緣圖案111A可以佈置在圍繞每個閘極導電圖案GCP的通道結構CH的區域和連接到對應閘極接觸結構GCT的區域之間。
閘極導電圖案GCP可以包括各種導電材料。在一個實施方式中，閘極導電圖案GCP中的每一者均可以包括導電屏障層153和金屬層155。導電屏障層153可以沿金屬層155的頂表面、底表面和側壁延伸。
電池層疊結構ST[C]可以包括台階結構。電池層疊結構ST[C]的台階結構上可以佈置有間隙填充絕緣層143，並且間隙填充絕緣層143上可以形成有絕緣層145。絕緣層145和間隙填充絕緣層143可以被閘極接觸結構GCT穿透。
閘極導電圖案GCP可以分別與閘極接觸結構GCT連接。每個閘極接觸結構GCT均可以包括導電屏障層161和導電結構163。閘極接觸結構GCT可以分別與閘極導電圖案GCP的第三水平部分HP3接觸。閘極接觸結構GCT可以在第三方向Z上延伸以穿透絕緣層145、間隙填充絕緣層143、絕緣層107和絕緣結構101。閘極接觸結構GCT的側壁的一部分可以被絕緣圖案111A圍繞。例如，閘極接觸結構GCT藉由絕緣圖案111A以及佈置在對應閘極導電圖案GCP下方的閘極導電圖案GCP在物理上和電性上彼此隔離。
絕緣層145和閘極接觸結構GCT上可以形成有第一上絕緣層171和第二上絕緣層173。通道接觸結構185可以在穿透第一上絕緣層171和絕緣層145的同時形成，並且上導電層191可以在穿透第二上絕緣層173的同時形成。
閘極導電圖案GCP越靠近周邊電路結構45越遠離通道結構CH延伸，從而形成台階結構。
圖5至圖11、圖12A、圖12B、圖13A、圖13B、圖14、圖15A、圖15B、圖16A、圖16B以及圖17至圖19是示出根據本揭示內容的一個實施方式的記憶體裝置的製造方法的視圖。
將對根據本揭示內容的實施方式的記憶體裝置的製造方法作如下描述。
參照圖5，電連接到周邊電路的互連結構103和覆蓋互連結構103的絕緣結構101形成在其中形成有周邊電路的基板上。周邊電路可以對應於參照圖1描述的周邊電路40。基板可以分為單元區域和接觸區域。互連結構103可以形成在接觸區域上。互連結構103可以由各種導電材料形成以與參照圖1所述的周邊電路40電連接，並包括各種構造。例如，互連結構103可以電連接到包括在參照圖1和圖3描述的列解碼器33的塊選擇電路BSC中的通過電晶體PT。
隨後，在絕緣結構101上形成摻雜半導體層105。摻雜半導體層105可以形成為包括n型摻雜物和p型摻雜物中的任何一種。在一個實施方式中，摻雜半導體層105可以形成為包括n型摻雜矽層。
隨後，通過蝕刻形成在接觸區域上的摻雜半導體層105，暴露互連結構103上的絕緣結構101。隨後，在暴露的絕緣結構101上形成絕緣層107。即，對形成在互連結構103上方的摻雜半導體層105進行蝕刻並去除，在去除了摻雜半導體層105的空間中形成絕緣層107。
參照圖6，層間絕緣層109和犧牲層111可以交替地層疊在包括摻雜半導體層105和絕緣層107的整個結構上。犧牲層111可以包括相對於層間絕緣層109具有蝕刻選擇性的材料。犧牲層111可以由能夠使在隨後的製程中形成的閘極導電圖案和閘極接觸結構絕緣的絕緣材料形成。層間絕緣層109可以由能夠在閘極導電圖案之間絕緣的絕緣材料形成。在一個實施方式中，層間絕緣層109可以包括諸如氧化矽之類的氧化物層，並且犧牲層111可以包括諸如氮化矽之類的氮化物層。
參照圖7，可以對單元區域中的層間絕緣層109和犧牲層111進行蝕刻，從而形成穿透層間絕緣層109和犧牲層111的通道孔120。在針對通道孔120進行的層間絕緣層109和犧牲層111的蝕刻製程中，摻雜半導體層105可以作為蝕刻停止層。在層間絕緣層109和犧牲層111被蝕刻後，通道孔120可以通過蝕刻摻雜半導體層105的一部分延伸到摻雜半導體層105的內部。
隨後，通道孔120可以用記憶體層121和通道結構130填充。可以通過在通道孔120的表面上依次層疊阻擋絕緣層123、數據存儲層125和穿隧絕緣層127而形成記憶體層121。通道結構130的形成製程可以包括在記憶體層121的表面上形成通道層131的製程，用芯部絕緣層133填充通道孔120的中心區域（該中心區域由通道層131打開）的過程以及去除芯部絕緣層133的一部分使得在芯部絕緣層133的頂部上限定凹槽區域135的製程。通道層131可以包括半導體層，該半導體層可以作為記憶體串的通道區域。
通道結構130可以穿透層間絕緣層109和犧牲層111，並藉由記憶體層121與層間絕緣層109和犧牲層111間隔開。
參照圖8，可以形成摻雜半導體層141，該摻雜半導體層與通道結構130連接。摻雜半導體層141可以包括：填充圖7中所示的凹槽區域135的第一圖案141A；以及從第一圖案141A延伸的第二圖案141B。第二圖案141B可以延伸成覆蓋層間絕緣層109和犧牲層111的層疊結構的一部分。
參照圖9，可以蝕刻由摻雜半導體層141暴露的層間絕緣層109和犧牲層111，從而形成初步台階結構110A。初步台階結構110A可以包括多個台階ST。每個台階ST均可以包括犧牲層111以及犧牲層111上的層間絕緣層109。
參照圖10，可以從初步台階結構110A的側壁選擇性地蝕刻每個犧牲層111的一部分。因此，可以在層間絕緣層109之間限定間隙113。
參照圖11，在包括初步台階結構110A和摻雜半導體層141的整個結構上形成間隙填充絕緣層143。間隙填充絕緣層143可以由具有低台階覆蓋率的材料形成，從而使圖10中所示的間隙不被埋沒。因此，在每個犧牲層111的端部處形成第一隧道T1。即，在第一隧道T1的內部形成空氣。
隨後，可以進行遮罩製程和蝕刻製程以部分去除形成在單元區域上的間隙填充絕緣層143，並且可以進行平面化製程以暴露摻雜半導體層141的表面。
隨後，可以在摻雜半導體層141和間隙填充絕緣層143上形成絕緣層145。絕緣層145可以形成為氧化物層。
圖12A是示出在通過圖11中所示的製程形成的整個結構上形成的第一遮罩圖案MP1的平面圖。圖12B是示出使用圖12A中所示的第一遮罩圖案MP1通過蝕刻製程形成的層疊結構的立體圖。
參照圖12A和圖12B，在通過圖11中所示的製程形成的整個結構上形成其中狹縫形成空間OP開放的第一遮罩圖案MP1。隨後，使用第一遮罩圖案MP1通過蝕刻製程對圖11中所示的間隙填充絕緣層143、摻雜半導體層141以及多個台階ST形成圖案。因此，多個台階結構之間由狹縫SI間隔開。第一隧道T1在每個犧牲層111的端部佈置成沿第一方向X延伸。
摻雜半導體層141佈置在通道結構130的頂部上，並且間隙填充絕緣層143佈置在台階結構的頂部上。然而，為了便於描述，省略了對摻雜半導體層141和間隙填充絕緣層143的說明。
參照圖13A和圖13B，在狹縫SI的形成製程之後，形成保護層151，該保護層151沿狹縫SI的暴露側壁和第一隧道T1的暴露內表面延伸。保護層151可以包括相對於犧牲層111具有蝕刻選擇性的材料。在一個實施方式中，保護層151可以包括多晶矽、矽鍺和矽碳氧化物中的至少一種。保護層151可以防止在去除單元區域上的犧牲層111的後續製程中，去除接觸區域上的犧牲層111。
參照圖14，去除第一遮罩圖案，並在絕緣層145的頂部上形成覆蓋接觸區域的頂部的第二遮罩圖案MP2。第二遮罩圖案MP2形成為使單元區域開放。隨後，通過使用第二遮罩圖案MP2進行蝕刻製程，去除形成在單元區域上的保護層151。因此，形成在單元區域上的犧牲層111的側表面經由狹縫SI暴露。
隨後，通過蝕刻製程去除形成在單元區域上的犧牲層111，從而形成將會形成閘極導電圖案的空間。保護層151防止對形成在接觸區域上的犧牲層111的蝕刻。因此，保護層151僅留在接觸區域上。
參照圖15A，去除第二遮罩圖案，並且去除形成在接觸區域上的保護層。因此，形成在接觸區域上的犧牲層的側表面經由狹縫SI暴露。
隨後，通過藉由蝕刻製程將形成在接觸區域上的犧牲層的側壁蝕刻到一定厚度，形成絕緣圖案111A。例如，形成在接觸區域上的犧牲層的側壁可以被蝕刻到50nm至100nm。
圖15B是沿線B-B'剖切的剖視圖，示出了形成在接觸區域上的絕緣圖案111A的形成製程，並且線B-B'示出了沿第一方向X剖切的剖面，圖12B中示出了線B-B'。
參照圖15B，可以通過將經由狹縫暴露側壁的犧牲層蝕刻到一定厚度而形成絕緣圖案111A，並且在絕緣圖案111A的兩個端部處形成第二隧道T2。佈置在同一層中的第二隧道T2可以藉由圖15A中所示的第一隧道T1相互連接。
參照圖16A，通過在要形成單元區域上的閘極導電圖案的空間中以及在接觸區域的第一隧道和第二隧道的內表面上依次形成導電屏障層153和金屬層155來形成閘極導電圖案GCP。導電屏障層153可以形成為圍繞金屬層155。
參照圖16B，每個閘極導電圖案GCP均包括第一水平部分HP1和第二水平部分HP2，它們從單元區域到接觸區域相互平行地延伸，並且第一水平部分HP1的一個端部和第二水平部分HP2的一個端部藉由第三水平部分HP3相互連接。另外，絕緣圖案111A佈置在每個閘極導電圖案GCP的第一水平部分HP1和第二水平部分HP2之間的空間中。然而，本揭示內容並不限於此，在一個實施方式中，第三水平部分HP3可以連接到第一水平部分HP1的一個端部和第二水平部分HP2的一個端部中的一個。 例如，第三水平部分HP3可以連接到第一水平部分HP1的一個端部。
參照圖17，在絕緣層145上形成用於形成接觸孔H的遮罩圖案（未示出），並且通過使用遮罩圖案進行蝕刻製程而形成在穿透絕緣層145、間隙填充絕緣層143、層間絕緣層109、絕緣圖案111A、絕緣層107和絕緣結構105的同時暴露互連結構103的上表面的接觸孔H。
參照圖18，沿接觸孔的側壁和底表面形成導電屏障層161，並且導電結構163形成為使接觸孔被埋沒。隨後，在接觸孔中通過平面化去除遮罩圖案使得絕緣層145暴露來形成閘極接觸結構165。導電屏障層161形成為圍繞導電結構163的側壁和底表面。
每個閘極接觸結構165均穿透對應閘極導電圖案GCP的第三水平部分HP3。因此，每個閘極接觸結構165均與對應閘極導電圖案GCP的第三水平部分HP3的側壁電性地並且物理地連接。
隨後，在包括絕緣層145和閘極接觸結構165的整個結構上形成第一上絕緣層171。
參照圖19，通過蝕刻第一上層絕緣層171和絕緣層145使得摻雜半導體層141的上表面暴露而形成孔，並且在孔中形成通道接觸結構185。可以通過在孔的側壁和底表面上形成導電屏障層181並用導電圖案183填充孔來形成通道接觸結構185。
隨後，在包括通道接觸結構185和第一上絕緣層171的整個結構上形成第二上絕緣層173。第二上絕緣層173被蝕刻以形成溝槽，通道接觸結構185的上部經由該溝槽暴露。隨後，在第二上絕緣層173的溝槽中形成包括導電屏障層187和導電圖案189的上導電層191。導電屏障層187可以沿導電圖案189的側壁和底表面延伸。
圖20是示出根據本揭示內容的一個實施方式的記憶體系統1100的構造的方塊圖。
參考圖20，記憶體系統1100包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可以是構造有多個快閃記憶體晶片的多晶片封裝。記憶體裝置1120可以包括：形成在基板上的周邊電路結構；以及形成在周邊電路結構上的層疊結構。層疊結構可以包括單元層疊結構。連接到單元層疊結構的閘極導電圖案的閘極接觸結構可以在穿透單元層疊結構的同時連接到包括在周邊電路結構中的互連結構。
記憶體控制器1110控制記憶體裝置1120，並且可以包括靜態隨機存取記憶體（SRAM）1111、中央處理單元（CPU）1112、主機介面1113、錯誤校正塊1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112進行記憶體控制器1110的數據交換的整體控制操作，並且主機介面1113包括與記憶體系統1100連接的主機用的數據交換協議。錯誤校正塊1114檢測並校正從記憶體裝置1120讀取的數據中包括的錯誤。記憶體介面1115與記憶體裝置1120界接。記憶體控制器1110還可以包括用於存儲與主機界接用的代碼數據的唯讀記憶體（ROM）等。
如上所述構造的記憶體系統1100可以是記憶卡或固態磁碟（SSD），其中記憶體裝置1120與控制器1110結合。例如，當記憶體系統1100是SSD時，記憶體控制器1100可以通過諸如通用串列匯流排（USB）協議、多媒體卡（MMC）協議、周邊組件互連（PCI）協議、PCI-Express（PCI-E）協議、高級技術附件（ATA）協議、串列ATA（SATA）協議、平行ATA（PATA）協議、小型計算機系統介面（SCSI）協議、增強型小型磁盤介面（ESDI）協議以及整合式驅動電子設備（IDE）協議之類的各種介面協議之一與外部（例如，主機）通信。
圖21是示出根據本揭示內容的一個實施方式的計算系統1200的構造的方塊圖。
參照圖21，計算系統1200可以包括與系統匯流排1260電連接的CPU 1220、隨機存取記憶體（RAM）1230、使用者介面1240、調變解調器1250和記憶體系統1210。當計算系統1200是移動裝置時，還可以包括用於向計算系統1200供應操作電壓的電池，並且還可以包括應用晶片組、相機影像處理器（CIS）、移動D-RAM等。
記憶體系統1210可以構造有記憶體裝置1212和記憶體控制器1211。記憶體裝置1212可以與參照圖20所述的記憶體裝置1120相同地構造。記憶體控制器1211可以與參照圖20描述的記憶體控制器1100相同地構造。
根據本揭示內容，防止了字線的導電層之間的橋接現象，並且不需要用於連接周邊電路和閘極接觸結構的額外金屬線，因此可以簡化佈線過程。另外，可以提高閘極導電圖案在接觸區域中的支撐力。
已經在附圖和說明書中描述了本揭示內容的實施方式的實施例。雖然本文中使用了特定的名詞，但那些名詞只是為了解釋本揭示內容的實施方式。因此，本揭示內容不限於上述實施方式，並且在本揭示內容的精神和範圍內可以有許多變更。對於本領域的技術人士應該顯而易見的是，除了本文中揭示的實施方式之外，還可以在本揭示內容的技術範圍的基礎上進行各種變型。
在沒有不同定義的情況下，本文中使用的包括技術或科學名詞的所有術語都具有本揭示內容所屬技術領域的技術人士通常理解的含義。其定義如字典中定義的術語應被理解為具有與相關技術背景一致的含義。只要在本申請案中沒有明確定義，就不應以理想的或過於形式化的方式理解術語。
10:記憶體單元陣列 21:輸入/輸出電路 23:控制電路 31:電壓產生電路 33:列解碼器 35:行解碼器 37:頁緩衝器 39:源極線驅動器 40:周邊電路 45:周邊電路結構 50:記憶體裝置 101:絕緣結構 103:互連結構 105:絕緣結構 107:絕緣層 109:層間絕緣層 110A:初步台階結構 111:犧牲層 111A:絕緣圖案 113:間隙 120:通道孔 121:記憶體層 123:阻擋絕緣層 125:數據存儲層 127:穿隧絕緣層 130:通道結構 131:通道層 133:芯部絕緣層 135:凹槽區域 141:摻雜半導體層 141A:第一圖案 141B:第二圖案 143:間隙填充絕緣層 145:絕緣層 151:保護層 153:導電屏障層 155:金屬層 161:導電屏障層 163:導電結構 165:閘極接觸結構 171:第一上絕緣層 173:第二上絕緣層 181:導電屏障層 183:導電圖案 185:通道接觸結構 187:導電屏障層 189:導電圖案 191:導電層 1100:記憶體系統 1110:控制器 1111:靜態隨機存取記憶體記憶體 / SRAM 1112:中央處理單元 / CPU 1113:主機介面 1114:錯誤校正塊 1115:記憶體介面 1120:記憶體裝置 1200:計算系統 1210:記憶體系統 1211:記憶體控制器 1212:記憶體裝置 1220:CPU 1230:隨機存取記憶體 1240:使用者介面 1250:調變解調器 1260:系統匯流排 A-A’:線 ADD:位址 B-B’:線 BL:位元線 BSC:塊選擇電路 BSEL:塊選擇線 CADD:行位址 CH:通道結構 CL:行線 CMD:命令 CS:單元串 CSL:公共源極線 DATA:數據 DL:數據線 DSL:汲極選擇線 DST:汲極選擇電晶體 GCP:閘極導電圖案 GCP1:第一閘極導電圖案 GCP2:第二閘極導電圖案 GCP3:第三閘極導電圖案 GCP4:第四閘極導電圖案 GCT:閘極接觸結構 GCT1:第一閘極接觸結構 GCT2:第二閘極接觸結構 GCT3:第三閘極接觸結構 GCT4:第四閘極接觸結構 GDSL:全域線 GSSL:全域線 GWL:全域線 H:接觸孔 HP1:第一水平部分 HP2:第二水平部分 HP3:第三水平部分 MC:記憶體單元 ML:記憶體層 MP1:第一遮罩圖案 MP2:第二遮罩圖案 OP:空間 OP_S:操作信號 PB_S:頁緩衝器控制信號 PT:通過電晶體 RADD:列位址 SI:狹縫 SL_S:源極線控制信號 SSL:源極選擇線 SST:源極選擇電晶體 ST:台階 ST[C]:電池層疊結構 T1:第一隧道 T2:第二隧道 Vop:操作電壓 WL:汲極選擇線
下文將參照附圖描述實施方式的實施例；然而，這些實施例可以以不同的形式具體實現，並且不應解釋為限於本文中闡述的實施方式。
在圖中，為了說明的清晰性，尺寸可能被誇大。應理解，當元件被稱為在兩個元件之間時，可以是兩個元素之間僅有一個元件，或者也可以存在一個或多個中間元件。相似的附圖標記在整個說明書中指代相似的元件。
[圖1]是示出根據本揭示內容的一個實施方式的記憶體裝置的方塊圖。
[圖2A]和[圖2B]是示出根據本揭示內容的實施方式的周邊電路結構和單元層疊結構的重疊結構的立體圖。
[圖3]是示出根據本揭示內容的一個實施方式的記憶體單元陣列和列解碼器的電路圖。
[圖4A]是示出根據本揭示內容的一個實施方式的單元層疊結構的單元區域和接觸區域的平面圖。
[圖4B]是示出根據本揭示內容的一個實施方式的接觸區域中的閘極接觸結構和閘極導電圖案的連接結構的立體圖。
[圖4C]是示出根據本揭示內容的一個實施方式的周邊電路結構和單元層疊結構的剖視圖。
[圖5]、[圖6]、[圖7]、[圖8]、[圖9]、[圖10]、[圖11]、[圖12A]、[圖12B]、[圖13A]、[圖13B]、[圖14]、[圖15A]、[圖15B]、[圖16A]、[圖16B]以及[圖17至圖19]是示出製造根據本揭示內容的一個實施方式的記憶體裝置的方法的視圖。
[圖20]是示出根據本揭示內容的一個實施方式的記憶體系統的構造的方塊圖。
[圖21]是示出根據本揭示內容的一個實施方式的計算系統的構造的方塊圖。
111A:絕緣圖案
153:導電屏障層
155:金屬層
161:導電屏障層
163:導電結構
GCP1:第一閘極導電圖案
GCP2:第二閘極導電圖案
GCP3:第三閘極導電圖案
GCP4:第四閘極導電圖案
GCT1:第一閘極接觸結構
GCT2:第二閘極接觸結構
GCT3:第三閘極接觸結構
GCT4:第四閘極接觸結構
HP1:第一水平部分
HP2:第二水平部分
HP3:第三水平部分

Claims (20)

  1. 一種記憶體裝置，所述記憶體裝置包括： 第一閘極導電圖案，所述第一閘極導電圖案在半導體基板上佈置成從所述半導體基板的單元區域水平延伸到接觸區域，所述第一閘極導電圖案包括相互平行地從所述單元區域延伸到所述接觸區域的第一水平部分和第二水平部分以及連接到所述第一水平部分的一個端部的第三水平部分； 第一絕緣圖案，所述第一絕緣圖案佈置在所述第一閘極導電圖案的所述第一水平部分和所述第二水平部分之間； 第二閘極導電圖案，所述第二閘極導電圖案在所述第一閘極導電圖案下方佈置成與所述第一閘極導電圖案平行，所述第二閘極導電圖案包括相互平行地從所述單元區域延伸到所述接觸區域的第一水平部分和第二水平部分以及連接到所述第二閘極導電圖案的所述第一水平部分的一個端部的第三水平部分； 第一閘極接觸結構，所述第一閘極接觸結構在所述接觸區域上垂直延伸，所述第一閘極接觸結構在穿透所述第一閘極導電圖案的所述第三水平部分的同時與所述第一閘極導電圖案接觸；以及 第二閘極接觸結構，所述第二閘極接觸結構在所述接觸區域上垂直延伸，所述第二閘極接觸結構在穿透所述第二閘極導電圖案的所述第三水平部分的同時與所述第二閘極導電圖案接觸， 其中，所述第一閘極導電圖案的延伸到所述接觸區域的長度比所述第二閘極導電圖案的延伸到所述接觸區域的長度短。
  2. 根據請求項1所述的記憶體裝置，其中，所述第一閘極導電圖案的所述第二水平部分的一個端部與所述第一閘極導電圖案的所述第三水平部分連接，並且所述第二閘極導電圖案的所述第二水平部分的一個端部與所述第二閘極導電圖案的所述第三水平部分連接。
  3. 根據請求項1所述的記憶體裝置，所述記憶體裝置還包括佈置在所述第二閘極導電圖案的所述第一水平部分和所述第二閘極導電圖案的所述第二水平部分之間的絕緣圖案。
  4. 根據請求項3所述的記憶體裝置，其中，所述第一閘極接觸結構在穿透所述第二閘極導電圖案的所述絕緣圖案的同時垂直延伸。
  5. 根據請求項4所述的記憶體裝置，其中，所述第一閘極接觸結構藉由所述第二閘極導電圖案的所述絕緣圖案與所述第二閘極導電圖案在電性上和物理上間隔開。
  6. 根據請求項1所述的記憶體裝置，所述記憶體裝置還包括形成在所述第一閘極導電圖案和所述第二閘極導電圖案之間的層間絕緣層。
  7. 根據請求項1所述的記憶體裝置，其中，所述第一閘極導電圖案的所述第一水平部分和所述第二水平部分的長度短於所述第二閘極導電圖案的所述第一水平部分和所述第二水平部分的長度。
  8. 一種記憶體裝置，所述記憶體裝置包括： 周邊電路結構，所述周邊電路結構包括耦接到周邊電路的互連結構； 單元層疊結構，所述單元層疊結構包括多個閘極導電圖案，所述單元層疊結構層疊在所述周邊電路結構上；以及 多個閘極接觸結構，所述多個閘極接觸結構將所述多個閘極導電圖案分別連接到所述互連結構， 其中，所述多個閘極導電圖案中的每一者均包括第一水平部分、第二水平部分以及第三水平部分，所述第一水平部分和所述第二水平部分兩者都從單元區域水平延伸到接觸區域，並且所述第三水平部分連接到所述第一水平部分的一端和所述第二水平部分的一端，所述第三水平部分連接到所述多個閘極接觸結構中的對應閘極接觸結構。
  9. 根據請求項8所述的記憶體裝置，其中，所述多個閘極導電圖案佈置成依次層疊以形成台階結構，在所述台階結構中，離所述周邊電路結構較遠的每個閘極導電圖案的所述第一水平部分和所述第二水平部分的長度比離所述周邊電路結構較近的每個閘極導電圖案的所述第一水平部分和所述第二水平部分的長度短。
  10. 根據請求項9所述的記憶體裝置，所述記憶體裝置還包括形成在所述多個閘極導電圖案之間的層間絕緣層。
  11. 根據請求項9所述的記憶體裝置，其中，所述單元層疊結構還包括分別佈置在閘極導電圖案的所述第一水平部分和所述第二水平部分之間的絕緣圖案。
  12. 根據請求項11所述的記憶體裝置，其中，所述多個閘極接觸結構中的每一者均穿透佈置在所述多個閘極導電圖案中的對應閘極導電圖案下方的至少一個閘極導電圖案的所述第一水平部分和所述第二水平部分之間的區域。
  13. 根據請求項11所述的記憶體裝置，其中，所述多個閘極接觸結構中的每一者均穿透佈置在所述多個閘極導電圖案中的對應閘極導電圖案下方佈置的至少一個閘極導電圖案的所述第一水平部分和所述第二水平部分之間的所述絕緣圖案。
  14. 根據請求項9所述的記憶體裝置，其中，所述多個閘極接觸結構中的每一者均在佈置在所述多個閘極導電圖案中的對應閘極導電圖案上方的至少一個閘極導電圖案的外部區域中垂直延伸。
  15. 一種製造記憶體裝置的方法，所述方法包括： 在基板上形成包括互連結構的周邊電路結構，所述基板包括單元區域和接觸區域； 在所述周邊電路結構上形成包括台階結構的單元層疊結構，所述台階結構包括層間絕緣層和犧牲層，所述層間絕緣層層疊成在圍繞通道結構的同時彼此間隔開，並且所述犧牲層在所述層間絕緣層之間圍繞所述通道結構； 通過蝕刻所述犧牲層的側壁使得所述層間絕緣層比所述犧牲層進一步突出而在所述層間絕緣層的側壁中形成間隙； 通過在包括所述台階結構的結構上形成間隙填充絕緣層，在每個所述犧牲層的所述側壁中形成沿第一方向延伸的第一隧道； 通過在垂直於所述第一方向的第二方向上進行蝕刻所述間隙填充絕緣層和所述台階結構的狹縫製程，暴露所述犧牲層的所述側壁和所述第一隧道； 通過選擇性地去除所述單元區域的所述犧牲層並且將所述接觸區域的所述犧牲層的側壁蝕刻到一定厚度來形成第二隧道，其中所述第二隧道與所述第一隧道連接並且在所述第二方向上延伸；以及 通過用導電材料填充去除了所述單元區域上的所述犧牲層的區域以及所述接觸區域上的所述第一隧道和所述第二隧道的內部來形成閘極導電圖案。
  16. 根據請求項15所述的方法，其中，在所述台階結構的形成中，通過蝕刻所述層間絕緣層和所述犧牲層形成多個台階，並且 其中，所述多個台階形成為使得：隨著所述台階離所述周邊電路結構越遠，所述台階的水平延伸長度越短。
  17. 根據請求項15所述的方法，其中，每個所述閘極導電圖案均包括：形成在所述第二隧道中的第一水平部分和第二水平部分；以及形成在所述第一隧道中的第三水平部分，並且 其中，所述方法還包括形成在穿透每個所述閘極導電圖案的所述第三水平部分的同時垂直延伸的多個閘極接觸結構。
  18. 根據請求項17所述的方法，其中，所述多個閘極接觸結構中的每一者均穿透佈置在所述第三水平部分上方的所述犧牲層。
  19. 根據請求項18所述的方法，其中，所述犧牲層將所述多個閘極接觸結構與所述閘極導電圖案相互絕緣。
  20. 根據請求項17所述的方法，其中，隨著所述閘極導電圖案的位置越來越接近所述周邊電路結構，每個所述閘極導電圖案的所述第一水平部分和所述第二水平部分的延伸長度比佈置在其上方的閘極導電圖案的所述第一水平部分和所述第二水平部分的長度長。
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