KR20220073357A - 3차원 메모리 장치 및 그 제조방법 - Google Patents

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KR20220073357A
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윤찬호
김진호
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Abstract

일 실시예는 3차원 메모리 장치에 관한 것으로, 기판 상에 수직 방향으로 복수의 층간절연층들과 교대로 적층되며 각각의 측면에 돌출부를 구비하는 복수의 로우 라인들; 및 상기 기판으로부터 상기 수직 방향으로 연장되어 각각 대응하는 로우 라인의 돌출부에 연결되며, 상기 복수의 로우 라인들을 상기 기판 하부에 마련된 주변 회로에 전기적으로 연결하는 복수의 비아들;을 포함할 수 있다.

Description

3차원 메모리 장치 및 그 제조방법{THREE DIMENSIONAL MEMORY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 3차원 메모리 장치 및 그 제조방법에 관한 것이다.
3차원 메모리 장치는 메모리 셀들을 수직 방향으로 적층하여 단의 수를 늘림으로써 같은 면적에 더 많은 용량을 구현할 수 있고, 높은 성능 및 우수한 전력 효율을 제공할 수 있는 장점을 갖는다.
3차원 메모리 장치에서는 적층되는 로우 라인(구체적으로, 워드 라인)의 개수를 늘리어 집적도를 높일 수 있다. 그러나, 로우 라인의 개수가 많아 지면 로우 라인과 주변 회로(구체적으로, 로우 디코더)를 연결하는데 사용되는 배선의 개수가 늘어나게 되어 집적도가 저하될 수 있으므로 효율적인 배선 배치 방안이 요구된다.
본 발명의 실시예들은 집적도를 향상시킬 수 있는 3차원 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치는, 기판 상에 수직 방향으로 복수의 층간절연층들과 교대로 적층되며 각각의 측면에 돌출부를 구비하는 복수의 로우 라인들; 및 상기 기판으로부터 상기 수직 방향으로 연장되어 각각 대응하는 로우 라인의 돌출부에 연결되며, 상기 복수의 로우 라인들을 상기 기판 하부에 마련된 주변 회로에 전기적으로 연결하는 복수의 비아들;을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법은, 기판 상에 복수의 비아용 희생 패턴들 및 상기 복수의 비아용 희생 패턴들 중 대응하는 비아용 희생 패턴에 연결된 돌출부를 갖는 로우 라인용 희생 패턴을 포함하는 희생층이 형성되는 단계; 상기 로우 라인용 희생 패턴 및 상기 로우 라인용 희생 패턴에 연결된 비아용 희생 패턴을 덮고 상기 로우 라인용 희생 패턴에 연결되지 않은 비아용 희생 패턴들을 노출하는 복수의 홀들을 갖는 층간절연층이 형성되는 단계; 상기 복수의 홀들에 복수의 제1 도전 패턴들이 각각 형성되는 단계; 상기 희생층 형성 단계, 상기 층간절연층 형성 단계 및 상기 복수의 제1 도전 패턴들 형성 단계가 반복되어 복수의 희생층들, 복수의 층간절연층들, 복수의 제1 도전 패턴들이 적층되는 단계; 및 상기 복수의 희생층들이 도전 물질로 치환되는 단계;를 포함할 수 있다.
본 발명의 다른 실시예에 따른 3차원 메모리 장치는, 기판 상에 수직 방향으로 복수의 층간절연층들과 교대로 적층된 복수의 로우 라인들; 상기 복수의 로우 라인들 상에 각각 직접적으로 연결되며 상기 복수의 로우 라인들의 측면보다 돌출된 돌출부를 갖는 복수의 연결 라인들; 및 상기 기판으로부터 상기 수직 방향으로 연장되어 상기 복수의 연결 라인들의 돌출부들에 각각 연결되며, 상기 복수의 로우 라인들과 상기 기판의 하부에 마련된 주변 회로를 전기적으로 연결하는 복수의 비아들;을 포함할 수 있다.
본 발명의 다른 실시예에 따른 3차원 메모리 장치의 제조방법은, 기판 상에 로우 라인용 희생 패턴 및 복수의 비아용 희생 패턴들을 포함하는 희생층이 형성되는 단계; 상기 로우 라인용 희생 패턴을 덮고 상기 복수의 비아용 희생 패턴들을 노출하는 복수의 홀들을 갖는 층간절연층이 형성되는 단계; 상기 희생층 형성 단계와 상기 층간절연층 형성 단계가 번갈아 반복되어 복수의 희생층들 및 복수의 층간절연층들이 적층되는 단계; 상기 복수의 희생층들 각각의 일부분을 노출하는 계단 구조가 형성되는 단계; 상기 계단 구조 상에 복수의 희생층들에 각각 대응하며 각각 대응하는 희생층의 로우 라인용 희생 패턴과 복수의 비아용 희생 패턴들의 적어도 하나를 연결하는 복수의 연결 라인용 희생 패턴들이 형성되는 단계; 및 상기 복수의 희생층들 및 상기 복수의 연결 라인용 희생 패턴들이 도전 물질로 치환되는 단계;를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 3차원 메모리 장치의 제조방법은, 기판 상에 희생층이 형성되는 단계; 상기 희생층 상에 상기 희생층의 일부분을 덮는 층간절연층이 형성되는 단계; 상기 희생층 형성 단계와 상기 층간절연층 형성 단계가 번갈아 반복되어 복수의 희생층들 및 복수의 층간절연층이 적층되는 단계; 상기 복수의 층간절연층들의 주변에 상기 복수의 희생층들을 관통하는 복수의 지지대들이 형성되는 단계; 상기 희생층들에 슬릿이 형성되어 상기 희생층들 각각에 포함된 로우 라인용 희생 패턴과 복수의 비아용 희생 패턴들이 분리되는 단계; 상기 복수의 희생층들 각각의 일부분을 노출하는 계단 구조가 형성되는 단계; 상기 계단 구조 상에 상기 복수의 희생층들에 각각 대응하며 각각 대응하는 희생층의 로우 라인용 희생 패턴과 복수의 비아용 희생 패턴들의 적어도 하나를 연결하는 복수의 연결 라인용 희생 패턴들이 형성되는 단계; 및 상기 복수의 희생층들 및 상기 복수의 연결 라인용 희생 패턴들이 도전 물질로 치환되는 단계;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 로우 라인들과 주변 회로를 연결하는데 메모리 셀 어레이 위의 상부 배선이 사용되지 않으므로 상부 배선의 개수를 줄이어 집적도 향상에 기여할 수 있다.
본 발명의 실시예들에 의하면, 로우 라인들과 주변 회로 사이를 잇는 전기 경로를 짧은 길이로 구성할 수 있으므로 RC 딜레이(delay)를 줄일 수 있고, RC 딜레이로 인한 기능 오류를 억제하여 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 비아용 희생 패턴들을 적층하여 비아를 형성하여 비아를 균일한 사이즈로 형성하는 것이 가능하므로 비아 오픈 불량을 방지할 수 있다.
본 발명의 실시예들에 의하면, 비아들이 로우 라인들 위에 연결되지 않으므로, 비아들이 로우 라인들 위에 연결되는 경우에 수직적인 위치가 서로 다른 로우 라인들에 연결되는 비아들의 높이가 서로 상이함으로 인해서, 비아들을 형성하는 과정에서 하나의 비아가 둘 이상의 로우 라인들에 연결되는 쇼트 불량 또는 비아가 로우 라인에 연결되지 않는 오픈 불량이 발생되었던 문제를 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 일부분을 나타낸 사시도이다.
도 3은 도 2의 로우 라인들 및 비아들을 나타낸 분해 사시도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
도 6a 내지 도 6f는 도 5a 내지 도 5f의 A-A' 라인에 따른 단면도들이다.
도 7은 도 5f 단계에서 희생층들 및 제1 도전 패턴들을 도시한 사시도이다.
도 8은 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 일부분을 나타낸 사시도이다.
도 9는 도 8의 로우 라인들, 비아들 및 연결 라인들을 나타낸 분해 사시도이다.
도 10은 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이다.
도 11a 내지 도 11h는 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 제조 단계별로 나타낸 사시도들이다.
도 12a 내지 도 12d는 도 11a 내지 도 11d의 B-B' 라인에 따른 단면도들이다.
도 13은 도 11h에 도시된 희생층들 및 연결 라인용 희생 패턴들을 도시한 사시도이다.
도 14는 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이다.
도 15a 내지 도 15g는 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치를 제조 단계별로 나타낸 사시도들이다.
도 16a 내지 도 16c는 도 15a 내지 도 15c의 C-C' 라인에 따른 단면도들이다.
도 17은 본 발명과 상이한 3차원 메모리 장치를 나타낸 사시도이다.
도 18은 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 19는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 로우 디코더(X-DEC, 210), 페이지 버퍼 회로(220), 제어 로직(Control Logic, 230), 전압 발생기(Voltage Generator, 240), 칼럼 디코더(Y-DEC, 250) 및 입출력 버퍼(IO Buffer, 260)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들 각각은 기판 상에 적층된 복수의 메모리 셀들을 포함할 수 있다. 비록, 본 명세서 상에서는 메모리 셀이 플래시 메모리 셀인 경우를 예를 들어 설명하나, 메모리 셀의 종류가 이에 한정되는 것은 아니며, 본 발명의 기술적 사상은 플래시 메모리 셀 이외의 다른 종류의 메모리 셀에도 적용 가능하다.
메모리 셀 어레이(100)는 로우 라인들(RL)을 통해 로우 디코더(210)에 연결될 수 있다. 로우 라인들(RL)은 선택 라인들(select lines) 및 워드 라인들(word lines)을 포함할 수 있고, 선택 라인들은 드레인 선택 라인(drain select line) 및 소스 선택 라인(source select line)을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(220)에 연결될 수 있다. 로우 라인들(RL)은 메모리 블록들(BLK1~BLKn)에 각각 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK1~BLKn)에 공통으로 연결될 수 있다.
로우 디코더(210)는 제어 로직(230)으로부터 제공되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택할 수 있다. 로우 디코더(210)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전압 발생기(240)로부터의 동작 전압, 예컨대 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(100)에 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로 동작할 수 있다. 프로그램 동작시 페이지 버퍼들(PB)은 입출력 버퍼(260) 및 칼럼 디코더(250)를 통해 수신되는 데이터(DATA)를 래치하고, 제어 로직(230)으로부터의 제어 신호에 응답하여 선택된 메모리 셀들에 데이터(DATA)를 저장하는데 필요한 전압을 비트 라인들(BL)에 인가할 수 있다. 리드 동작시 페이지 버퍼들(PB)은 선택된 메모리 셀에 저장된 데이터(DATA)를 비트 라인(BL)을 통해서 리드하여 칼럼 디코더(250) 및 입출력 버퍼(260)를 통해 외부로 출력할 수 있다.
제어 로직(230)은 입출력 버퍼(260)를 통해서 수신되는 어드레스(ADD) 중 로우 어드레스(RADD)를 로우 디코더(210)로 출력하고, 칼럼 어드레스(CADD)를 칼럼 디코더(250)로 출력할 수 있다. 제어 로직(230)은 입출력 버퍼(260)를 통해서 수신되는 커멘드(CMD)에 응답하여 선택된 메모리 셀들을 액세스(access)하도록 페이지 버퍼 회로(220) 및 전압 발생기(240)를 제어할 수 있다.
전압 발생기(240)는 메모리 장치에서 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(240)는 프로그램 전압, 패스 전압, 선택 읽기 전압 및 비선택 읽기 전압을 생성할 수 있다. 칼럼 디코더(250)는 제어 로직(230)의 칼럼 어드레스(CADD)에 응답하여 페이지 버퍼 회로(220)에 프로그램 데이터를 입력할 수 있다.
메모리 장치가 탑재되는 전자 제품의 사이즈가 감소함에 따라서 메모리 장치의 사이즈 축소가 지속적으로 요구되고 있다. 고용량화에 대한 요구로 로우 라인들(RL)의 개수가 늘어남에 따라서, 로우 라인들(RL)과 로우 디코더(210)를 연결하는 배선의 개수가 증가하고 있다. 배선 개수 증가에 따른 메모리 장치의 사이즈 증가를 억제하고 집적도를 높이기 위해서는 효율적인 배선 배치 방안이 요구된다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 로우 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 일부분을 나타낸 사시도이고, 도 3은 도 2의 로우 라인들 및 비아들을 나타낸 분해 사시도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 3차원 메모리 장치는, 제1 기판(10) 상에 수직 방향(VD)으로 복수의 층간절연층들(12)과 교대로 적층되며 각각의 측면에 돌출부(PP)를 구비하는 복수의 로우 라인들(RL)과, 제1 기판(10)의 상면으로부터 수직 방향(VD)으로 연장되어 복수의 로우 라인들(RL)의 돌출부들(PP)에 각각 연결되며 복수의 로우 라인들(RL)을 제1 기판(10) 하부에 마련된 주변 회로(200)에 전기적으로 연결하는 복수의 비아들(VIA)을 포함할 수 있다.
보다 구체적으로 살펴보면, 본 발명의 일 실시예에 따른 3차원 메모리 장치는, 셀부(CELL) 및 셀부(CELL) 하부에 배치된 주변 회로부(PERI)를 포함할 수 있다. 본 발명의 일 실시예에 따른 3차원 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다.
셀부(CELL)는 제1 기판(10), 제1 기판(10) 상에 복수의 층간절연층들(12)과 교대로 적층된 복수의 로우 라인들(RL), 복수의 층간절연층들(12) 및 복수의 로우 라인들(RL)을 관통하는 수직 채널들(CH), 복수의 로우 라인들(RL)에 각각 연결된 복수의 비아들(VIA)을 포함할 수 있다.
제1 기판(10)은 표면에 절연층이 형성된 반도체층을 포함할 수 있다. 반도체층은 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 절연층은 로우 라인들(RL) 중에서 최하부 로우 라인과 반도체층을 절연 분리하는 역할을 하는 것으로, 예컨대 산화물을 포함할 수 있다.
로우 라인들(RL) 각각은 제1 방향(FD)으로 연장되며 측면에 돌출부(PP)를 구비할 수 있다. 예시적으로, 로우 라인들(RL) 각각은 제1 방향(FD)의 단부 양측에 한 쌍의 돌출부들(PP)을 구비할 수 있다. 이러한 경우, 로우 라인(RL)은 'T'자 형태일 수 있다.
돌출부들(PP)이 마련된 로우 라인들(RL)의 단부들이 제1 방향(FD)을 따라서 계단식으로 배치될 수 있으며, 평면적인 관점에서 로우 라인들(RL)의 돌출부들(PP)은 서로 다른 위치에 배치될 수 있다.
비록, 본 실시예에서는 각 로우 라인(RL)이 한 쌍의 돌출부들(PP)을 포함하는 경우를 나타내나, 이에 한정되는 것은 아니다. 각 로우 라인(RL)은 하나 이상의 돌출부(PP)를 포함할 수 있다.
로우 라인들(RL) 중 최하부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있고, 로우 라인들(RL) 중 최상부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 로우 라인들(RL)은 워드 라인들을 구성할 수 있다.
층간절연층들(12)은 산화물로 구성될 수 있다. 도면의 간소화를 위하여, 도 2에는 층간절연층들(12)이 이웃한 로우 라인들(RL) 사이에만 형성된 것으로 나타내었으나, 층간절연층들(12)은 이웃한 로우 라인들(RL) 사이뿐만 아니라, 로우 라인들(RL)과 비아들(VIA) 사이, 이웃한 비아들(VIA) 사이에도 형성될 수 있다.
자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽을 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인들이 수직 채널(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
비아들(VIA)은 제1 기판(10)의 상면으로부터 수직 방향(VD)으로 연장되며, 각각 대응하는 로우 라인(RL)의 돌출부(PP)의 측면에 직접 연결될 수 있다. 각 비아(VIA)의 상면은 대응하는 로우 라인(RL)의 상면과 같은 평면에 배치될 수 있다.
복수의 비아들(VIA) 중에서 제1 기판(10)으로부터 n 번째에 적층된 로우 라인(RL)에 연결된 비아(VIA)는 n-1개의 제1 도전 패턴(14) 및 n개의 제2 도전 패턴(16)을 포함할 수 있다. 예시적으로, 비아들(VIA) 중에서 최하층(n=1)에 위치하는 로우 라인(RL)에 연결된 비아(VIA)는 하나의 제2 도전 패턴(16)으로 구성될 수 있다. 최하층 로우 라인(RL)의 바로 위(n=2)에 적층된 로우 라인(RL)에 연결되는 비아(VIA)는 2개의 제2 도전 패턴들(16)과 하나의 제1 도전 패턴(14)으로 구성될 수 있다.
여기서, 제1 도전 패턴(14)은 복수의 층간절연층들(12)의 어느 하나와 동일한 수직적 위치에 배치될 수 있고, 제2 도전 패턴(16)은 복수의 로우 라인들(RL)의 어느 하나와 동일한 수직적 위치에 배치될 수 있다.
제2 도전 패턴들(16)은 로우 라인들(RL)과 같은 공정 단계에서 생성될 수 있으며, 로우 라인들(RL)과 동일한 도전 물질로 구성될 수 있다. 예시적으로, 로우 라인들(RL) 및 제2 도전 패턴들(16)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
주변 회로부(PERI)는 제2 기판(20), 주변 회로(200), 절연층(ILD) 및 하부 배선들(UM)을 포함할 수 있다. 도 1을 참조로 하여 설명한 바와 같이, 주변 회로(200)는 로우 디코더(도 1의 210), 페이지 버퍼 회로(도 1의 220), 제어 로직(도 1의 230), 전압 발생기(도 1의 240), 칼럼 디코더(도 1의 250) 및 입출력 버퍼(도 1의 260)를 포함할 수 있다.
주변 회로(200)는 주변 회로 소자(22)를 포함할 수 있고, 주변 회로 소자(22)는 수평 트랜지스터(Planar transistor)를 포함할 수 있다. 수평 트랜지스터는 제2 기판(20) 상에 형성된 게이트 절연층(Gox), 게이트 절연층(Gox) 상에 형성된 게이트 전극(GE), 게이트 전극(GE) 양측 제2 기판(20)의 활성 영역에 마련된 정션들(Jn1,Jn2)을 포함할 수 있다. 정션들(Jn1,Jn2)은 제2 기판(20)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn1,Jn2)의 하나는 수평 트랜지스터의 소스 영역으로 이용되고, 나머지 하나는 수평 트랜지스터의 드레인 영역으로 이용될 수 있다. 주변 회로 소자(22)는 로우 디코더(도 1의 210), 페이지 버퍼 회로(도 1의 220), 제어 로직(도 1의 230), 전압 발생기(도 1의 240), 칼럼 디코더(도 1의 250) 및 입출력 버퍼(도 1의 260)의 하나를 구성할 수 있다.
절연층(ILD)은 제2 기판(20) 상에 주변 회로(200)를 덮도록 형성될 수 있다. 하부 배선들(UM)은 절연층(ILD) 내부에 배치되며 주변 회로(200)에 전기적으로 연결될 수 있다.
각 비아(VIA)의 하부에는 제1 기판(10) 및 절연층(ILD)을 관통하여 비아(VIA)와 이에 대응하는 하부 배선(UM)을 연결하는 컨택(30)이 마련될 수 있다. 각 비아(VIA)는 컨택(30) 및 하부 배선(UM)을 통해서 주변 회로(200)에 전기적으로 연결될 수 있고, 대응하는 로우 라인(RL)과 주변 회로(200)을 전기적으로 연결할 수 있다.
이하, 도 4 내지 도 7을 참조로 하여 도 2에 도시된 3차원 메모리 장치의 셀부(CELL)의 제조방법을 설명할 것이다.
도 4는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이고, 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이고, 도 6a 내지 도 6f는 도 5a 내지 도 5f의 A-A' 라인에 따른 단면도들이고, 도 7은 도 5f 단계에서 희생층들 및 제1 도전 패턴들을 도시한 사시도이다.
도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법은, 제1 기판(10) 상에 복수의 비아용 희생 패턴들(11B) 및 복수의 비아용 희생 패턴들(11B) 중에서 대응하는 비아용 희생 패턴(11B)에 연결된 돌출부(PA)를 갖는 로우 라인용 희생 패턴(11A)을 포함하는 희생층(11)이 형성되는 단계(S401)와, 로우 라인용 희생 패턴(11A) 및 이에 연결된 비아용 희생 패턴(11B)을 덮고 로우 라인용 희생 패턴(11A)에 연결되지 않은 나머지 비아용 희생 패턴들(11B)을 노출하는 복수의 홀들(H)을 갖는 층간절연층(12)이 형성되는 단계(S402)와, 복수의 홀들(H)에 복수의 제1 도전 패턴들(14)이 형성되는 단계(S403)와, 희생층(11) 형성 단계, 층간절연층(12) 형성 단계 및 복수의 제1 도전 패턴들(14) 형성 단계가 반복되어 복수의 희생층들(11), 복수의 층간절연층들(12), 복수의 제1 도전 패턴들(14)이 적층되는 단계(S404)와, 복수의 희생층들(11)이 도전 물질로 치환되는 단계(405)를 포함할 수 있다.
구체적으로, 도 5a 및 도 6a를 참조하면, 제1 기판(10) 상에 희생층(11-1,11)이 형성되고, 사진 식각 공정으로 희생층(11-1)이 패터닝되어 로우 라인용 희생 패턴(11A-1,11A) 및 복수의 비아용 희생 패턴들(11B-1,11B)이 형성될 수 있다. 희생층(11-1)은 질화물로 구성될 수 있다.
로우 라인용 희생 패턴(11A-1)은 제1 방향(FD)으로 연장되며 측면에 돌출부(PA)를 구비할 수 있다. 복수의 비아용 희생 패턴들(11B-1)은 로우 라인용 희생 패턴(11A-1)의 주변에 로우 라인용 희생 패턴(11A-1)의 연장 방향인 제1 방향(FD)을 따라서 나열될 수 있다.
로우 라인용 희생 패턴(11A-1)의 돌출부(PA)는 복수의 비아용 희생 패턴들(11B-1) 중 적어도 하나에 연결될 수 있다. 예시적으로, 로우 라인용 희생 패턴(11A-1)은 제1 방향(FD)의 단부에 양측면으로 돌출된 한 쌍의 돌출부들(PA)을 구비할 수 있고, 로우 라인용 희생 패턴(11A-1)의 돌출부들(PA)은 복수의 비아용 희생 패턴들(11B-1) 중에서 제1 방향(FD)으로 최외곽에 위치하는 한 쌍의 비아용 희생 패턴들(11B-1)에 각각 연결될 수 있다.
도 5b 및 도 6b를 참조하면, 제1 기판(10) 상에 희생층(11-1)을 덮는 층간절연층(12-1,12)이 형성될 수 있다. 층간절연층(12-1)은 희생층(11-1)에 대해 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 예시적으로, 희생층(11-1)이 질화물로 구성된 경우, 층간절연층(12-1)은 산화물로 구성될 수 있다.
그 다음, 층간절연층(12-1)에 복수의 비아용 희생 패턴들(11B-1) 중 로우 라인용 희생 패턴(11A-1)에 연결되지 않은 비아용 희생 패턴들(11B-1)을 노출하는 복수의 홀들(H)이 형성될 수 있다. 예시적으로, 로우 라인용 희생 패턴(11A-1)이 제1 방향(FD)으로 최외곽에 위치하는 한 쌍의 비아용 희생 패턴들(11B-1)에 연결된 경우, 최외곽에 위치하는 한 쌍의 비아용 희생 패턴들(11B-1)을 제외한 나머지 비아용 희생 패턴들(11B-1)을 노출하는 복수의 홀들(H)이 층간절연층(12-1,12)에 형성될 수 있다. 로우 라인용 희생 패턴(11A-1) 및 이에 연결된 비아용 희생 패턴들(11B-1)은 층간절연층(12-1)으로 덮일 수 있다.
도 5c 및 도 6c를 참조하면, 복수의 홀들(H)에 제1 도전 패턴들(14-1,14)이 각각 형성될 수 있다. 예시적으로, 복수의 홀들(H)을 채우고 층간절연층(12-1)을 덮는 도전 물질이 형성된 후에, 도전 물질이 복수의 홀들(H) 내부에만 남도록 CMP(Chemical Mechanical Polishing) 공정으로 층간절연층(12-1) 상에 형성된 도전 물질이 제거될 수 있다.
도 5d 및 도 6d를 참조하면, 제1 도전 패턴들(14-1) 및 층간절연층(12-1)을 덮는 희생층(11-2,11)이 형성될 수 있다. 희생층(11-2)은 하부의 희생층(11-1)과 동일한 물질, 예컨대 질화물로 구성될 수 있다.
그 다음, 사진 식각 공정으로 희생층(11-2)이 패터닝되어 로우 라인용 희생 패턴(11A-2,11A) 및 복수의 비아용 희생 패턴들(11B-2,11B)이 형성될 수 있다.
로우 라인용 희생 패턴(11A-2)은 제1 방향(FD)으로 연장되며 측면에 돌출부(PA)를 구비할 수 있다. 로우 라인용 희생 패턴(11A-2)의 제1 방향(FD) 길이는, 로우 라인용 희생 패턴(도 5a의 11A-1)의 제1 방향(FD) 길이보다 짧을 수 있다.
돌출부(PA)를 제외하면 로우 라인용 희생 패턴(11A-2)은 로우 라인용 희생 패턴(11A-1)과 수직 방향(VD)으로 중첩될 수 있다. 로우 라인용 희생 패턴(11A-2)의 돌출부(PA)는 복수의 비아용 희생 패턴들(11B-2)의 적어도 하나에 연결될 수 있다. 예시적으로, 로우 라인용 희생 패턴(11A-2)은 제1 방향(FD)의 단부에 한 쌍의 돌출부들(PA)을 구비할 수 있고, 로우 라인용 희생 패턴(11A-2)의 돌출부들(PA)은 복수의 비아용 희생 패턴들(11B-2) 중 제1 방향(FD)으로 최외곽에 위치하는 한 쌍의 비아용 희생 패턴들(11B-2)에 각각 연결될 수 있다.
도 5e 및 도 6e를 참조하면, 층간절연층(12-1,12) 상에 희생층(11-2)을 덮는 층간절연층(12-2,12)이 형성될 수 있다. 층간절연층(12-2)은 하부의 층간절연층(12-1)과 동일한 물질, 예컨대 산화물로 구성될 수 있다.
그 다음, 층간절연층(12-2)에 복수의 비아용 희생 패턴들(11B-2) 중 로우 라인용 희생 패턴(11A-2)에 연결되지 않은 비아용 희생 패턴들(11B-2)을 노출하는 복수의 홀들(미도시)이 형성될 수 있다. 예시적으로, 로우 라인용 희생 패턴(11A-2)이 제1 방향(FD)으로 최외곽에 위치하는 한 쌍의 비아용 희생 패턴들(11B-2)에 연결된 경우, 제1 방향(FD)으로 최외곽에 위치하는 한 쌍의 비아용 희생 패턴들(11B-2)을 제외한 나머지 비아용 희생 패턴들(11B-2)을 노출하는 복수의 홀들이 층간절연층(12-2)에 형성될 수 있다. 로우 라인용 희생 패턴(11A-2) 및 이에 연결된 비아용 희생 패턴들(11B-2)은 층간절연층(12-2)에 의해 덮일 수 있다.
그 다음, 복수의 홀들에 제1 도전 패턴들(14-2,14)이 각각 형성될 수 있다.
도 5f 및 도 6f를 참조하면, 희생층(11) 형성 단계, 층간절연층(12) 형성 단계 및 제1 도전 패턴들(14) 형성 단계가 반복되어, 복수의 희생층들(11-1 내지 11-5, 11), 복수의 층간절연층들(12-1 내지 12-4, 12) 및 복수의 제1 도전 패턴들(14-1 내지 14-4, 14)이 적층될 수 있다.
도 7을 참조하면, 돌출부들(PA)이 마련된 로우 라인용 희생 패턴들(11A-1 내지 11A-5)의 단부들은 제1 방향(FD)을 따라 계단 구조로 배치될 수 있다.
로우 라인용 희생 패턴들(11A-1 내지 11A-5)의 돌출부들(PA)에 수직 필라들(I)이 각각 연결될 수 있다. 수직 필라들(I)은 제1 기판(10)의 상면으로부터 수직 방향(VD)으로 연장되며, 각각 대응하는 로우 라인용 희생 패턴(11A-1 내지 11A-5의 하나)의 측면에 연결될 수 있다. 각 수직 필라(I)의 상면은 대응하는 로우 라인용 희생 패턴(11A-1 내지 11A-5의 하나)의 상면과 같은 평면에 배치될 수 있다.
수직 필라들(I) 중에서 제1 기판(10)으로부터 n 번째에 적층된 로우 라인용 희생 패턴(11A)에 연결되는 수직 필라(I)는 n개의 비아용 희생 패턴(11B) 및 n-1 개의 제1 도전 패턴(14)으로 구성될 수 있다. 예시적으로, 최하층(n=1)에 위치하는 로우 라인용 희생 패턴(11A-1)에 연결되는 수직 필라(I)는 하나의 비아용 희생 패턴(11B)으로 구성될 수 있다. 로우 라인용 희생 패턴(11A-1)의 바로 위(n=2)에 적층된 로우 라인용 희생 패턴(11A-2)에 연결되는 수직 필라(I)는 2개의 비아용 희생 패턴들(11B) 및 하나의 제1 도전 패턴(14)으로 구성될 수 있다.
이후, 로우 라인용 희생 패턴들(11A-1 내지 11A-5) 및 비아용 희생 패턴들(11B-1 내지 11B-5)이 도전 물질로 치환되어, 도 2에 도시된 바와 같이 복수의 로우 라인들(도 2의 RL) 및 복수의 제2 도전 패턴들(도 2의 16)이 형성될 수 있다.
이하, 도 8 내지 도 16c를 참조로 하여 본 발명의 다른 실시예에 따른 3차원 메모리 장치 및 그 제조방법을 설명할 것이다. 이하의 설명에서 이전 실시예에서 설명된 것과 동일한 부분에 대한 중복된 설명은 생략할 것이다.
도 8은 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 일부분을 나타낸 사시도이고, 도 9는 도 8의 로우 라인들, 비아들 및 연결 라인들을 나타낸 분해 사시도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 3차원 메모리 장치는 제1 기판(10) 상에 수직 방향(VD)으로 복수의 층간절연층들(12)과 교대로 적층된 복수의 로우 라인들(RL)과, 복수의 로우 라인들(RL) 상에 각각 직접적으로 연결되며 복수의 로우 라인들(RL)의 측면보다 돌출된 돌출부를 갖는 복수의 연결 라인들(CL)과, 제1 기판(10)으로부터 수직 방향(VD)으로 연장되어 복수의 연결 라인들(CL)의 돌출부들에 각각 연결되며 복수의 로우 라인들(RL)과 제1 기판(10) 하부에 마련된 주변 회로(200)을 전기적으로 연결하는 복수의 비아들(VIA)을 포함할 수 있다.
보다 구체적으로 살펴보면, 본 발명의 다른 실시예에 따른 3차원 메모리 장치는 도 2 및 도 3을 참조로 하여 설명한 바와 같이 셀부(CELL) 및 셀부(CELL) 하부에 배치된 주변 회로부(PERI)를 포함할 수 있다.
셀부(CELL)는 제1 기판(10), 복수의 로우 라인들(RL), 복수의 수직 채널들(CH), 복수의 연결 라인들(CL) 및 복수의 비아들(VIA)을 포함할 수 있다.
로우 라인들(RL)은 제1 방향(FD)으로 서로 다른 길이로 연장되며, 로우 라인들(RL)의 단부들은 제1 방향(FD)을 따라서 계단 구조로 배치될 수 있다.
층간절연층들(12)은 산화물로 구성될 수 있다. 도면의 간소화를 위하여, 도 8에는 층간절연층들(12)이 이웃한 로우 라인들(RL) 사이에만 형성된 것으로 나타내었으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 층간절연층들(12)은 로우 라인들(RL)과 비아들(VIA) 사이의 공간, 이웃하는 비아들(VIA) 사이의 공간을 채우도록 구성될 수 있다.
다른 일부 실시예 실시예에서, 층간절연층들(12)은 이웃한 로우 라인들(RL) 사이에만 형성될 수 있다. 로우 라인들(RL)과 비아들(VIA) 사이의 공간에는 슬릿 절연막(도 15f의 40)이 배치되고, 이웃한 비아들(VIA) 사이의 공간에는 지지대(도 15f의 19)가 배치될 수 있으며 복수의 지지대들(도 15f의 19)이 제1 방향(FD)을 따라서 복수의 비아들(VIA)과 번갈아 배치될 수 있다.
연결 라인들(CL)은 복수의 로우 라인들(RL)에 각각 대응하며, 각각 대응하는 로우 라인(RL)의 단부에 직접 연결될 수 있다. 각 연결 라인(CL)은 대응하는 로우 라인(RL)의 측면보다 돌출된 돌출부를 가질 수 있다.
비아들(VIA) 각각은 대응하는 로우 라인(RL)의 단부와 제2 방향(SD)으로 이웃하여 배치될 수 있다. 예시적으로, 한 쌍의 비아들(VIA)이 대응하는 로우 라인(RL)의 단부의 제2 방향(SD)의 양측에 배치될 수 있다. 비록, 본 실시예에서는 하나의 로우 라인(RL)에 대응하는 한 쌍의 비아들(VIA)이 제공되는 경우를 나타내나, 이에 한정되는 것은 아니다. 하나의 로우 라인(RL)에 대응하는 비아(VIA)의 개수는 1개일 수도 있다.
비아들(VIA)은 제1 기판(10)의 상면으로부터 수직 방향으로 연장되며, 각 비아(VIA)의 상면은 대응하는 로우 라인(RL)의 상면과 같은 평면에 배치될 수 있다. 각 비아(VIA)는 대응하는 연결 라인(CL)의 돌출부의 하면에 직접 연결될 수 있고, 연결 라인(CL)을 통해서 대응하는 로우 라인(RL)에 연결될 수 있다.
로우 라인들(RL), 비아들(VIA) 및 연결 라인들(CL)은 같은 공정 단계에서 생성될 수 있으며, 서로 동일한 물질로 구성될 수 있다. 예시적으로, 로우 라인들(RL), 비아들(VIA) 및 연결 라인들(CL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
각 비아(VIA)의 하부에는 제1 기판(10) 및 절연층(ILD)을 관통하여 비아(VIA)와 이에 대응하는 하부 배선(UM)을 연결하는 컨택(30)이 마련될 수 있다. 각 비아(VIA)는 컨택(30) 및 하부 배선(UM)을 통해서 주변 회로(200)에 전기적으로 연결될 수 있고, 대응하는 로우 라인(RL)을 주변 회로(200)에 전기적으로 연결할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이고, 도 11a 내지 도 11h는 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 제조 단계별로 나타낸 사시도들이고, 도 12a 내지 도 12d는 도 11a 내지 도 11d의 B-B' 라인에 따른 단면도들이고, 도 13은 도 11h에 도시된 3차원 메모리 장치의 희생층들 및 연결 라인용 희생 패턴들을 도시한 사시도이다.
도 10 내지 도 13을 참조하면, 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 제조방법은, 제1 기판(10) 상에 로우 라인용 희생 패턴(11A) 및 복수의 비아용 희생 패턴들(11B)을 포함하는 희생층(11)이 형성되는 단계(S1001)와, 로우 라인용 희생 패턴(11A)을 덮고 복수의 비아용 희생 패턴들(11B)을 노출하는 복수의 홀들(H)을 갖는 층간절연층(12)이 형성되는 단계(S1002)와, 희생층(11) 형성 단계와 층간절연층(12) 형성 단계가 번갈아 반복되어 복수의 희생층들(11) 및 복수의 층간절연층들(12)이 적층되는 단계(S1003)와, 희생층들(11) 각각의 일부분을 노출하는 계단 구조가 형성되는 단계(S1004)와, 계단 구조 상에 희생층들(11)에 각각 대응하며 각각 대응하는 희생층(11)의 로우 라인용 희생 패턴(11A)과 비아용 희생 패턴(11B)을 연결하는 복수의 연결 라인용 희생 패턴들(18)이 형성되는 단계(S1005)와, 복수의 희생층들(11) 및 복수의 연결 라인용 희생 패턴들(18)이 도전 물질로 치환되는 단계(S1006)를 포함할 수 있다.
구체적으로, 도 11a 및 도 12a를 참조하면, 제1 기판(10) 상에 희생층(11-1,11)이 형성되고, 사진 식각 공정으로 희생층(11-1)이 패터닝되어 로우 라인용 희생 패턴(11A-1,11A) 및 복수의 비아용 희생 패턴들(11B-1,11B)이 형성될 수 있다. 희생층(11-1)은 질화물로 구성될 수 있다.
로우 라인용 희생 패턴(11A-1)은 제1 방향(FD)으로 연장되는 라인 형태를 가질 수 있다. 복수의 비아용 희생 패턴들(11B-1)은 로우 라인용 희생 패턴(11A-1)의 주변에 로우 라인용 희생 패턴(11A-1)의 연장 방향인 제1 방향(FD)을 따라서 나열될 수 있다.
도 11b 및 도 11b를 참조하면, 제1 기판(10) 상에 희생층(11-1)을 덮는 층간절연층(12-1,12)이 형성될 수 있다. 층간절연층(12-1)은 희생층(11-1)에 대해 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 예시적으로, 희생층(11-1)이 질화물로 구성된 경우, 층간절연층(12-1)은 산화물로 구성될 수 있다.
그 다음, 층간절연층(12-1)에 복수의 비아용 희생 패턴들(11B-1)을 노출하는 복수의 홀들(H)이 형성될 수 있다. 로우 라인용 희생 패턴(11A-1)은 층간절연층(12-1)으로 덮일 수 있다.
도 11c 및 도 12c를 참조하면, 복수의 홀들(H)을 채우고 층간절연층(12-1)을 덮는 희생층(11-2,11)이 형성될 수 있다. 희생층(11-2)은 하부의 희생층(11-1)과 동일한 물질, 예를 들어 질화물로 형성될 수 있다.
그 다음, 사진 식각 공정으로 희생층(11-2)이 패터닝되어 로우 라인용 희생 패턴(11A-2,11A) 및 복수의 비아용 희생 패턴들(11B-2,11B)이 형성될 수 있다. 희생층(11-2)을 패터닝하기 위한 사진 식각 공정에서, 하부의 희생층(11-1)을 패터닝하기 위한 사진 시각 공정에서 사용된 마스크 패턴과 동일한 구조를 갖는 마스크 패턴이 사용될 수 있다. 이에 따라, 로우 라인용 희생 패턴(11A-2)은 하부의 로우 라인용 희생 패턴(11A-1)과 동일한 레이아웃 구조를 가질 수 있고, 로우 라인용 희생 패턴(11A-2)은 로우 라인용 희생 패턴(11A-1)과 수직 방향(VD)으로 중첩하여 배치될 수 있다. 그리고, 복수의 비아용 희생 패턴들(11B-2)은 하부의 복수의 비아용 희생 패턴들(11B-1)과 동일한 레이아웃 구조를 가질 수 있고, 복수의 비아용 희생 패턴들(11B-2)은 복수의 비아용 희생 패턴들(11B-1)과 수직 방향(VD)으로 중첩하여 배치될 수 있다.
도 11d 및 도 12d를 참조하면, 희생층(11) 형성 단계와 층간절연층(12) 형성 단계가 번갈아 반복되어, 복수의 희생층들(11-1 내지 11-5, 11) 및 복수의 층간절연층들(12-1 내지 12-4, 12)이 적층될 수 있다.
도 11e를 참조하면, 층간절연층(12-4) 상에 희생층(11-5)을 덮는 층간절연층(12-5)이 형성된 후, 층간절연층(12-5) 상에 마스크 패턴(PR)이 형성될 수 있다. 마스크 패턴(PR)은 층간절연층(12-5)의 상면 일부를 노출시킬 수 있다.
그 다음, 마스크 패턴(PR)을 식각 마스크로 이용하여 복수의 희생층들(11-1 내지 11-5, 11) 및 복수의 층간절연층들(12-1 내지 12-5, 12)을 포함하는 적층체의 일부분을 식각하는 패드 식각 공정이 수행될 수 있다. 패드 식각 공정에서 희생층(11-5)이 노출되는 깊이로 적층체가 식각될 수 있다.
도 11f를 참조하면, 마스크 패턴(PR)의 면적을 축소시키는 트리밍(trimming) 공정이 수행될 수 있다. 트리밍 공정을 통해서 마스크 패턴(PR)에 의해 노출되는 영역이 확장되어 희생층(11-5)의 상면의 일부가 추가로 노출될 수 있다.
트리밍 공정은 마스크 패턴(PR)의 측벽을 제1 방향(FD)으로 소정 거리만큼 수평적으로 이동시킬 수 있다. 여기서, 마스크 패턴(PR)의 측벽의 수평적 이동 거리는 앞서 도 8을 참조로 하여 설명된 계단 구조에 포함된 하나의 계단의 제1 방향(FD) 폭에 대응할 수 있다. 예시적으로, 트리밍 공정은 등방적 건식 식각 방법 또는 습식 식각 방법이 이용될 수 있다. 트리밍 공정시 마스크 패턴(PR)이 전면 식각됨으로써 마스크 패턴(PR)의 상부면이 리세스될 수 있다. 즉, 트리밍 공정에 의해 마스크 패턴(PR)의 면적 및 두께가 감소될 수 있다.
트림된 마스크 패턴(PR)을 식각 마스크로 이용하여 적층체의 일부분을 식각하는 패드 식각 공정이 수행될 수 있다. 패드 식각 공정에서 제4 희생층(11-4)이 노출되는 깊이로 적층체가 식각될 수 있다.
계속해서, 트리밍 공정과 패드 식각 공정이 번갈아 반복적으로 수행될 수 있다. 트리밍 공정 및 패드 식각 공정의 반복 회수는 희생층들(11)의 적층 개수에 따라 달라질 수 있다. 희생층들(11)의 적층 개수가 m개(m은 2 이상의 자연수인 경우, 반복 회수는 m-1일 수 있다. 본 실시예는, 5개의 희생층들(11)이 적층된 경우를 나타낸 것으로, 이러한 경우 반복 회수는 4회일 수 있다.
식각 공정 및 트리밍 공정을 반복함에 따라, 도 11g에 도시된 바와 같이, 희생층들(11-1 내지 11-5)의 단부들을 노출하는 계단 구조가 형성될 수 있다.
마스크 패턴(PR)은 포토레지스트로 구성될 수 있으며, 계단 구조가 형성된 이후에 남아있는 마스크 패턴(PR)은 스트립 공정을 통해서 제거될 수 있다.
도 11h를 참조하면, 계단 구조 상에 복수의 연결 라인용 희생 패턴들(18)이 형성될 수 있다.
복수의 연결 라인용 희생 패턴들(18)은 복수의 희생층들(도 11g의 11-1 내지 11-5,11)에 각각 대응하며 각각 대응하는 희생층(도 11g의 11)의 로우 라인용 희생 패턴(도 11g의 11A)과 비아용 희생 패턴(도 11g의 11B)을 연결할 수 있다. 각 연결 라인용 희생 패턴(18)은 대응하는 로우 라인용 희생 패턴(도 11g의 11A)과 비아용 희생 패턴(도 11g의 11B)의 상면에 직접 연결될 수 있다.
도 13을 참조하면, 로우 라인용 희생 패턴들(11A-1 내지 11A-5)의 단부들은 제1 방향(FD)을 따라서 계단 구조로 배치될 수 있다.
평면적인 관점에서 로우 라인용 희생 패턴들(11A-1 내지 11A-5)의 단부들과 제2 방향(SD)으로 이웃한 위치들에 수직 필라들(I')이 각각 배치될 수 있다. 수직 필라(I')는 제1 기판(10)의 상면으로부터 수직 방향(VD)으로 연장되며, 수직 필라(I')의 상면은 대응하는 로우 라인용 희생 패턴(11A-1 내지 11A-5의 하나)의 상면과 같은 평면에 배치될 수 있다.
수직 필라들(I') 각각은 적어도 하나의 비아용 희생 패턴(11B)이 적층되어 구성될 수 있다. 각 수직 필라(I')를 구성하는 비아용 희생 패턴(11B)의 개수는, 수직 필라(I')에 대응하는 로우 라인용 희생 패턴(11A)의 적층 위치에 따라서 달라질 수 있다. 예를 들어, 수직 필라(I')에 대응하는 로우 라인용 희생 패턴(11A)이 제1 기판(10)으로부터 k 번째로 적층된 경우, 수직 필라(I')를 구성하는 비아용 희생 패턴(11B)의 적층 개수는 k개일 수 있다.
로우 라인용 희생 패턴들(11A-1 내지 11A-5, 11A), 비아용 희생 패턴들(11B-1 내지 11B-5, 11B) 및 연결 라인용 희생 패턴들(18)이 도전 물질로 치환되어, 도 8에 도시된 바와 같이 복수의 로우 라인들(RL), 복수의 비아들(VIA) 및 복수의 연결 라인들(CL)이 형성될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이고, 도 15a 내지 도 15g는 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이고, 도 16a 내지 도 16c는 도 15a 내지 도 15c의 C-C' 라인에 따른 단면도들이다.
도 14 내지 도 16c를 참조하면, 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치는, 제1 기판(10) 상에 희생층(11)이 형성되는 단계(S1401)와, 희생층(11) 상에 희생층(11)의 일부분을 덮는 층간절연층(12)이 형성되는 단계(S1402)와, 희생층(11) 형성 단계와 층간절연층(12) 형성 단계가 번갈아 반복되어 복수의 희생층들(11) 및 복수의 층간절연층(12)이 적층되는 단계(S1403)와, 복수의 층간절연층들(12)의 주변에 복수의 희생층들(11)을 관통하는 복수의 지지대들(19)이 형성되는 단계(S1404)와, 희생층들(11)에 슬릿이 형성되어 희생층들(11) 각각에 포함된 로우 라인용 희생 패턴(11A)과 복수의 비아용 희생 패턴들(11B)이 분리되는 단계(S1405)와, 희생층들(11) 각각의 일부분을 노출하는 계단 구조가 형성되는 단계(S1406)와, 계단 구조 상에 희생층들(11)에 각각 대응하며 각각 대응하는 희생층(11)의 로우 라인용 희생 패턴(11A)과 비아용 희생 패턴(11B)을 연결하는 복수의 연결 라인용 희생 패턴들(18)이 형성되는 단계(S1407)와, 희생층들(11) 및 연결 라인용 희생 패턴들(18)이 도전 물질로 치환되는 단계(S1408)를 포함할 수 있다.
구체적으로, 도 15a 및 도 16a를 참조하면, 제1 기판(10) 상에 희생층(11-1,11)이 형성되고, 희생층(11-1)의 일부 영역 상에 층간절연층(12-1,12)이 형성될 수 있다.
그 다음, 희생층(11) 형성 단계 및 층간절연층(12) 형성 단계가 번갈아 반복되어 복수의 희생층들(11-1 내지 11-5,11) 및 복수의 층간절연층들(12-1 내지 12-4,11)이 적층될 수 있다. 복수의 층간절연층들(12-1 내지 12-4,12)은 제1 방향(FD)으로 연장되는 라인 형태를 가지며, 수직 방향(VD)으로 서로 중첩하여 배치될 수 있다.
복수의 희생층들(11-1 내지 11-5, 11)과 복수의 층간절연층들(12-1 내지 12-4, 12)은 서로 다른 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 예시적으로, 복수의 희생층들(11-1 내지 11-5,11)은 질화물로 구성될 수 있고, 복수의 층간절연층들(12-1 내지 12-4,12)은 산화물로 구성될 수 있다.
도 15b 및 도 16b를 참조하면, 복수의 층간절연층들(12-1 내지 12-4,12)의 양측에 복수의 희생층들(11-1 내지 11-5, 11)을 수직 방향(VD)으로 관통하는 복수의 지지대들(19)이 형성될 수 있다. 평면적인 관점에서, 층간절연층들(12-1 내지 12-4,12)의 양측 각각에 복수의 지지대들(19)이 복수의 층간절연층들(12-1 내지 12-4,12)의 연장 방향인 제1 방향(FD)을 따라서 일렬로 배치될 수 있다.
지지대들(19)은 희생층들(11-1 내지 11-5,11)과 식각 선택성이 다른 절연 물질로 구성될 수 있다. 예시적으로, 희생층들(11-1 내지 11-5,11)이 질화물로 구성된 경우, 지지대들(19)은 산화물로 구성될 수 있다.
도 15c 및 도 16c를 참조하면, 제1 방향(FD)을 따라서 일렬로 배치된 지지대들(19)의 양측에 복수의 희생층들(11-1 내지 11-5,11)을 수직 방향(VD)으로 관통하며 제1 방향(FD)으로 신장되는 슬릿들이 형성될 수 있다. 슬릿들에 의해서 복수의 희생층들(11-1 내지 11-5,11) 각각은 로우 라인용 희생 패턴(11A) 및 복수의 비아용 희생 패턴들(11B)로 분리될 수 있다. 로우 라인용 희생 패턴들(11A-1 내지 11A-5,11A)은 수직 방향(VD)으로 복수의 층간절연층들(12-1 내지 12-4,12)과 번갈아 배치될 수 있고, 비아용 희생 패턴들(11B)은 제1 방향(FD)을 따라서 복수의 지지대들(19)과 번갈아 배치될 수 있다.
그 다음, 슬릿들에 슬릿 절연막(40)이 채워질 수 있다. 슬릿 절연막(40)은 복수의 희생층들(11-1 내지 11-5,11)과 식각 선택성이 다른 절연 물질로 구성될 수 있다. 예시적으로, 복수의 희생층들(11-1 내지 11-5, 11)이 질화물로 구성된 경우, 슬릿 절연막(40)은 산화물로 구성될 수 있다.
도 15d를 참조하면, 최상부 희생층(12-5) 상에 최상부 희생층(12-5)의 상면 일부를 노출하는 마스크 패턴(PR)이 형성될 수 있다.
그 다음, 마스크 패턴(PR)을 식각 마스크로 이용하여 복수의 희생층들(11-1 내지 11-5,11), 복수의 층간절연층들(12-1 내지 12-4,12), 지지대들(19) 및 슬릿 절연막(40)을 포함하는 구조체의 일부를 식각하는 패드 식각 공정이 수행될 수 있다. 패드 식각 공정에서 희생층(11-4)이 노출되는 깊이로 구조체가 식각될 수 있다.
도 15e를 참조하면, 마스크 패턴(PR)의 면적을 축소시키는 트리밍 공정이 수행될 수 있다. 트리밍 공정을 통해서 마스크 패턴(PR)에 의해 노출되는 영역이 확장될 수 있다.
트리밍 공정은 마스크 패턴(PR)의 측벽을 제1 방향(FD)으로 소정 거리만큼 수평적으로 이동시킬 수 있다. 여기서, 마스크 패턴(PR)의 측벽의 수평적 이동 거리는 앞서 도 8을 참조로 하여 설명된 계단 구조를 구성하는 하나의 계단의 제1 방향(FD) 폭에 대응할 수 있다.
트림된 마스크 패턴(PR)을 식각 마스크로 이용하여 구조체의 일부분을 식각하는 패드 식각 공정이 수행될 수 있다. 패드 식각 공정에서 희생층(11-3)이 노출되는 깊이로 구조체가 식각될 수 있다.
계속해서, 트리밍 공정과 패드 식각 공정이 번갈아 반복적으로 수행될 수 있다. 트리밍 공정과 패드 식각 공정이 반복됨에 따라, 도 15f에 도시된 바와 같이, 희생층들(11-1 내지 11-5)의 단부들을 노출하는 계단 구조가 형성될 수 있다.
마스크 패턴(PR)은 포토레지스트로 구성될 수 있으며, 계단 구조가 형성된 이후에 남아있는 마스크 패턴(PR)은 스트립 공정을 통해서 제거될 수 있다.
도 15g를 참조하면, 계단 구조 상에 복수의 연결 라인용 희생 패턴들(18)이 형성될 수 있다. 연결 라인용 희생 패턴들(18)은 희생층들(도 15f의 11-1 내지 11-5,11)에 각각 대응하며 각각 대응하는 희생층(도 15f의 11)의 로우 라인용 희생 패턴(도 15f의 11A)과 비아용 희생 패턴(도 15f의 11B)을 연결할 수 있다. 연결 라인용 희생 패턴들(18)은 각각 대응하는 희생층(도 15f의 11)의 로우 라인용 희생 패턴(도 15f의 11A) 및 비아용 희생 패턴(도 15f의 11B)의 상면에 직접 연결될 수 있다.
이상의 공정을 통해서 형성된 희생층들(도 15f의 11-1 내지 11-5, 11) 및 연결 라인용 희생 패턴들(18)은 도 13과 같은 형태를 가질 수 있다.
이후, 로우 라인용 희생 패턴들(11A-1 내지 11A-5), 비아용 희생 패턴들(11B-1 내지 11B-5) 및 연결 라인용 희생 패턴들(18)이 도전 물질로 치환되어, 도 8에 도시된 바와 같이 복수의 로우 라인들(RL), 복수의 비아들(VIA) 및 복수의 연결 라인들(CL)이 형성될 수 있다.
도 17은 본 발명과 상이한 3차원 메모리 장치를 나타낸 사시도이다.
도 17을 참조하면, 로우 라인(RL)이 상부 배선(TM)을 통해서 주변 회로(200)에 연결될 수 있다. 이러한 경우, 로우 라인들(RL)의 개수가 많아지면 로우 라인들(RL)과 로우 디코더(210)를 연결하는데 필요한 상부 배선들(TM)의 개수가 많아지게 되고, 상부 배선들(TM)이 점유하는 면적이 증가하여 메모리 장치의 사이즈가 커질 것이다.
또한, 로우 라인(RL)이 제1 비아(VIA1), 상부 배선(TM), 제2 비아(VIA2) 및 하부 배선(UM)을 통해서 주변 회로(200)에 연결되므로, 로우 라인(RL)과 주변 회로(200)를 연결하는 전기 경로의 길이가 길어 RC 딜레이로 인한 기능 오류가 발생할 가능성이 클 것이다.
앞서 설명된 본 발명의 실시예들에 의하면, 로우 라인(RL)과 주변 회로(200)간 연결에 상부 배선이 사용되지 않으므로 상부 배선의 개수를 줄이어 집적도 향상에 기여할 수 있고, 로우 라인(RL)과 주변 회로(200)를 연결하는 전기 경로의 길이를 단축시켜 RC 딜레이를 줄이는데 기여할 수 있다.
도 17을 다시 참조하면, 제1 비아들(VIA1)의 형성을 위해서 한 번의 식각 공정으로 깊은 깊이의 홀을 식각할 수 있다. 이러한 경우, 식각 로딩으로 인하여 홀 측벽에 슬로프가 발생하여 각 제1 비아(VIA1)는 하부로 갈수록 감소된 사이즈를 갖게 되며, 제1 비아(VIA1)의 깊이가 깊은 경우 제1 비아(VIA1)가 로우 라인(RL)에 연결되지 않는 오픈 불량이 발생할 수 있다.
그리고, 수직적인 위치가 서로 다른 로우 라인들(RL) 상에 연결되는 제1 비아들(VIA1)을 형성하기 위해서 식각 공정을 통해서 서로 다른 깊이를 갖는 복수의 홀들을 형성해야 하는데, 식각이 정밀하게 제어되지 않을 경우 하나의 제1 비아(VIA1)가 둘 이상의 로우 라인들(RL)에 연결되는 쇼트 불량 또는 제1 비아(VIA1)가 로우 라인(RL)에 연결되지 않는 오픈 불량이 발생할 수 있다.
본 발명의 실시예들에 의하면, 비아용 희생 패턴들을 적층하고 적층된 비아용 희생 패턴들을 도전 물질로 치환하여 비아를 형성하므로 비아를 균일한 사이즈로 형성할 수 있고, 비아 오픈 불량을 줄이는데 기여할 수 있다. 그리고, 비아들이 로우 라인들 위에 연결되지 않으므로 전술한 쇼트 불량 또는 오픈 불량이 발생하는 것을 방지할 수 있다.
도 18은 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 3차원 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 19는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판 상에 수직 방향으로 복수의 층간절연층들과 교대로 적층되며 각각의 측면에 돌출부를 구비하는 복수의 로우 라인들; 및
    상기 기판으로부터 상기 수직 방향으로 연장되어 각각 대응하는 로우 라인의 돌출부에 연결되며, 상기 복수의 로우 라인들을 상기 기판 하부에 마련된 주변 회로에 전기적으로 연결하는 복수의 비아들;
    을 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  2. 제1 항에 있어서, 상기 복수의 비아들 각각은 대응하는 로우 라인의 돌출부의 측면에 직접 연결되는 것을 특징으로 하는 3차원 메모리 장치.
  3. 제1 항에 있어서, 상기 돌출부는 상기 기판의 상면과 평행한 제1 방향에서 상기 로우 라인의 단부에 배치되며,
    상기 돌출부가 위치하는 상기 로우 라인들은 단부들이 상기 제1 방향을 따라서 계단 구조로 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  4. 제3 항에 있어서, 상기 복수의 비아들 각각의 상면은 대응하는 로우 라인의 상면과 같은 평면에 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  5. 제1 항에 있어서, 상기 복수의 비아들 중에서 상기 기판으로부터 n(n은 1 이상의 자연수) 번째에 적층된 로우 라인에 연결된 비아는 n-1개의 제1 도전 패턴 및 n개의 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 층간절연층들의 어느 하나와 동일한 수직적 위치에 배치되고, 상기 제2 도전 패턴은 상기 로우 라인들의 어느 하나와 동일한 수직적 위치에 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 도전 패턴은 상기 로우 라인들과 동일한 도전 물질로 이루어진 것을 특징으로 하는 3차원 메모리 장치.
  7. 기판 상에 복수의 비아용 희생 패턴들 및 상기 복수의 비아용 희생 패턴들 중 대응하는 비아용 희생 패턴에 연결된 돌출부를 갖는 로우 라인용 희생 패턴을 포함하는 희생층이 형성되는 단계;
    상기 로우 라인용 희생 패턴 및 상기 로우 라인용 희생 패턴에 연결된 비아용 희생 패턴을 덮고 상기 로우 라인용 희생 패턴에 연결되지 않은 비아용 희생 패턴들을 노출하는 복수의 홀들을 갖는 층간절연층이 형성되는 단계;
    상기 복수의 홀들에 복수의 제1 도전 패턴들이 각각 형성되는 단계;
    상기 희생층 형성 단계, 상기 층간절연층 형성 단계 및 상기 복수의 제1 도전 패턴들 형성 단계가 반복되어 복수의 희생층들, 복수의 층간절연층들, 복수의 제1 도전 패턴들이 적층되는 단계; 및
    상기 복수의 희생층들이 도전 물질로 치환되는 단계;
    를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  8. 제7 항에 있어서, 상기 복수의 희생층들은 상기 복수의 층간절연층들에 대해 식각 선택성을 갖는 절연 물질로 구성된 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  9. 제7 항에 있어서, 상기 희생층이 형성되는 단계에서,
    상기 복수의 비아용 희생 패턴들이 상기 로우 라인용 희생 패턴의 연장 방향인 제1 방향을 따라서 나열되도록 형성되고,
    상기 로우 라인용 희생 패턴의 돌출부가 상기 복수의 비아용 희생 패턴들 중에서 상기 제1 방향으로 최외곽에 위치하는 비아용 희생 패턴에 연결되도록 형성되는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  10. 기판 상에 수직 방향으로 복수의 층간절연층들과 교대로 적층된 복수의 로우 라인들;
    상기 복수의 로우 라인들 상에 각각 직접적으로 연결되며 상기 복수의 로우 라인들의 측면보다 돌출된 돌출부를 갖는 복수의 연결 라인들; 및
    상기 기판으로부터 상기 수직 방향으로 연장되어 상기 복수의 연결 라인들의 돌출부들에 각각 연결되며, 상기 복수의 로우 라인들과 상기 기판의 하부에 마련된 주변 회로를 전기적으로 연결하는 복수의 비아들;
    을 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  11. 제10 항에 있어서, 상기 로우 라인들은 상기 기판의 상면과 평행한 제1 방향으로 연장되며, 상기 로우 라인들의 단부들은 상기 제1 방향을 따라서 계단 구조로 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  12. 제11 항에 있어서, 상기 복수의 비아들 각각의 상면은 대응하는 로우 라인의 상면과 같은 평면에 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  13. 제11 항에 있어서, 상기 복수의 층간절연층들은 상기 복수의 로우 라인들과 상기 복수의 비아들 사이의 공간 및 상기 복수의 비아들 사이의 공간을 채우도록 구성된 것을 특징으로 하는 3차원 메모리 장치.
  14. 제11 항에 있어서, 상기 복수의 로우 라인들과 상기 복수의 비아들 사이에 배치되며 상기 제1 방향으로 연장되는 슬릿 절연막; 및
    상기 제1 방향을 따라서 상기 복수의 비아들과 번갈아 배치되는 복수의 지지대들;을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  15. 제10 항에 있어서, 상기 복수의 비아들은 상기 복수의 로우 라인들과 동일한 물질로 이루어진 것을 특징으로 하는 3차원 메모리 장치.
  16. 기판 상에 로우 라인용 희생 패턴 및 복수의 비아용 희생 패턴들을 포함하는 희생층이 형성되는 단계;
    상기 로우 라인용 희생 패턴을 덮고 상기 복수의 비아용 희생 패턴들을 노출하는 복수의 홀들을 갖는 층간절연층이 형성되는 단계;
    상기 희생층 형성 단계와 상기 층간절연층 형성 단계가 번갈아 반복되어 복수의 희생층들 및 복수의 층간절연층들이 적층되는 단계;
    상기 복수의 희생층들 각각의 일부분을 노출하는 계단 구조가 형성되는 단계;
    상기 계단 구조 상에 복수의 희생층들에 각각 대응하며 각각 대응하는 희생층의 로우 라인용 희생 패턴과 복수의 비아용 희생 패턴들의 적어도 하나를 연결하는 복수의 연결 라인용 희생 패턴들이 형성되는 단계; 및
    상기 복수의 희생층들 및 상기 복수의 연결 라인용 희생 패턴들이 도전 물질로 치환되는 단계;
    를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  17. 제16 항에 있어서, 상기 계단 구조가 형성되는 단계는,
    상기 복수의 희생층들 및 상기 복수의 층간절연층들을 포함하는 적층체 상에 상기 적층체의 일부분을 노출시키는 마스크 패턴이 형성되는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 적층체를 일부 식각 하는 패드 식각 공정이 수행되는 단계;
    상기 마스크 패턴의 면적을 감소시키는 트리밍 공정이 수행되는 단계;및
    상기 패드 식각 공정과 상기 트리밍 공정을 번갈아 반복적으로 수행되는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  18. 기판 상에 희생층이 형성되는 단계;
    상기 희생층 상에 상기 희생층의 일부분을 덮는 층간절연층이 형성되는 단계;
    상기 희생층 형성 단계와 상기 층간절연층 형성 단계가 번갈아 반복되어 복수의 희생층들 및 복수의 층간절연층이 적층되는 단계;
    상기 복수의 층간절연층들의 주변에 상기 복수의 희생층들을 관통하는 복수의 지지대들이 형성되는 단계;
    상기 희생층들에 슬릿이 형성되어 상기 희생층들 각각에 포함된 로우 라인용 희생 패턴과 복수의 비아용 희생 패턴들이 분리되는 단계;
    상기 복수의 희생층들 각각의 일부분을 노출하는 계단 구조가 형성되는 단계;
    상기 계단 구조 상에 상기 복수의 희생층들에 각각 대응하며 각각 대응하는 희생층의 로우 라인용 희생 패턴과 복수의 비아용 희생 패턴들의 적어도 하나를 연결하는 복수의 연결 라인용 희생 패턴들이 형성되는 단계;및
    상기 복수의 희생층들 및 상기 복수의 연결 라인용 희생 패턴들이 도전 물질로 치환되는 단계;
    를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  19. 제18 항에 있어서, 상기 복수의 지지대들은 상기 복수의 희생층들과 식각 선택성이 다른 절연 물질로 구성된 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  20. 제18 항에 있어서, 상기 슬릿 형성 단계 후에, 상기 슬릿에 슬릿 절연막이 채워지는 단계를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  21. 제20 항에 있어서, 상기 슬릿 절연막은 상기 복수의 희생층들과 식각 선택성이 다른 절연 물질로 구성된 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  22. 제18 항에 있어서, 상기 계단 구조가 형성되는 단계는,
    상기 복수의 희생층들, 상기 복수의 층간절연층들 및 상기 복수의 지지대들을 포함하는 구조체 상에 상기 구조체의 일부분을 노출시키는 마스크 패턴이 형성되는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 구조체를 일부 식각 하는 패드 식각 공정이 수행되는 단계;
    상기 마스크 패턴의 면적을 감소시키는 트리밍 공정이 수행되는 단계;및
    상기 패드 식각 공정과 상기 트리밍 공정을 번갈아 반복적으로 수행되는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
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