KR20200132136A - 3차원 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000926 separation method Methods 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 24
- 230000000149 penetrating effect Effects 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 150
- 230000002093 peripheral effect Effects 0.000 description 42
- 239000000463 material Substances 0.000 description 14
- 102100033868 Cannabinoid receptor 1 Human genes 0.000 description 13
- 101000710899 Homo sapiens Cannabinoid receptor 1 Proteins 0.000 description 13
- 101001116937 Homo sapiens Protocadherin alpha-4 Proteins 0.000 description 13
- 101000813777 Homo sapiens Splicing factor ESS-2 homolog Proteins 0.000 description 13
- 102100039575 Splicing factor ESS-2 homolog Human genes 0.000 description 13
- 102100036214 Cannabinoid receptor 2 Human genes 0.000 description 12
- 101000875075 Homo sapiens Cannabinoid receptor 2 Proteins 0.000 description 12
- 101001116931 Homo sapiens Protocadherin alpha-6 Proteins 0.000 description 12
- 238000013500 data storage Methods 0.000 description 12
- 101000712674 Homo sapiens TGF-beta receptor type-1 Proteins 0.000 description 11
- 102100033456 TGF-beta receptor type-1 Human genes 0.000 description 11
- 101000984710 Homo sapiens Lymphocyte-specific protein 1 Proteins 0.000 description 9
- 102100027105 Lymphocyte-specific protein 1 Human genes 0.000 description 9
- 101100455541 Drosophila melanogaster Lsp2 gene Proteins 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 102100029563 Somatostatin Human genes 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 102100030851 Cortistatin Human genes 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 101100058964 Arabidopsis thaliana CALS5 gene Proteins 0.000 description 1
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층되며, 상기 셀 어레이 영역의 전극부 및 상기 연결 영역의 패드부를 포함하는 복수 개의 전극들을 포함하되, 상기 전극들은 상기 기판으로부터 제 1 레벨에 위치하는 제 1 전극, 상기 제 1 레벨보다 높은 제 2 레벨에 위치하는 제 2 전극을 포함하고, 상기 제 1 전극의 상기 패드부가 상기 제 2 전극의 상기 패드부보다 상기 셀 어레이 영역에 가깝게 위치할 수 있다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 낮은 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 이를 위해, 최근에 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층되며, 상기 셀 어레이 영역의 전극부 및 상기 연결 영역의 패드부를 포함하는 복수 개의 전극들을 포함하되, 상기 전극들은 상기 기판으로부터 제 1 레벨에 위치하는 제 1 전극, 상기 제 1 레벨보다 높은 제 2 레벨에 위치하는 제 2 전극을 포함하고, 상기 제 1 전극의 상기 패드부가 상기 제 2 전극의 상기 패드부보다 상기 셀 어레이 영역에 가깝게 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들 및 상기 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 몰드 패턴들을 포함하되, 상기 전극들은: 상기 기판으로부터 동일한 레벨에서 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되는 제 1 전극들; 및 상기 제 1 전극들 상에 수직적으로 적층된 제 2 전극들을 포함하고, 상기 제 1 및 제 2 전극들 각각은 상기 셀 어레이 영역에서 전극부 및 상기 연결 영역에서 패드부를 포함하되, 상기 제 1 전극들의 상기 패드부들은 상기 제 2 전극들의 상기 패드부들보다 상기 셀 어레이 영역에 가깝게 위치하고, 상기 제 1 및 제 2 전극들의 상기 패드부들은, 평면적 관점에서, 상기 몰드 패턴들과 오버랩될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층되며, 상기 셀 어레이 영역의 전극부 및 상기 연결 영역의 패드부를 포함하는 복수 개의 전극들을 포함하되, 상기 전극들은: 상기 기판으로부터 동일한 레벨에서 상기 제 1 방향과 교차하는 제 2 방향으로 서로 분리된 복수 개의 접지 선택 게이트 전극들; 상기 접지 선택 게이트 전극들 각각 상에서 상기 제 2 방향으로 분리된 제 1 및 제 2 스트링 선택 게이트 전극들; 및 상기 복수 개의 접지 선택 게이트 전극들과 상기 제 1 및 제 2 스트링 선택 전극들 사이에 수직적으로 적층된 셀 게이트 전극들을 포함하고, 상기 접지 선택 게이트 전극들의 상기 패드부들은, 평면적 관점에서, 상기 제 1 및 제 2 스트링 선택 게이트 전극들의 패드부들과 상기 셀 게이트 전극들의 패드부들 사이에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 연결 영역, 제 2 연결 영역, 및 상기 제 1 및 제 2 연결 영역들 사이에 제공된 셀 어레이 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 제 1 및 제 2 연결 영역들로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 것; 상기 제 1 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 제 1 몰드 패턴들; 및 상기 제 2 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 제 2 몰드 패턴들을 포함하되, 상기 전극들 각각은 상기 셀 어레이 영역에서 전극부, 상기 제 1 연결 영역 상의 제 1 패드부, 및 상기 제 2 연결 영역 상의 제 2 패드부를 포함하되, 상기 전극들의 상기 제 1 패드부들은, 평면적 관점에서, 상기 제 1 몰드 패턴들과 오버랩되고, 상기 전극들의 제 2 패드부들은, 평면적 관점에서, 상기 제 2 몰드 패턴들과 오버랩될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 연장되며, 기판 상에 수직적으로 적층된 수평 패턴들을 포함하는 적층 구조체; 상기 적층 구조체를 수직적으로 관통하는 수직 구조체; 및 상기 적층 구조체 상에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 도전 라인들을 포함하되, 상기 수평 패턴들, 상기 수직 구조체, 및 상기 도전 라인들 중 적어도 어느 하나는 라인부 및 상기 라인부로부터 수평적으로 돌출되는 패드부를 포함하되, 상기 패드부의 두께는 상기 라인부의 두께보다 클 수 있다.
본 발명의 실시예들에 따르면, 셀 전극 구조체와 수평막 사이에 제공되는 접지 선택 게이트 전극들은 전기적으로 및 물리적으로 서로 분리될 수 있다. 관통 배선 구조체는 셀 전극 구조체의 일부를 관통할 수 있으며, 접지 선택 게이트 전극들의 패드부들과 제 1 방향으로 인접할 수 있다. 콘택 플러그들과 접속되는 접지 선택 게이트 전극들의 패드부들이 셀 게이트 전극들의 패드부들보다 셀 어레이 영역에 가깝게 배치될 수 있다. 이에 따라 관통 배선 구조체를 형성시 접지 선택 게이트 전극들이 제 1 방향으로 분리되지 않고 콘택 플러그들을 통해 전압이 인가될 수 있다.
나아가, 셀 어레이 영역 양측의 제 1 및 제 2 연결 영역들에서 콘택 플러그들이 전극들에 접속될 수 있으므로, 전극 구조체와 연결되는 배선들의 배선 자유도가 향상될 수 있다. 또한, 각 전극의 양단에 동작 전압들이 인가될 수 있으므로, 각 전극에 인가되는 신호 전달 속도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 설명하기 위한 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체를 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 5의 I-I'선, II-II'선, III-III'선, 및 IV-IV'선을 따라 자른 단면들을 각각 나타낸다.
도 6e는 도 6d의 A부분을 확대한 도면이다.
도 7 내지 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 5의 I-I'선을 따라 자른 단면들을 나타낸다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 13a, 도 13b, 및 도 13c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 12의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 각각 나타낸다.
도 14는 도 12 및 도 13a 내지 도 13c에 도시된 전극 구조체의 접지 선택 전극들을 나타내는 평면도이다.
도 15a 내지 도 21a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 21b, 도 22a 및 도 23a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 15a 내지 도 21a의 I-I' 선을 따라 자른 단면들이다.
도 20c, 도 21c, 도 22b, 및 도 23b는 도 20a 및 도 21a의 II-II' 선을 따라 자른 단면들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 설명하기 위한 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체를 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 5의 I-I'선, II-II'선, III-III'선, 및 IV-IV'선을 따라 자른 단면들을 각각 나타낸다.
도 6e는 도 6d의 A부분을 확대한 도면이다.
도 7 내지 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 5의 I-I'선을 따라 자른 단면들을 나타낸다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 13a, 도 13b, 및 도 13c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 12의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 각각 나타낸다.
도 14는 도 12 및 도 13a 내지 도 13c에 도시된 전극 구조체의 접지 선택 전극들을 나타내는 평면도이다.
도 15a 내지 도 21a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 21b, 도 22a 및 도 23a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 15a 내지 도 21a의 I-I' 선을 따라 자른 단면들이다.
도 20c, 도 21c, 도 22b, 및 도 23b는 도 20a 및 도 21a의 II-II' 선을 따라 자른 단면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 배선 구조체를 포함할 수 있다.
주변 로직 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 로직 구조체(PS)와 오버랩될 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 셀 스트링들(CSTR)이 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 복수개의 셀 스트링들(CSTR)이 비트 라인들(BL0-BL2) 각각에 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0-GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 주변 로직 구조체(PS) 상의 셀 어레이 구조체(도 1의 CS)를 포함할 수 있다.
셀 어레이 구조체(도 1의 CS)는 수평막(100) 상에 배치된 복수 개의 메모리 블록들(도 1의 BLK0-BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 도 2를 참조하여 설명한 것처럼, 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다.
수평막(100)은 셀 어레이 영역(CAR), 셀 어레이 영역(CAR) 일측의 제 1 연결 영역(CNR1), 및 셀 어레이 영역(CAR) 타측의 제 2 연결 영역(CNR2)을 포함할 수 있다. 제 1 및 제 2 연결 영역들(CNR1, CNR2)은 셀 어레이 영역(CAR)을 사이에 두고 제 1 방향(D1)으로 이격될 수 있다.
메모리 블록들(도 1의 BLK0-BLKn) 각각은 수평막(100) 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체(ST) 및 전극 구조체(ST)와 주변 로직 구조체(PS)를 연결하는 적어도 하나 이상의 관통 배선 구조체들(TVS) 포함할 수 있다.
전극 구조체들(ST)은 제 1 연결 영역(CNR1)에서 제 2 연결 영역(CNR2)으로 제 1 방향(D1)을 따라 연장될 수 있다. 전극 구조체들(ST)은 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 수평막(100)의 상면과 평행할 수 있다. 각 전극 구조체(ST)에서 전극들은 제 1 방향(D1)으로 연장되며, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 갖도록 적층될 수 있다.
관통 배선 구조체(TVS)는 제 1 및 제 2 연결 영역들(CNR1, CNR2) 각각에서 각 전극 구조체(ST) 및 수평막(100)을 수직적으로 관통할 수 있다. 관통 배선 구조체(TVS)는 셀 어레이 구조체(도 1의 CS)와 주변 로직 구조체(PS)를 전기적으로 연결하는 관통 플러그들 및 관통 플러그들에 접속되는 복수 개의 연결 배선들을 포함할 수 있다.
실시예들에 따르면, 관통 배선 구조체(TVS)는 전극 구조체(ST)의 일부를 관통할 수 있으며, 전극들의 패드부들과 동일한 영역에 제공될 수 있다. 제 1 및 제 2 연결 영역들(CNR1, CNR2) 각각에서 콘택 플러그들이 전극들에 접속될 수 있으며, 콘택 플러그들과 관통 플러그들이 전기적으로 연결될 수 있다. 이에 대해 이하 도면들을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체를 나타내는 사시도이다.
도 4를 참조하면, 전극 구조체(ST)는 하부 전극 구조체(LST), 하부 전극 구조체(LST) 상의 셀 전극 구조체(CST), 및 셀 전극 구조체(CST) 상의 상부 전극 구조체(UST)를 포함할 수 있다.
하부 전극 구조체(LST)는 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격된 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)을 포함할 수 있다.
접지 선택 게이트 전극들(GGE1, GGE2) 각각은, 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 전극부(EP), 연결 영역(CNR)에서 제 1 방향(D1)으로 연장되며 전극부(EP)보다 작은 폭을 갖는 라인부(LP), 및 라인부(LP)로부터 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 돌출되는 패드부(PAD)를 포함할 수 있다. 각 접지 선택 게이트 전극들(GGE1, GGE2)에서 패드부(PAD)의 두께는 라인부(LP)의 두께보다 클 수 있다. 다시 말해, 각 접지 선택 게이트 전극들(GGE1, GGE2)에서, 패드부(PAD)의 상면이 라인부(LP)의 상면보다 높은 레벨에 위치할 수 있다.
셀 전극 구조체(CST)는 하부 전극 구조체(LST) 상에 제 3 방향(D3)으로 적층된 셀 게이트 전극들(CGE)을 포함할 수 있다. 셀 게이트 전극들(CGE)은 하부 전극 구조체(LST)로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다.
셀 게이트 전극들(CGE) 각각은, 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 전극부들(EP), 전극부들(EP)을 수평적으로 연결하는 연결부(ECP), 연결부(ECP)로부터 제 1 방향(D1)으로 연장되며 전극부들(EP)보다 작은 폭을 갖는 라인부들(LP), 및 라인부들(LP)로부터 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 돌출되는 패드부들(PAD)을 포함할 수 있다. 셀 게이트 전극들(CGE)의 패드부들(PAD)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 각각의 셀 게이트 전극들(CGE)에서, 패드부(PAD)의 두께는 라인부(LP)의 두께보다 클 수 있다.
상부 전극 구조체(UST)는 셀 전극 구조체(CST) 상에 제 3 방향(D3)으로 적층된 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb) 및 소거 게이트 전극들(EGE)을 포함할 수 있다.
하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)은 균일한 폭을 가지며 제 1 방향(D1)으로 연장될 수 있으며, 각 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)의 폭은 셀 게이트 전극(CGE)의 전극부(EP)의 폭보다 작을 수 있다.
하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb) 각각은, 셀 어레이 영역(CAR)의 전극부(EP) 및 연결 영역(CNR)의 패드부(PAD)를 포함할 수 있으며, 패드부들(PAD)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb) 각각에서, 패드부(PAD)의 두께는 전극부(EP)의 두께보다 클 수 있다. 소거 게이트 전극들(EGE)은 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)과 실질적으로 동일한 구조를 가질 수 있다.
한 쌍의 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)이 각각의 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2) 상에 배치될 수 있다. 다시 말해, 한 쌍의 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)은, 평면적 관점에서, 제 1 또는 제 2 접지 선택 게이트 전극(GGE1 또는 GGE2)과 중첩될 수 있다. 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)의 패드부들(PAD)은, 평면적 관점에서, 셀 게이트 전극들(CGE)의 전극부들(EP)과 중첩될 수 있다. 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb) 각각의 패드부(PAD) 아래에 셀 게이트 전극들(CGE)의 전극부들(EP)이 위치할 수 있다.
실시예들에 따르면, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)은, 평면적 관점에서, 셀 게이트 전극들(CGE)의 패드부들(PAD)보다 셀 어레이 영역(CAR)에 가깝게 배치될 수 있다. 다시 말해, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)은 셀 어레이 영역(CAR)으로부터 제 1 방향(D1)으로 거리가 셀 게이트 전극들(CGE)의 패드부들(PAD)보다 가까울 수 있다. 이에 따라 전극 구조체(ST)의 일부를 관통하는 관통 배선 구조체(도 3의 TVS)를 형성시 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE)이 관통 배선 구조체(도 3의 TVS)에 의해 제 1 방향(D1)으로 분리되지 않고 콘택 플러그들을 통해 전압이 인가될 수 있다.
나아가, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)은, 평면적 관점에서, 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)의 패드부들(PAD)과 셀 게이트 전극들(CGE)의 패드부들(PAD) 사이에 위치할 수 있다. 일 예로, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)은 하부 스트링 선택 게이트 전극들(SGEa)의 패드부(PAD)로부터 제 1 방향(D1)으로 제 1 거리(A1)만큼 이격될 수 있다. 그리고, 최상층 셀 게이트 전극(CGE)의 패드부(PAD)는 하부 스트링 선택 게이트 전극들(SGEa)의 패드부(PAD)로부터 제 1 방향(D1)으로 제 1 거리(A1)보다 큰 제 2 거리(A2)만큼 이격될 수 있다.
실시예들에 따르면, 관통 배선 구조체(도 3의 TVS 참조)는 연결 영역(CNR) 전극 구조체(ST)의 일부를 관통할 수 있으며, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)과 제 1 방향(D1)으로 인접할 수 있다. 또한, 관통 배선 구조체(도 3의 TVS 참조)는 각 셀 게이트 전극(CGE)의 한 쌍의 라인부들(LP) 사이에 제공될 수 있다.
이하, 전극 구조체(ST) 및 관통 배선 구조체(도 3의 TVS)를 포함하는 3차원 반도체 메모리 장치에 대해 보다 상세히 설명하기로 한다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6a 내지 도 6d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 5의 I-I'선, II-II'선, III-III'선, 및 IV-IV'선을 따라 자른 단면들을 각각 나타낸다. 도 6e는 도 6d의 A부분을 확대한 도면이다.
도 5 및 도 6a를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 로직 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 매립 절연막(50)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 소자 분리막(11)에 의해 정의된 활성 영역들(ACT)을 포함할 수 있다. 주변 로직 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 로직 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 매립 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 매립 절연막(50)은 반도체 기판(10) 상에서 주변 로직 회로들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 매립 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 5 및 도 6a를 참조하면, 셀 어레이 구조체(CS)는 수평막(100), 수평막(100) 상에서 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되는 전극 구조체(ST), 및 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하는 수직 반도체 패턴들(VS)을 포함할 수 있다.
수평막(100)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 다른 예에서, 수평막(100)은 도 3을 참조하여 설명한 것처럼, 제 1 및 제 2 연결 영역들(CNR1, CNR2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다. 수평막(100)은 하부 매립 절연막(50)의 상면 상에 배치될 수 있다. 수평막(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 수평막(100)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
전극 구조체(ST)는, 도 5에 도시된 바와 같이, 제 1 전극 분리 구조체들(ESS1) 사이에 배치될 수 있다. 제 1 전극 분리 구조체들(ESS1)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 이격될 수 있다. 제 2 전극 분리 구조체(ESS2)가 제 1 전극 분리 구조체들(ESS1) 사이에서 전극 구조체(ST)를 관통할 수 있다. 제 1 방향(D1)으로, 제 2 전극 분리 구조체(ESS2)의 길이는 제 1 전극 분리 구조체(ESS1)의 길이보다 작을 수 있다. 일 예에서, 1개의 제 2 전극 분리 구조체(ESS2)를 도시하였으나, 본 발명은 이에 한정되지 않으며, 제 1 전극 분리 구조체들(ESS1) 사이에 복수 개의 제 2 전극 분리 구조체들이 제공될 수도 있다.
도 6a를 참조하면, 전극 구조체(ST)는 수평막(100) 상의 소오스 구조체(SST), 소오스 구조체(SST) 상의 하부 전극 구조체(LST), 하부 전극 구조체(LST) 상의 셀 전극 구조체(CST), 및 셀 전극 구조체(CST) 상의 상부 전극 구조체(UST)를 포함할 수 있다. 하부 전극 구조체(LST), 셀 전극 구조체(CST), 및 상부 전극 구조체(UST)는 도 4를 참조하여 설명된 동일한 특징들을 포함하며, 이에 대한 설명은 생략하기로 한다.
도 6a를 참조하면, 소오스 구조체(SST)는 소오스 도전 패턴(SC) 및 소오스 도전 패턴(SC) 상의 서포트 도전 패턴(SP)을 포함할 수 있다. 소오스 도전 패턴(SC)과 서포트 도전 패턴(SCP) 사이에 절연막이 개재될 수 있다. 소오스 구조체(SST)는 수평막(100)의 상면과 평행할 수 있으며, 셀 어레이 영역(CAR)에서 셀 전극 구조체(CST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다.
소오스 도전 패턴(SC)은 제 1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 도전 패턴은 n형 도펀트들이 도핑된 반도체막으로 이루어질 수 있다. 셀 어레이 영역(CAR)에서, 소오스 도전 패턴(SC)은 수직 반도체 패턴들(VS)의 측벽들과 접촉할 수 있다. 이에 대해서는 도 5e를 참조하여 보다 상세히 설명하기로 한다.
서포트 도전 패턴(SP)은 소오스 도전 패턴(SC)의 상면을 덮을 수 있으며, 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
도 6a를 참조하면, 연결 영역(CNR)의 수평막(100) 상에 소오스 구조체(SST)의 측벽을 덮는 매립 절연막(110)이 배치될 수 있다. 매립 절연막(110)은 소오스 구조체(SST)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
도 6a를 참조하면, 하부 전극 구조체(LST)가 소오스 구조체(SST) 및 매립 절연막(110) 상에 배치될 수 있다. 하부 전극 구조체(LST)는 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다.
하부 전극 구조체(LST)는 수직적으로 번갈아 적층된 하부 전극들(EGEa, EGEb, GGE1, GGE2) 및 하부 절연막들(ILDa)과 하부 전극들(EGEa, EGEb, GGE1, GGE2)을 덮는 하부 평탄 절연막(120)을 포함할 수 있다. 또한, 하부 전극 구조체(LST)는 연결 영역(CNR)에서 하부 전극들(EGEa, EGEb, GGE1, GGE2)과 동일한 레벨에 위치하는 하부 몰드 패턴들(LMP)을 포함할 수 있다. 하부 몰드 패턴들(LMP)은 계단 구조를 가질 수 있으며, 제 2 방향(D2)으로 인접하는 패드부들(PAD) 사이에서 각 하부 몰드 패턴(LMP) 상에 패드 몰드 패턴(PP)이 배치될 수 있다.
하부 전극들(EGEa, EGEb, GGE1, GGE2)은 수평막(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 하부 전극들(EGEa, EGEb, GGE1, GGE2) 각각은 연결 영역(CNR)에서 패드부(PAD)를 포함할 수 있으며, 하부 전극들(EGEa, EGEb, GGE1, GGE2)의 패드부들(PAD)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 실시예들에서, 하부 전극들은 차례로 적층된 하부 및 상부 소거 게이트 전극들(EGEa, EGEb) 및 수평적으로 이격된 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)을 포함할 수 있다. 다른 예로, 하부 전극 구조체(LST)에서 하부 및 상부 소거 게이트 전극들(EGEa, EGEb)은 생략될 수도 있다.
도 6a를 참조하면, 하부 및 상부 소거 게이트 전극들(EGEa, EGEb)은, 앞서 도 4를 참조하여 설명한 셀 게이트 전극들(CGE)과 유사하게, 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 전극부들, 전극부들을 수평적으로 연결하는 연결부, 연결부로부터 제 1 방향(D1)으로 연장되며 전극부들보다 작은 폭을 갖는 라인부, 및 라인부로부터 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 돌출되는 패드부(PAD)를 포함할 수 있다. 하부 및 상부 소거 게이트 전극들(EGEa, EGEb) 각각의 라인부 및 패드부(PAD)는 연결 영역(CNR)에서 하부 몰드 패턴(LMP)과 인접할 수 있으며, 패드부(PAD)의 두께는 라인부의 두께보다 클 수 있다.
하부 및 상부 소거 제어 게이트 전극들(EGEa, EGEb)은 게이트 유도 드레인 누설(GIDL)을 발생시키는 소거 제어 트랜지스터(도 2의 ECT)의 게이트 전극으로 이용될 수 있다.
도 6a 및 도 6b를 참조하면, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)은 상부 소거 게이트 전극(EGEb) 상에서 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)은 소오스 도전 패턴(SC)과 수직 반도체 패턴들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 2의 GST)의 게이트 전극들로 이용될 수 있다.
제 1 방향(D1)으로, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 길이는 도 5에 도시된 제 2 전극 분리 구조체(ESS2)의 길이보다 클 수 있다. 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)은 연결 영역(CNR)의 하부 분리 패턴(LSP)과 셀 어레이 영역(CAR)의 제 2 전극 분리 구조체(ESS2)에 의해 서로 수평적으로 분리될 수 있다.
도 6b를 참조하면, 제 1 및 제 2접지 선택 게이트 전극들(GGE1, GGE2)의 라인부(LP) 및 패드부(PAD)는 연결 영역(CNR)에서 하부 몰드 패턴(LMP)과 인접할 수 있으며, 패드부(PAD)의 두께는 라인부(LP)의 두께보다 클 수 있다.
도 5, 도 6a, 도 6b을 참조하면, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)은, 평면적 관점에서, 셀 전극 구조체(CST)의 상부 몰드 패턴들(UMP)과 중첩될 수 있다. 또한, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)은, 평면적 관점에서, 하부 몰드 패턴들(LMP)과 중첩될 수 있다.
도 6a를 참조하면, 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2) 각각은 그것의 패드부(PAD)로부터 제 1 방향(D1)으로 이격되어 하부 및 상부 소거 게이트 전극들(EGEa, EGEb)의 패드부들(PAD)과 인접한 더미 패드부(DM)를 더 포함할 수도 있다. 여기서, 더미 패드부(DM)는 패드부(PAD)와 동일한 두께를 가질 수 있다.
도 6a를 참조하면, 하부 전극 구조체(LST) 상에 하부 평탄 절연막(120)이 배치될 수 있으며, 하부 분리 패턴(LSP)이 연결 영역(CNR)에서 하부 평탄 절연막(120) 및 최상층의 하부 몰드 패턴(LMP)을 관통할 수 있다. 접지 선택 게이트 전극(GGE)의 패드부(PAD)는 하부 분리 패턴(LSP)보다 셀 어레이 영역(CAR)에 가깝게 배치될 수 있다.
하부 분리 패턴(LSP)은, 도 5에 도시된 바와 같이, 평면적 관점에서, 제 2 방향(D2)으로 연장되는 제 1 부분(P1) 및 제 1 부분(P1)으로부터 셀 어레이 영역(CAR)을 향해 제 1 방향(D1)으로 돌출되어 제 2 전극 분리 구조체(ESS2)와 맞닿는 제 2 부분(P2)을 포함할 수 있다.
하부 분리 패턴(LSP)의 제 1 부분(P1)은 제 2 방향(D2)으로 인접하는 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)의 측벽과 접촉할 수 있다. 하부 분리 패턴(LSP)의 제 2 부분(P2)은 제 2 방향(D2)으로 인접하는 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2) 사이에 배치될 수 있다.
도 6a를 참조하면, 셀 전극 구조체(CST)가 하부 평탄 절연막(120) 상에 배치될 수 있다. 셀 전극 구조체(CST)는 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다.
셀 전극 구조체(CST)는 하부 평탄 절연막(120) 상에 수직적으로 번갈아 적층된 셀 게이트 전극들(CGE) 및 중간 절연막들(ILDb)을 포함할 수 있다. 셀 게이트 전극들(CGE)은 메모리 셀들(도 2의 MCT)의 제어 게이트 전극들(도 2의 WL0-WL3, DWL)로 사용될 수 있다. 이에 더하여, 셀 전극 구조체(CST)는 연결 영역(CNR)에서 셀 게이트 전극들(CGE)과 동일한 레벨에 위치하는 상부 몰드 패턴들(UMP)을 포함할 수 있다. 상부 몰드 패턴들(UMP)은 계단 구조를 가질 수 있으며, 제 2 방향(D2)으로 인접하는 패드부들(PAD) 사이에서 각 하부 몰드 패턴(LMP) 상에 패드 몰드 패턴(PP)이 배치될 수 있다. 셀 게이트 전극들(CGE)은 수평막(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다.
각 셀 게이트 전극(CGE)의 라인부(LP) 및 패드부(PAD)는 연결 영역(CNR)에서 상부 몰드 패턴(UMP)과 인접할 수 있으며, 패드부(PAD)의 두께는 라인부(LP)의 두께보다 클 수 있다. 셀 게이트 전극들(CGE)의 패드부들(PAD)은, 평면적 관점에서, 상부 몰드 패턴들(UMP)과 중첩될 수 있다. 각 셀 게이트 전극(CGE)의 패드부(PAD) 아래에 상부 몰드 패턴(UMP)이 위치할 수 있으며, 각 셀 게이트 전극(CGE)의 패드부(PAD) 상면은 상부 평탄 절연막(130)으로 덮일 수 있다.
도 6a를 참조하면, 상부 전극 구조체(UST)는 셀 전극 구조체(CST) 상에 수직적으로 번갈아 적층된 상부 전극들(SGEa, SGEb, EGE) 및 상부 절연막들(ILDc)을 포함할 수 있다. 상부 전극 구조체(UST)는 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다.
상부 전극들(SGEa, SGEb, EGE)은 수평막(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 상부 전극들(SGEa, SGEb, EGE)은 셀 전극 구조체(CST) 상에 배치된 상부 분리 패턴(USP)에 의해 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
실시예들에서, 상부 전극들(SGEa, SGEb, EGE)은 차례로 적층된 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb) 및 소거 게이트 전극(EGE)을 포함할 수 있다. 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)은 비트 라인(BL)과 수직 반도체 패턴들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 2의 SST1, SST2)의 게이트 전극으로 사용될 수 있다.
도 6a를 참조하면, 상부 평탄 절연막(130)이 셀 전극 구조체(CST) 및 상부 전극 구조체(UST)를 덮을 수 있다. 상부 평탄 절연막(130)은 실질적으로 평탄한 상면을 가질 수 있다. 상부 평탄 절연막(130)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제 1 및 제 2 층간 절연막들(140, 150)이 상부 평탄 절연막(130) 상에 차례로 적층될 수 있다.
도 5, 도 6a, 및 도 6b를 참조하면, 제 1 콘택 플러그들(PLG1)이 연결 영역(CNR)에서 셀 전극 구조체(CST)의 상부 몰드 패턴들(UMP)을 관통하여 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD)에 각각 접속될 수 있다. 제 1 콘택 플러그들(PLG1)은 제 3 방향(D3)으로 연속적으로 연장되어 제 1 및 제 2 접지 선택 게이트 전극(GGE1, GGE2) 아래의 하부 몰드 패턴들(LMP)을 관통할 수 있다. 나아가, 제 1 콘택 플러그들(PLG1)은 주변 로직 구조체(PS)의 주변 회로 배선들(33)과 연결될 수 있다.
도 5, 도 6a, 및 도 6c를 참조하면, 제 2 콘택 플러그들(PLG2)이 연결 영역(CNR)에서 상부 평탄 절연막(130)을 관통하여 셀 게이트 전극들(CGE)의 패드부들(PAD)에 각각 접속될 수 있다. 제 2 콘택 플러그들(PLG2)은 제 3 방향(D3)으로 연속적으로 연장되어 해당 셀 게이트 전극(CGE) 아래의 상부 몰드 패턴들(UMP) 및 하부 몰드 패턴들(LMP)을 관통할 수 있다. 나아가, 제 2 콘택 플러그들(PLG2)은 주변 로직 구조체의 주변 회로 배선들(33)과 연결될 수 있다.
도 5, 도 6a, 및 도 6b를 참조하면, 제 3 콘택 플러그들(PLG3)이 연결 영역(CNR)에서 상부 평탄 절연막(130)을 관통하여 하부 및 상부 소거 게이트 전극들(EGEa, EGEb)의 패드부들(PAD)에 각각 접속될 수 있다. 제 3 콘택 플러그들(PLG3)은 제 3 방향(D3)으로 연속적으로 연장되어 상부 소거 게이트 전극(EGEa EGEb) 아래의 하부 몰드 패턴(LMP)을 관통할 수 있다. 제 3 콘택 플러그들(PLG3)은 제 3 방향(D3)으로 연속적으로 연장되어 주변 로직 구조체(PS)의 주변 회로 배선들(33)과 연결될 수 있다.
도 5 및 도 6a를 참조하면, 제 4 콘택 플러그들(PLG4)이 연결 영역(CNR)에서 상부 평탄 절연막(130)을 관통하여 스트링 선택 게이트 전극들(SGEa, SGEb)의 패드부들(PAD)에 각각 접속될 수 있다.
제 1 내지 제 4 콘택 플러그들(PLG1~PLG4)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다. 실시예들에서, 제 1, 제 2, 제 3 콘택 플러그들(PLG1, PLG2, PLG3)은 제 3 방향(D3)으로 실질적으로 동일한 길이를 갖는 것을 도시하였으나, 본 발명은 이제 제한되지 않는다.
관통 플러그들(TP)이 연결 영역(CNR)에서 상부 평탄 절연막(130), 상부 및 하부 몰드 패턴들(UMP, LMP)을 관통하여 주변 로직 구조체(PS)의 주변 회로 배선들(33)과 연결될 수 있다. 관통 플러그들(TP) 각각은 제 1 내지 제 4 콘택 플러그들(PLG1~PLG4) 중 어느 하나와 연결 배선(CL)을 통해 연결될 수 있다.
도 6a 및 도 6d를 참조하면, 비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제 2 층간 절연막(150) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 수직 반도체 패턴들(VS)에 전기적으로 연결될 수 있다.
도 5, 도 6a, 및 도 6d를 참조하면, 수직 반도체 패턴들(VS)이 셀 어레이 영역(CAR)의 수평막(100) 상에 배치될 수 있다. 수직 반도체 패턴들(VS)은 기판(10)의 상면에 대해 실질적으로 수직한 제 3 방향(D3)으로 연장되어 상부 전극 구조체(UST), 셀 전극 구조체(CST), 하부 전극 구조체(LST), 및 소오스 구조체(SST)를 관통할 수 있다.
도 6e를 참조하면, 수직 반도체 패턴들(VS)의 하부 측벽들은 소오스 구조체(SST)와 직접 접촉할 수 있다. 상세하게, 수직 반도체 패턴들(VS)은 소오스 도전 패턴(SC)의 측벽부(SS)와 접촉할 수 있다. 수직 반도체 패턴들(VS)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴들(VS)은 도 2를 참조하여 설명된 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 나아가, 도면에는 도시하지 않았으나, 수직 반도체 패턴들(VS)과 동일한 구조를 갖는 더미 반도체 패턴들(미도시)이 연결 영역(CNR)에서 셀 전극 구조체(CST) 및 하부 전극 구조체(LST)를 관통할 수 있다.
데이터 저장 패턴(DSP)이 제 3 방향(D3)으로 연장되며 각 수직 반도체 패턴(VS)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 도 6e를 참조하면, 데이터 저장 패턴(DSP)의 바닥면은 소거 게이트 전극(EGE)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 소오스 도전 패턴(SC)의 측벽부(SS) 상에 배치될 수 있다. 데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 반도체 패턴(VS)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 또한, 더미 데이터 저장 패턴(DSPa)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 수평막(100) 내에 배치될 수 있다.
수평 절연 패턴(HP)이 전극들의 일측벽들과 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들)의 일측벽들 상에서 그것들의 상면들 및 하면들로 연장될 수 있다.
한편, 실시예들에 따르면, 도 4, 도 5, 도 6a 내지 도 6d를 참조하여 설명된 연결 영역(CNR)에서 특징들은, 도 3의 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 동일하게 적용될 수 있다. 즉, 각 전극의 패드부가 제 1 및 제 2 연결 영역들(CNR1, CNR2) 각각에 위치할 수 있으며, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 패드부들을 통해 각 전극에 소정의 동작 전압들이 인가될 수 있다.
상세하게, 전극 구조체는 제 1 연결 영역에서 전극들과 동일한 레벨에 위치하는 제 1 몰드 패턴들 및 제 2 연결 영역에서 전극들과 동일한 레벨에 위치하는 제 2 몰드 패턴들을 포함할 수 있다. 전극들 각각은 셀 어레이 영역에서 전극부, 제 1 연결 영역 상의 제 1 패드부, 및 제 2 연결 영역 상의 제 2 패드부를 포함할 수 있다. 여기서, 전극들의 제 1 패드부들은, 평면적 관점에서, 제 1 몰드 패턴들과 오버랩되고, 전극들의 제 2 패드부들은, 평면적 관점에서, 제 2 몰드 패턴들과 오버랩될 수 있다.
이와 같이, 셀 어레이 영역(CAR) 양측의 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 전극들의 패드부들 및 관통 배선 구조체가 제공되므로, 양측의 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 콘택 플러그들이 전극들에 접속될 수 있다. 그러므로, 각 전극의 양단에 동작 전압들이 인가될 수 있으므로, 각 전극에 인가되는 신호 전달 속도가 향상될 수 있다. 또한, 전극 구조체(ST)의 전극들과 연결되는 배선들의 배선 자유도가 향상될 수 있다.
도 7 내지 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 5의 I-I'선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해 도 5 및 도 6a 내지 도 6e를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7을 참조하면, 접지 선택 게이트 전극(GGE)의 패드부(PAD)가, 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CGE)의 패드부들(PAD) 사이에 위치할 수 있다. 즉, 접지 선택 게이트 전극(GGE)에 접속되는 제 1 콘택 플러그(PLG1)가 서로 인접하는 제 2 콘택 플러그들(PLG2) 사이에 위치할 수 있다.
도 8을 참조하면, 접지 선택 게이트 전극들(GGE1, GGE2)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 균일한 두께를 가질 수 있다. 접지 선택 게이트 전극(GGE1, GGE2)의 두께는 각 셀 게이트 전극(CGE)의 두께보다 클 수 있다.
제 1 방향(D1)으로, 접지 선택 게이트 전극(GGE1, GGE2)의 길이는 셀 게이트 전극들(CGE)의 길이보다 짧을 수 있다. 접지 선택 게이트 전극(GGE1, GGE2)의 끝단은 하부 분리 패턴(LSP)과 접촉할 수 있다. 접지 선택 게이트 전극(GGE1, GGE2)과 동일한 레벨에서 더미 전극이 위치할 수 있으며, 더미 전극은, 평면적 관점에서, 셀 게이트 전극들(CGE)의 패드부들(PAD)과 중첩될 수 있다.
제 1 콘택 플러그(PLG1)는 하부 스트링 선택 게이트 전극(SGEa)의 패드부(PAD)와 최상층 셀 게이트 전극(CGE)의 패드부(PAD) 사이에서 상부 몰드 패턴들(UMP)을 관통하여 접지 선택 게이트 전극(GGE)에 접속될 수 있다. 제 1 콘택 플러그(PLG1)는 접지 선택 게이트 전극(GGE) 및 그 아래의 하부 몰드 패턴(LMP)을 관통할 수 있다.
제 2 콘택 플러그들(PLG2)은 연결 영역(CNR)에서 상부 평탄 절연막(130)을 관통하여 셀 게이트 전극들(CGE)의 패드부들(PAD)에 각각 접속될 수 있다. 제 2 콘택 플러그들(PLG2)은 동일한 레벨에 위치하는 상면들을 갖되, 제 3 방향(D3)으로 길이가 서로 다를 수 있다. 제 2 콘택 플러그들(PLG2) 각각은 각 셀 게이트 전극의 패드부(PAD)를 관통할 수 있으며, 각 셀 게이트 전극(CGE) 아래에 위치하는 상부 몰드 패턴(UMP)을 관통할 수 있다.
제 3 콘택 플러그들(PLG3)은 연결 영역(CNR)에서 상부 평탄 절연막(130)을 관통하여 하부 및 상부 소거 게이트 전극들(EGEa, EGEb)의 패드부들(PAD)에 각각 접속될 수 있다. 제 3 콘택 플러그들(PLG3)은 동일한 레벨에 위치하는 상면들을 갖되, 제 3 방향(D3)으로 길이가 서로 다를 수 있다. 제 3 콘택 플러그들(PLG3) 각각은 각 소거 게이트 전극(EGE)의 패드부(PAD)를 관통할 수 있으며, 각 소거 게이트 전극(EGE) 아래에 위치하는 하부 몰드 패턴(LMP)을 관통할 수 있다. 제 1 내지 제 4 콘택 플러그들(PLG1~PLG4)은 연결 배선들(CL)을 통해 관통 플러그들(TP)과 각각 연결될 수 있다.
도 9를 참조하면, 하부 전극 구조체(LST)는 차례로 적층된 하부 및 상부 소거 게이트 전극들(EGEa, EGEb) 및 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)을 포함할 수 있다. 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 균일한 두께를 가질 수 있다. 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)은 셀 게이트 전극들(CGE)과 실질적으로 동일한 두께를 가질 수 있다.
제 1 콘택 플러그(PLG1)는 셀 전극 구조체(CST)의 상부 몰드 패턴들(UMP)을 관통하여 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)에 접속될 수 있다. 제 1 콘택 플러그들(PLG1) 은 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)을 연속적으로 관통할 수 있다.
도 10 및 도 11을 참조하면, 하부 전극 구조체(LST)는 차례로 적층된 하부 및 상부 소거 게이트 전극들(EGEa, EGEb) 및 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)을 포함할 수 있다. 여기서, 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b) 각각은, 앞서 설명한 것처럼, 각각은 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 전극부, 연결 영역(CNR)에서 제 1 방향(D1)으로 연장되며 전극부보다 작은 폭을 갖는 라인부(LP), 및 라인부(LP)로부터 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 돌출되는 패드부(PAD)를 포함할 수 있다. 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b) 각각에서, 패드부(PAD)의 두께는 셀 어레이 영역(CAR)의 전극부의 두께보다 클 수 있다.
하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)의 패드부들(PAD)이, 평면적 관점에서, 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)의 패드부들(PAD)과 셀 게이트 전극들(CGE)의 패드부들(PAD) 사이에 위치할 수 있다. 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)의 패드부들(PAD)은 셀 어레이 영역(CAR)으로부터 서로 다른 거리에 위치할 수 있으며, 수평적으로 및 수직적으로 서로 이격될 수 있다.
제 1 및 제 2 하부 분리 패턴들(LSP1, LSP2)이 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)의 패드부들(PAD)에 각각 인접할 수 있다. 제 2 하부 분리 패턴(LSP2)은 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)의 패드부들(PAD) 사이에 위치할 수 있다.
도 10을 참조하면, 제 1 및 제 2 하부 분리 패턴들(LSP1, LSP2)은 서로 다른 레벨에 위치할 수 있다. 다시 말해, 제 1 및 제 2 하부 분리 패턴들(LSP1, LSP2)의 하면들은 서로 다른 레벨에 위치하고, 상면들 또한 서로 다른 레벨에 위치할 수 있다. 다른 예로, 도 11을 참조하면, 제 1 및 제 2 하부 분리 패턴들(LSP1, LSP2)의 상면들은 실질적으로 동일한 레벨에 위치하고, 제 1 및 제 2 하부 분리 패턴들(LSP1, LSP2)의 하면들은 서로 다른 레벨에 위치할 수 있다. 제 1 및 제 2 하부 분리 패턴들(LSP1, LSP2)은 하부 평탄 절연막(120)을 관통할 수 있다.
다시 도 10 및 도 11을 참조하면, 제 1 콘택 플러그들(PLG1) 이 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)의 패드부들(PAD)에 각각 접속될 수 있으며, 하부 및 상부 접지 선택 게이트 전극들(GGE1a, GGE1b/ GGE2a, GGE2b)의 패드부들(PAD) 아래의 하부 몰드 패턴(LMP)을 관통할 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 13a, 도 13b, 및 도 13c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 12의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 각각 나타낸다. 도 14는 도 12 및 도 13a 내지 도 13c에 도시된 전극 구조체의 접지 선택 전극들을 나타내는 평면도이다. 설명의 간략함을 위해 도 2 내지 도 6d를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 12, 도 13a, 도 13b, 및 도 13c를 참조하면, 전극 구조체(ST)는, 앞서 설명한 것처럼, 수평막(100) 상의 소오스 구조체(SST), 소오스 구조체(SST) 상의 하부 전극 구조체(LST), 하부 전극 구조체(LST) 상의 셀 전극 구조체(CST), 및 셀 전극 구조체(CST) 상의 상부 전극 구조체(UST)를 포함할 수 있다.
전극 구조체(ST)는 제 1 전극 분리 구조체들(ESS1) 사이에 배치될 수 있다. 제 1 전극 분리 구조체들(ESS1)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 이격될 수 있다.
제 1 전극 분리 구조체들(ESS1) 사이에 복수 개의 제 2 전극 분리 구조체들(ESS2)이 배치될 수 있다. 제 2 전극 분리 구조체들(ESS2)은 전극 구조체(ST)를 관통할 수 있으며, 제 1 방향(D1)으로, 제 2 전극 분리 구조체(ESS2)의 길이는 제 1 전극 분리 구조체들(ESS1)의 길이보다 작을 수 있다.
더미 전극 분리 구조체들(DSS)이, 연결 영역(CNR)에서 제 1 및 제 2 전극 분리 구조체들(ESS1, ESS2)과 이격되어 셀 전극 구조체(CST) 및 하부 전극 구조체(LST)를 관통할 수 있다. 더미 전극 분리 구조체들(DSS)의 상부 부분들은 상부 분리 패턴(USP)과 맞닿을 수 있으며, 더미 전극 분리 구조체들(DSS)의 하부 부분들은 하부 분리 패턴(LSP)과 맞닿을 수 있다.
도 13b, 도 13c, 및 도 14를 참조하면, 하부 전극 구조체(LST)는 동일한 레벨에 위치하는 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4)을 포함할 수 있다. 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4)은 제 1 및 제 2 전극 분리 구조체들(ESS1, ESS2), 더미 전극 분리 구조체들(DSS), 및 하부 분리 패턴(LSP)에 의해 서로 분리 및 이격될 수 있다. 실시예들에서, 하나의 전극 구조체(ST)에 구비되는 접지 선택 게이트 전극들의 개수에 따라, 하부 분리 패턴(LSP)의 형상이 달라질 수 있다.
도 14를 참조하면, 제 1 및 제 4 접지 선택 게이트 전극들(GGE1, GGE4) 각각은 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 전극부(EP), 연결 영역(CNR)에서 제 1 방향(D1)으로 연장되며 전극부보다 작은 폭을 갖는 라인부(LP), 및 라인부(LP)로부터 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 돌출되는 패드부(PAD)를 포함할 수 있다. 제 1 및 제 4 접지 선택 게이트 전극들(GGE1, GGE4)은, 평면적 관점에서, 서로 거울 대칭적으로 배치될 수 있다.
제 2 및 제 3 접지 선택 게이트 전극들(GGE2, GGE3) 각각은 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 전극부(EP) 및 전극부(EP)로부터 제 2 방향(D2)으로 돌출되는 패드부(PAD)를 포함할 수 있다. 제 2 및 제 3 접지 선택 게이트 전극들(GGE2, GGE3)은, 평면적 관점에서, 서로 거울 대칭적으로 배치될 수 있다. 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4) 각각의 패드부(PAD)는 전극부보다 두꺼울 수 있다. 제 1 및 제 4 접지 선택 게이트 전극(GGE1, GGE4)의 라인부(LP) 및 패드부(PAD)는 연결 영역(CNR)에서 하부 몰드 패턴(LMP)과 인접할 수 있다.
도 12, 도 13a, 및 도 13b를 참조하면, 하부 분리 패턴(LSP)은 연결 영역(CNR)에서 하부 평탄 절연막(120) 및 최상층의 하부 몰드 패턴(LMP)을 관통할 수 있다. 하부 분리 패턴(LSP)은, 평면적 관점에서, 제 2 방향(D2)으로 연장되는 제 1 부분(P1), 제 1 부분(P1)으로부터 셀 어레이 영역(CAR)을 향해 제 1 방향(D1)으로 돌출되어 제 2 전극 분리 구조체(ESS2)와 맞닿는 제 2 부분(P1), 및 제 2 전극 분리 구조체들(ESS2)과 더미 전극 분리 구조체들(DSS) 사이의 제 3 부분들(P3)을 포함할 수 있다. 여기서, 하부 분리 패턴(LSP)의 제 1 부분(P1)은 제 1 및 제 2 접지 선택 게이트 전극들(GGE1, GGE2)의 패드부들(PAD) 사이 및 제 3 및 제 4 접지 선택 게이트 전극들(GGE3, GGE4)의 패드부들(PAD) 사이에 배치될 수 있다. 하부 분리 패턴(LSP)의 제 2 부분(P2)은 제 2 및 제 3 접지 선택 게이트 전극들(GGE2, GGE3)의 패드부들(PAD) 사이에 배치될 수 있다. 하부 분리 패턴(LSP)의 제 3 부분들(P3)은 제 2 및 제 3 접지 선택 게이트 전극들(GGE2, GGE3)의 패드부들(PAD)과 각각 인접할 수 있다.
셀 전극 구조체(CST)는 하부 평탄 절연막(120) 상에 수직적으로 번갈아 적층된 셀 게이트 전극들(CGE) 및 중간 절연막들(ILDb)을 포함할 수 있다. 셀 게이트 전극들(CGE) 각각은, 도 6을 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에서 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4)에 각각 대응하는 전극부들(EP)을 포함할 수 있다. 셀 게이트 전극들(CGE) 각각은, 앞서 설명한 것처럼, 연결부(ECP), 라인부(LP), 및 패드부(PAD)를 포함할 수 있다.
상부 전극 구조체(UST)는 셀 전극 구조체(CST) 상에 차례로 적층된 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb) 및 소거 게이트 전극(EGE)을 포함할 수 있다. 상부 분리 패턴(USP)에 의해 서로 분리된 한 쌍의 스트링 선택 게이트 전극들(SGE)이 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4) 각각에 대응될 수 있다.
도 12 및 도 13a를 참조하면, 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4)의 패드부들(PAD)은, 평면적 관점에서, 셀 게이트 전극들(CGE)의 패드부들(PAD)보다 셀 어레이 영역(CAR)에 가깝게 배치될 수 있다. 일 예에서, 제 2 및 제 4 접지 선택 게이트 전극들(GGE2, GGE4)의 패드부들(PAD)이 제 1 및 제 4 접지 선택 게이트 전극들(GGE1, GGE4)의 패드부들(PAD)보다 셀 어레이 영역(CAR)에 가깝게 배치될 수 있다. 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4)의 패드부들(PAD)은, 평면적 관점에서, 하부 및 상부 스트링 선택 게이트 전극들(SGEa, SGEb)의 패드부들(PAD)과 셀 게이트 전극들(CGE)의 패드부들(PAD) 사이에 위치할 수 있다. 제 1 콘택 플러그들(PLG1) 이 제 1 내지 제 4 접지 선택 게이트 전극들(GGE1~GGE4)의 패드부들(PAD)에 각각 접속될 수 있다.
실시예들에서, 접지 선택 게이트 전극들(GGE1, GGE2), 셀 선택 게이트 전극들, 및 스트링 선택 게이트 전극들(SGE)이 셀 어레이 영역(CAR)의 전극부보다 연결 영역(CNR)에서 두꺼운 패드부(PAD)를 갖는 것을 예로 들어 설명하였으나, 본 발명은 이에 제한되지 않는다. 다른 예로, 전극 구조체를 구성하는 전극들은 반도체 물질로 이루어질 수도 있으며, 반도체 물질로 이루어진 수평 패턴들이 앞서 설명한 전극 구조체의 전극들의 특징들을 포함할 수 있다. 또 다른 예로, 전극 구조체를 관통하는 비트 라인들이 앞서 설명한 전극 구조체의 전극들의 특징들을 포함할 수 있다.
도 15a 내지 도 21a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 15b 내지 도 21b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 15a 내지 도 21a의 I-I' 선을 따라 자른 단면들이다. 도 20c 및 도 21c는 도 20a 및 도 21a의 II-II' 선을 따라 자른 단면들이다.
도 15a 및 도 15b를 참조하면, 반도체 기판(10) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 반도체 기판(10)은 실리콘 웨이퍼일 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 반도체 기판(10) 상에 주변 로직 회로들(PTR)을 형성하는 것, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 하부 매립 절연막(50)을 형성하는 것을 포함할 수 있다.
주변 로직 회로들(PTR)로서 로우 및 컬럼 디코더들, 페이지 버퍼들, 및 제어 회로들이 반도체 기판(10) 상에 형성될 수 있다. 주변 로직 회로들(PTR)을 형성하는 것은, 활성 영역들을 정의하는 소자 분리막(11)을 반도체 기판(10) 내에 형성하는 것 및 반도체 기판(10) 상에 NMOS 및 PMOS 트랜지스터들을 형성하는 것을 포함할 수 있다. 주변 배선 구조체들(31, 33)을 형성하는 것은 하부 매립 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들(31)을 형성하는 것 및 주변 콘택 플러그들(31)과 연결되는 주변 회로 배선들(33)을 형성하는 것을 포함할 수 있다. 하부 매립 절연막(50)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다.
주변 회로 구조체(PS)를 형성한 후, 주변 회로 구조체(PS)를 덮는 수평막(100)이 형성될 수 있다. 수평막(100)은 하부 매립 절연막(50) 상에 형성될 수 있다. 수평막(100)은 반도체 물질로 이루어질 수 있으며, 단결정 또는 다결정 구조를 가질 수 있다.
셀 어레이 영역(CAR)의 수평막(100) 상에 서포트 구조체가 형성될 수 있다. 서포트 구조체는 셀 어레이 영역(CAR)의 수평막(100) 상에 적층된 서포트 희생 패턴(SSP) 및 서포트 도전 패턴(SP)을 포함하며, 연결 영역(CNR)의 수평막(100) 상에 배치된 매립 절연막(110)을 포함할 수 있다. 매립 절연막(110)은 서포트 희생 패턴(SSP)의 측벽 및 서포트 도전 패턴(SP)의 측벽을 덮을 수 있다.
서포트 구조체 상에 하부 몰드 구조체(LM)가 형성될 수 있다. 하부 몰드 구조체(LM)를 형성하는 것은, 하부 절연막들(ILDa) 및 하부 희생막들(LSL)이 수직적으로 번갈아 적층된 하부 박막 구조체(미도시)를 형성하는 것, 및 하부 박막 구조체에 대한 패터닝 공정들이 반복하여 계단 구조가 형성될 수 있다. 여기서, 하부 희생막들(LSL)은 하부 절연막(ILDa)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하부 희생막들(LSL)은 예를 들어, 서포트 희생 패턴(SSP)과 동일한 물질로 이루어질 수 있다.
도 16a 및 도 16b를 참조하면, 하부 패드 희생 패턴들(LPS)이 하부 희생막들(LSL)의 상면들 상에 각각 형성될 수 있으며, 하부 절연막들(ILDa)의 측벽들과 이격될 수 있다.
하부 패드 희생 패턴들(LPS)을 형성하는 것은, 하부 계단 구조가 형성된 하부 박막 구조체 상에 패드 희생막을 컨포말하게 증착하고, 하부 절연막들(ILDa)의 측벽들 상에서 패드 희생막의 일부분들을 제거함으로써 형성될 수 있다. 여기서, 하부 패드 희생 패턴들(LPS)은 하부 희생막들(LSL)과 동일한 물질을 포함하되, 하부 희생막들(LSL)보다 빠른 식각 속도를 가질 수 있다. 하부 패드 희생 패턴들(LPS)은 하부 희생막들(LSL)과 동일한 물질막을 증착한 후, 이온 주입 공정 또는 플라즈마 처리 공정을 수행하여 식각율을 변화시킬 수 있다. 다른 예로, 하부 패드 희생 패턴들(LPS)은 증착 공정시 증착 속도 및 공정 가스들을 제어하여 하부 희생막들(LSL)과 다른 식각율을 가질 수 있다.
다른 예에 따르면, 최상층의 하부 희생막(LSL)을 다른 하부 희생막들(LSL)보다 식각율이 높은 물질로 형성할 수도 있다. 또 다른 예로, 최상층의 하부 희생막(LSL)이 다른 하부 희생막들(LSL)보다 식각율이 높은 물질로 이루어질 수 있으며, 다른 하부 희생막들(LSL)보다 두꺼울 수 있다.
도 17a 및 도 17b를 참조하면, 최상층 하부 희생막(LSL) 상에 형성된 하부 패드 희생 패턴(LPS)을 패터닝하여 패드 몰드 패턴(PP)가 형성될 수 있다. 패드 몰드 패턴(PP)는 하부 패드 희생 패턴들(LPS)과 수평적으로 이격되어 셀 어레이 영역(CAR)에 가깝게 배치될 수 있다.
도 18a 및 도 18b를 참조하면, 하부 몰드 구조체(LM)를 덮는 하부 평탄 절연막(120)이 형성될 수 있다. 이어서, 하부 평탄 절연막(120) 및 최상층의 하부 희생막(LSL)을 관통하는 하부 분리 패턴(LSP)이 형성될 수 있다.
하부 분리 패턴(LSP)은 제 2 방향(D2)으로 연장되는 제 1 부분 및 제 1 부분으로부터 셀 어레이 영역(CAR)을 향해 제 1 방향(D1)으로 돌출되는 제 2 부분을 포함할 수 있다. 하부 분리 패턴(LSP)의 제 1 부분은 패드 몰드 패턴(PP)의 일측벽과 접촉할 수 있으며, 제 2 부분은 패드 몰드 패턴(PP)을 제 2 방향(D2)으로 분리시킬 수 있다.
하부 분리 패턴(LSP)이 차례로 적층된 제 1 내지 제 4 하부 희생막들(LSL) 중 제 3 및 제 4 하부 희생막들을 관통하는 것을 예로 들었으나, 본 발명은 이에 제한되지 않는다. 다른 예로, 앞서 제 3 하부 희생막을 관통하는 제 1 하부 분리 패턴(LSP1)을 형성한 후, 도 10에 도시된 바와 같이, 제 4 하부 희생막을 형성하고, 제 4 하부 희생막을 관통하는 제 2 하부 분리 패턴(LSP1)이 형성될 수 있다. 또 다른 예로, 차례로 제 1 내지 제 4 하부 희생막들(LSL) 및 하부 평탄 절연막(120)을 형성한 후, 도 11에 도시된 바와 같이, 제 3 및 제 4 하부 희생막들을 관통하는 제 1 하부 분리 패턴(LSP1) 및 제 4 하부 희생막을 관통하는 제 2 하부 분리 패턴(LSP2)을 차례로 형성할 수 있다.
도 19a 및 도 19b를 참조하면, 하부 평탄 절연막(120) 상에 중간 희생막들(MSL) 및 중간 절연막들(ILDb)이 수직적으로 번갈아 적층된 중간 몰드 구조체(MM)가 형성될 수 있다. 중간 몰드 구조체(MM) 상에 상부 희생막들(USL) 및 상부 절연막들(ILDc)이 수직적으로 번갈아 적층된 상부 몰드 구조체(UM)가 형성될 수 있다. 중간 및 상부 희생막들(MSL, USL)은 하부 희생막들(LSL)과 동일한 물질로 형성될 수 있다. 예를 들어, 중간 및 상부 희생막들(USL)은 실리콘 질화막으로 형성될 수 있으며, 중간 절연막들(ILDb)은 실리콘 산화막으로 형성될 수 있다.
중간 및 상부 몰드 구조체들(MM, UM)이 연결 영역(CNR)에서 내려가는 형태의 계단식 구조를 가질 수 있도록, 중간 및 상부 희생막들(USL) 및 중간 및 상부 절연막들(ILDb, ILDc)에 대한 패터닝 공정이 수행될 수 있다.
중간 몰드 구조체(MM)의 계단 구조는, 평면적 관점에서, 하부 몰드 구조체(LM)의 패드 몰드 패턴(PP)를 덮을 수 있다. 하부 몰드 구조체(LM)의 패드 몰드 패턴(PP)은, 평면적 관점에서, 중간 몰드 구조체(MM)의 계단 구조와 상부 몰드 구조체(UM)의 계단 구조 사이에 배치될 수 있다.
이어서, 중간 및 상부 패드 희생 패턴들(MPS, UPS)이 중간 및 상부 희생막들(MSL, USL)의 상면들 상에 각각 형성될 수 있으며, 중간 및 상부 절연막들(ILDb, ILDc)의 측벽들과 이격될 수 있다. 중간 및 상부 패드 희생 패턴들(MPS, UPS)을 형성하는 것은, 앞서 도 16을 참조하여 설명한 하부 패드 희생 패턴들(LPS)을 형성하는 것과 동일한 방법이 이용될 수 있다. 이에 따라, 중간 및 상부 패드 희생 패턴들(MPS, UPS)은 중간 희생막들(MSL)보다 상대적으로 빠른 식각 속도를 가질 수 있다. 중간 패드 희생 패턴들(MPS)은, 평면적 관점에서, 패드 몰드 패턴(PP)과 하부 패드 희생 패턴들(LPS) 사이에 배치될 수 있다. 중간 및 상부 패드 희생 패턴들(MPS, UPS)을 형성한 후, 상부 평탄 절연막(130)이 형성될 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하면, 제 1 방향(D1)으로 연장되며 상부 몰드 구조체(UM)를 관통하여 상부 몰드 구조체(UM)를 라인 패턴들로 분리하는 상부 분리 패턴(USP)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)에서, 상부, 중간, 및 하부 몰드 구조체들(UM, MM, LM) 및 서포트 구조체를 관통하는 수직 반도체 패턴들(VS)이 형성될 수 있다. 수직 반도체 패턴들(VS)을 형성하는 것은, 상부, 중간, 및 하부 몰드 구조체들(UM, MM, LM) 및 서포트 구조체를 관통하여 수평막(100)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 데이터 저장층 및 수직 반도체 패턴(VS)을 차례로 증착하는 것을 포함할 수 있다.
수직 반도체 패턴들(VS)을 형성한 후, 수직 반도체 패턴들(VS)의 상면들을 덮는 제 1 층간 절연막(140)이 상부 평탄 절연막(130) 상에 형성될 수 있다. 이어서, 제 1 및 제 2 분리 트렌치들(T1, T2)이 형성될 수 있다.
제 1 및 제 2 분리 트렌치들(T1, T2)은 상부, 중간, 및 하부 몰드 구조체들(LM, MM, UM) 및 서포트 구조체를 관통하여 수평막(100)을 노출시킬 수 있다. 제 1 및 제 2 분리 트렌치들(T1, T2)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다. 제 2 분리 트렌치(T2)는 제 1 분리 트렌치들(T1)에 비해 제 1 방향(D1)으로 길이가 짧을 수 있다. 제 2 분리 트렌치(T2)는 제 1 방향(D1)으로 하부 분리 패턴(LSP)의 제 2 부분과 연결될 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하면, 제 1 및 제 2 분리 트렌치들(T1, T2)에 노출된 하부, 중간, 및 상부 희생막들(LSL, MSL, USL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. 게이트 영역들(GR)은 절연막들(ILDa, ILDb, ILDc), 수직 반도체 패턴들(VS), 및 수평막(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 하부, 중간, 및 상부 희생막들(LSL, MSL, USL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 하부, 중간, 및 상부 희생막들(LSL, MSL, USL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 하부 및 중간 희생막들(LSL, MSL)의 일부분들 및 패드 몰드 패턴(PP)의 일부분이 잔류하여, 하부 및 상부 몰드 패턴들(LMP, UMP)이 형성될 수 있다.
리세스 영역을 형성하는 등방성 식각 공정시 하부, 중간 및, 상부 몰드 구조체들(LM, MM, UM)의 계단 구조에서, 하부, 중간, 및 상부 패드 희생 패턴들(LPS, MPS, UPS)의 식각 속도가 빠르기 때문에, 게이트 영역(GR)은 제 2 방향(D2)으로 확장될 수 있다. 이에 따라, 게이트 영역들(GR)은 연결 영역(CNR)에서 패드 영역들(PR)을 각각 포함할 수 있다.
도 22a 및 도 22b를 참조하면, 게이트 영역들(GR) 내에 수평 절연 패턴들 및 전극들(GGE, CGE, SGE)이 형성함으로써, 수평막(100) 상에 전극 구조체(ST)가 형성될 수 있다. 여기서, 수평 절연 패턴은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 전극들(GGE, CGE, SGE)을 형성한 후에, 제 1 및 제 2 분리 트렌치들(T1, T2) 내에 절연 물질이 채워질 수 있으며, 제 1 및 제 2 분리 트렌치들(T1, T2) 내에 도전 플러그들이 형성될 수도 있다.
도 23a 및 도 23b를 참조하면, 제 1 및 제 2 층간 절연막들(140, 150)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)의 비트 라인 콘택 플러그들(BPLG), 연결 영역(CNR)의 제 1 내지 제 4 콘택 플러그들(PLG1~PLG4)이 형성될 수 있다. 비트 라인 콘택 플러그들(BPLG) 및 제 1 내지 제 4 콘택 플러그들(PLG1~PLG4)은 금속 및/또는 금속질화물을 포함할 수 있다.
제 1 내지 제 4 콘택 플러그들(PLG1~PLG4)을 형성시 각 전극의 패드부(PAD) 아래에 위치하는 하부 및 상부 몰드 패턴들(LMP, UMP)이 식각 정지막으로 사용될 수 있다. 이와 달리, 제 1 내지 제 4 콘택 플러그들(PLG1~PLG4)은 패드부(PAD) 아래에 위치하는 하부 및 상부 몰드 패턴들(LMP, UMP)을 연속적으로 관통하여 주변 로직 구조체(PS)의 주변 회로 배선들(33)에 접속될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및
상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층되며, 상기 셀 어레이 영역 내의 전극부 및 상기 연결 영역 내의 패드부를 포함하는 복수 개의 전극들을 포함하되,
상기 전극들은 상기 기판으로부터 제 1 레벨에 위치하는 제 1 전극, 상기 제 1 레벨보다 높은 제 2 레벨에 위치하는 제 2 전극을 포함하고,
상기 제 1 전극의 상기 패드부가 상기 제 2 전극의 상기 패드부보다 상기 셀 어레이 영역에 가깝게 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극 구조체는 상기 연결 영역에서 상기 제 2 전극과 동일한 레벨에 위치하는 상부 몰드 패턴을 더 포함하되,
상기 제 1 전극의 상기 패드부는, 평면적 관점에서, 상기 상부 몰드 패턴과 오버랩되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극 구조체는 상기 제 1 레벨보다 낮은 제 3 레벨에 위치하는 제 3 전극 및 상기 연결 영역에서 상기 제 3 전극과 동일한 레벨에 위치하는 하부 몰드 패턴을 더 포함하되,
상기 제 1 전극의 상기 패드부는, 평면적 관점에서, 상기 하부 몰드 패턴과 오버랩되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극 구조체는 상기 연결 영역에서 상기 제 1 전극과 동일한 레벨에 위치하는 하부 몰드 패턴을 더 포함하되,
상기 제 2 전극의 상기 패드부는 상기 하부 몰드 패턴과 오버랩되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극들은 상기 제 2 레벨보다 높은 제 4 레벨에 위치하는 제 4 전극을 더 포함하되,
상기 제 4 전극의 상기 패드부는 상기 제 1 전극의 패드부보다 상기 셀 어레이 영역에 가깝게 배치되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 전극의 상기 패드부에 접속되는 제 1 콘택 플러그; 및
상기 제 2 전극의 상기 패드부에 접속되는 제 2 콘택 플러그를 더 포함하되,
상기 전극 구조체는 상기 연결 영역에서 상기 제 2 전극과 동일한 레벨에 위치하는 상부 몰드 패턴을 더 포함하고,
상기 제 1 콘택 플러그는 상기 상부 몰드 패턴을 관통하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극 구조체는 상기 연결 영역에서 상기 제 2 전극과 동일한 레벨에 위치하는 상부 몰드 패턴을 더 포함하되,
상기 3차원 반도체 메모리 장치는:
상기 제 1 전극의 상기 패드부에 접속되는 제 1 콘택 플러그;
상기 제 2 전극의 상기 패드부에 접속되는 제 2 콘택 플러그; 및
상기 제 1 및 제 2 콘택 플러그들과 이격되어 상기 상부 몰드 패턴을 관통하는 관통 플러그를 더 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 전극들 각각의 상기 패드부는 상기 제 1 방향으로 연장되는 라인 부분 및 상기 라인 부분으로부터 상기 제 1 방향과 교차하는 제 2 방향으로 돌출되는 돌출 부분을 포함하는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 돌출 부분의 두께는 상기 라인 부분의 두께보다 큰 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 돌출 부분의 상면이 상기 라인 부분의 상면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
- 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및
상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들 및 상기 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 몰드 패턴들을 포함하되,
상기 전극들은:
상기 기판으로부터 동일한 레벨에서 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되는 제 1 전극들; 및
상기 제 1 전극들 상에 수직적으로 적층된 제 2 전극들을 포함하고,
상기 제 1 및 제 2 전극들 각각은 상기 셀 어레이 영역에서 전극부 및 상기 연결 영역에서 패드부를 포함하되,
상기 제 1 전극들의 상기 패드부들은 상기 제 2 전극들의 상기 패드부들보다 상기 셀 어레이 영역에 가깝게 위치하고,
상기 제 1 및 제 2 전극들의 상기 패드부들은, 평면적 관점에서, 상기 몰드 패턴들과 오버랩되는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제 1 전극들의 패드부들과 인접하며, 상기 제 2 방향으로 연장되는 제 1 부분 및 상기 제 1 부분으로부터 상기 제 1 방향으로 연장되어 상기 제 1 전극들 사이에 배치된 제 2 부분을 포함하는 하부 분리 패턴을 더 포함하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부 분리 패턴은, 평면적 관점에서, 상기 몰드 패턴들과 오버랩되는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 1 및 제 2 방향들에 대해 수직하는 제 3 방향으로 상기 전극 구조체를 관통하는 전극 분리 구조체를 더 포함하되,
상기 전극 분리 구조체는 상기 하부 분리 패턴의 제 2 부분과 접하는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제 1 및 제 2 방향들에 대해 수직하는 제 3 방향으로 상기 전극 구조체를 관통하는 전극 분리 구조체를 더 포함하되,
상기 전극 분리 구조체는 상기 제 1 방향으로 상기 제 1 전극의 길이보다 짧은 길이를 갖는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 전극 구조체는 상기 제 1 전극들과 동일한 레벨에 위치하는 하부 몰드 패턴을 더 포함하되,
상기 하부 몰드 패턴의 일부는 상기 제 1 전극들의 패드부들 사이에 위치하는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 몰드 패턴들을 관통하는 관통 플러그를 더 포함하는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제 1 전극들의 상기 패드부들은 수직적으로 인접하는 상기 몰드 패턴들 사이에 위치하는 3차원 반도체 메모리 장치.
- 제 1 연결 영역, 제 2 연결 영역, 및 상기 제 1 및 제 2 연결 영역들 사이에 제공된 셀 어레이 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 제 1 및 제 2 연결 영역들로 제 1 방향을 따라 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 것;
상기 제 1 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 제 1 몰드 패턴들; 및
상기 제 2 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 제 2 몰드 패턴들을 포함하되,
상기 전극들 각각은 상기 셀 어레이 영역에서 전극부, 상기 제 1 연결 영역 상의 제 1 패드부, 및 상기 제 2 연결 영역 상의 제 2 패드부를 포함하되,
상기 전극들의 상기 제 1 패드부들은, 평면적 관점에서, 상기 제 1 몰드 패턴들과 오버랩되고, 상기 전극들의 제 2 패드부들은, 평면적 관점에서, 상기 제 2 몰드 패턴들과 오버랩되는 3차원 반도체 메모리 장치. - 제 19 항에 있어서,
상기 전극들은 상기 기판으로부터 제 1 레벨에 위치하는 제 1 전극 및 상기 제 1 레벨보다 높은 제 2 레벨에 위치하는 제 2 전극을 포함하되,
상기 제 1 전극의 상기 제 1 및 제 2 패드부들은 상기 제 2 전극의 상기 제 1 및 제 2 패드부들보다 상기 셀 어레이 영역에 가깝게 위치하는 3차원 반도체 메모리 장치.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190057105A KR20200132136A (ko) | 2019-05-15 | 2019-05-15 | 3차원 반도체 메모리 장치 |
US16/733,849 US11164886B2 (en) | 2019-05-15 | 2020-01-03 | Three-dimensional semiconductor memory device |
CN202010100961.5A CN111952309B (zh) | 2019-05-15 | 2020-02-19 | 三维半导体存储器件 |
US17/515,981 US11678488B2 (en) | 2019-05-15 | 2021-11-01 | Three-dimensional semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190057105A KR20200132136A (ko) | 2019-05-15 | 2019-05-15 | 3차원 반도체 메모리 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20200132136A true KR20200132136A (ko) | 2020-11-25 |
Family
ID=73231333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020190057105A KR20200132136A (ko) | 2019-05-15 | 2019-05-15 | 3차원 반도체 메모리 장치 |
Country Status (2)
Country | Link |
---|---|
US (2) | US11164886B2 (ko) |
KR (1) | KR20200132136A (ko) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102707458B1 (ko) * | 2018-12-21 | 2024-09-23 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
KR20200132136A (ko) | 2019-05-15 | 2020-11-25 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
KR102707654B1 (ko) * | 2019-07-29 | 2024-09-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
WO2021146897A1 (en) * | 2020-01-21 | 2021-07-29 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional nand memory device and method of forming the same |
US11342245B2 (en) * | 2020-05-22 | 2022-05-24 | Sandisk Technologies Llc | Through-stack contact via structures for a three-dimensional memory device and methods of forming the same |
US11367736B2 (en) * | 2020-05-22 | 2022-06-21 | Sandisk Technologies Llc | Through-stack contact via structures for a three-dimensional memory device and methods of forming the same |
US11355506B2 (en) | 2020-05-22 | 2022-06-07 | Sandisk Technologies Llc | Through-stack contact via structures for a three-dimensional memory device and methods of forming the same |
KR20220017027A (ko) * | 2020-08-03 | 2022-02-11 | 삼성전자주식회사 | 반도체 장치 |
KR20220073357A (ko) * | 2020-11-26 | 2022-06-03 | 에스케이하이닉스 주식회사 | 3차원 메모리 장치 및 그 제조방법 |
KR20220162471A (ko) | 2021-06-01 | 2022-12-08 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 전자 시스템 |
KR20220164100A (ko) * | 2021-06-03 | 2022-12-13 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 데이터 저장 시스템 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101502585B1 (ko) * | 2008-10-09 | 2015-03-24 | 삼성전자주식회사 | 수직형 반도체 장치 및 그 형성 방법 |
US8445347B2 (en) | 2011-04-11 | 2013-05-21 | Sandisk Technologies Inc. | 3D vertical NAND and method of making thereof by front and back side processing |
JP2012234980A (ja) | 2011-05-02 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
US8765598B2 (en) | 2011-06-02 | 2014-07-01 | Micron Technology, Inc. | Conductive structures, systems and devices including conductive structures and related methods |
KR20130123165A (ko) | 2012-05-02 | 2013-11-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
KR101933116B1 (ko) | 2012-09-13 | 2018-12-27 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
KR102088814B1 (ko) | 2013-05-27 | 2020-03-13 | 삼성전자주식회사 | 불휘발성 메모리 장치 |
US9917096B2 (en) | 2014-09-10 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
KR102424720B1 (ko) | 2015-10-22 | 2022-07-25 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
US9768233B1 (en) | 2016-03-01 | 2017-09-19 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
KR102581038B1 (ko) | 2016-03-15 | 2023-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR102369654B1 (ko) | 2017-06-21 | 2022-03-03 | 삼성전자주식회사 | 반도체 장치 |
KR102522164B1 (ko) * | 2017-11-20 | 2023-04-17 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
KR102631939B1 (ko) * | 2018-02-07 | 2024-02-02 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
US10700441B2 (en) * | 2018-07-20 | 2020-06-30 | Huawei Technologies Co., Ltd. | Configurable wide scan angle array |
KR20200132136A (ko) | 2019-05-15 | 2020-11-25 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
-
2019
- 2019-05-15 KR KR1020190057105A patent/KR20200132136A/ko active IP Right Grant
-
2020
- 2020-01-03 US US16/733,849 patent/US11164886B2/en active Active
-
2021
- 2021-11-01 US US17/515,981 patent/US11678488B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11678488B2 (en) | 2023-06-13 |
US11164886B2 (en) | 2021-11-02 |
US20200365616A1 (en) | 2020-11-19 |
US20220059565A1 (en) | 2022-02-24 |
CN111952309A (zh) | 2020-11-17 |
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US20150069485A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right |