KR20200127106A - 3차원 반도체 메모리 장치 - Google Patents

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KR20200127106A
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안종선
심재룡
정기용
한지훈
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Abstract

3차원 반도체 메모리 장치는, 수평적으로 서로 이격되는 반도체층들, 상기 반도체층들 사이에 개재되는 매립 절연층, 상기 반도체층들 상에 각각 배치되는 셀 어레이 구조체들, 및 상기 셀 어레이 구조체들 사이에 상기 매립 절연층 상에 배치되는 분리 구조체를 포함한다. 상기 셀 어레이 구조체들의 각각은 상기 반도체층들의 각각의 상면에 수직한 방향으로 적층되는 전극들을 포함하는 전극 구조체, 및 상기 반도체층들의 각각과 상기 전극 구조체 사이에 배치되는 소스 구조체를 포함한다. 상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 매립 절연층 상으로 연장되고, 상기 분리 구조체는 상기 셀 어레이 구조체들의 상기 소스 구조체들 사이에 개재된다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 결함이 최소화된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 수평적으로 서로 이격되는 반도체층들; 상기 반도체층들 사이에 개재되는 매립 절연층; 상기 반도체층들 상에 각각 배치되는 셀 어레이 구조체들; 및 상기 셀 어레이 구조체들 사이에 상기 매립 절연층 상에 배치되는 분리 구조체를 포함할 수 있다. 상기 셀 어레이 구조체들의 각각은: 상기 반도체층들의 각각의 상면에 수직한 방향으로 적층되는 전극들을 포함하는 전극 구조체; 및 상기 반도체층들의 각각과 상기 전극 구조체 사이에 배치되는 소스 구조체를 포함할 수 있다. 상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 매립 절연층 상으로 연장되고, 상기 분리 구조체는 상기 셀 어레이 구조체들의 상기 소스 구조체들 사이에 개재될 수 있다.
본 발명의 개념에 따르면, 소스 도전막이 반도체 기판의 가장자리에서 상기 반도체 기판과 직접 접촉하는 단일층으로 형성될 수 있다. 상기 소스 도전막이 상기 반도체 기판과 접촉한 상태에서, 수직 홀들을 형성하는 이방성 식각 공정이 수행될 수 있고, 이에 따라, 상기 이방성 식각 공정 동안 유도된 양전하들이 상기 소스 도전막을 통해 상기 반도체 기판으로 배출(discharge)될 수 있다. 따라서, 상기 양전하들에 의한 아킹(arcing) 불량이 방지될 수 있고, 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들이 집적된 반도체 기판을 나타내는 개념도이다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도로, 도 1의 A부분의 확대도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이고, 도 5는 도 4의 I-I'선에 따라 자른 단면도이다.
도 6은 도 5의 소스 구조체(SC)를 나타내는 평면도이다.
도 7은 도 5의 B부분의 확대도이다.
도 8 내지 도 19는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는, 도 4의 I-I'선에 대응하는 단면도들이다.
도 20은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도로, 도 1의 A부분의 확대도이다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도로, 도 1의 A부분의 확대도이다.
도 22는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도 4의 I-I'선에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들이 집적된 반도체 기판을 나타내는 개념도이다.
도 1을 참조하면, 반도체 기판(1, 일 예로, 웨이퍼)은 반도체 칩들이 각각 형성되는 칩 영역들(10), 및 상기 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역을 포함할 수 있다. 상기 칩 영역들(10)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 상기 칩 영역들(10)의 각각은 평면적 관점에서 상기 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 상기 스크라이브 라인 영역(20)은 상기 제1 방향(D1)으로 서로 인접하는 상기 칩 영역들(10) 사이, 및 상기 제2 방향(D2)으로 서로 인접하는 상기 칩 영역들(10) 사이에 개재될 수 있다. 상기 반도체 기판(1)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막 기판일 수 있다. 상기 반도체 기판(1)은 일 예로, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 제공될 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도로, 도 1의 A부분의 확대도이다.
도 1 및 도 2를 참조하면, 복수의 셀 어레이 구조체들(CS)이 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 배치될 수 있다. 상기 칩 영역들(10)의 각각 상에서, 상기 셀 어레이 구조체들(CS)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있고, 서로 이격될 수 있다. 상기 셀 어레이 구조체들(CS)의 각각은 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함할 수 있다. 상기 셀 어레이 구조체들(CS)은 복수의 반도체층들(100) 상에 각각 배치될 수 있다. 상기 반도체층들(100)은 상기 칩 영역들(10)의 각각 상에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있고, 서로 이격될 수 있다. 상기 셀 어레이 구조체들(CS)의 각각 및 이에 대응하는 반도체층(100)은 하나의 매트(MAT)를 구성할 수 있고, 상기 매트(MAT)는 3차원 반도체 메모리 장치의 소거 동작이 독립적으로 수행되는 일 단위일 수 있다.
매립 절연층(105)이 상기 칩 영역들(10)의 각각 상에 상기 반도체층들(100) 사이에 개재될 수 있다. 상기 반도체층들(100)의 각각은 평면적 관점에서 상기 매립 절연층(105)에 의해 둘러싸일 수 있다. 상기 매립 절연층(105)은 상기 제1 방향(D1)으로 서로 인접하는 상기 반도체층들(100) 사이, 및 상기 제2 방향(D2)으로 서로 인접하는 상기 반도체층들(100) 사이에 개재될 수 있다. 상기 셀 어레이 구조체들(CS)은 소스 구조체들(SC)을 각각 포함할 수 있다. 상기 소스 구조체들(SC)은 상기 반도체층들(100) 상에서 수평적으로(즉, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라) 연장될 수 있고, 상기 반도체층들(100) 상에서부터 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상으로 연장될 수 있다.
복수의 분리 구조체들(IS)이 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 배치될 수 있다. 상기 분리 구조체들(IS)은 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에 배치될 수 있고, 평면적 관점에서 상기 셀 어레이 구조체들(CS)의 각각을 둘러싸도록 배치될 수 있다. 일부 실시예들에 따르면, 상기 분리 구조체들(IS)은 상기 셀 어레이 구조체들(CS)의 각각의 주위에서 서로 이격되도록 배열될 수 있다. 상기 분리 구조체들(IS) 중 하나는 상기 셀 어레이 구조체들(CS) 중, 상기 제1 방향(D1)으로 서로 인접하는 한 쌍의 셀 어레이 구조체들(CS) 사이에 배치될 수 있고, 이 경우, 상기 분리 구조체들(IS) 중 상기 하나는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 분리 구조체들(IS) 중 다른 하나는 상기 셀 어레이 구조체들(CS) 중, 상기 제2 방향(D2)으로 서로 인접하는 다른 한 쌍의 셀 어레이 구조체들(CS) 사이에 배치될 수 있고, 이 경우, 상기 분리 구조체들(IS) 중 상기 다른 하나는 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 분리 구조체들(IS)에 의해 전기적으로 서로 분리될 수 있다. 상기 셀 어레이 구조체들(CS)의 각각의 상기 소스 구조체(SC)는 상기 매립 절연층(105) 상으로 수평적으로 연장될 수 있고, 상기 분리 구조체들(IS) 중 대응하는 분리 구조체들(IS)에 접할 수 있다. 상기 분리 구조체들(IS)의 각각은 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC) 중, 인접하는 소스 구조체들(SC) 사이에 개재될 수 있고, 상기 인접하는 소스 구조체들(SC)을 서로 전기적으로 분리할 수 있다. 상기 분리 구조체들(IS) 중 상기 하나는 상기 제1 방향(D1)으로 서로 인접하는 상기 한 쌍의 셀 어레이 구조체들(CS)의 소스 구조체들(SC) 사이에 개재될 수 있고, 상기 한 쌍의 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)을 서로 전기적으로 분리시킬 수 있다. 상기 한 쌍의 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 매립 절연층(105) 상으로 수평적으로 연장될 수 있고, 상기 분리 구조체들(IS) 중 상기 하나에 접할 수 있다. 상기 분리 구조체들(IS) 중 상기 다른 하나는 상기 제2 방향(D2)으로 서로 인접하는 상기 다른 한 쌍의 셀 어레이 구조체들(CS)의 소스 구조체들(SC) 사이에 개재될 수 있고, 상기 다른 한 쌍의 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)을 서로 전기적으로 분리시킬 수 있다. 상기 다른 한 쌍의 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 매립 절연층(105) 상으로 수평적으로 연장될 수 있고, 상기 분리 구조체들(IS) 중 상기 다른 하나에 접할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3을 참조하면, 도 2의 상기 셀 어레이 구조체들(CS)의 각각은 공통 소스 라인(CSL), 복수의 비트 라인들(BL0-BL2), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 비트 라인들(BL0-BL2)의 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각은 서로 직렬 연결된, 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)를 포함할 수 있다. 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소를 포함할 수 있다. 일 예로, 상기 셀 스트링들(CSTR)의 각각은 서로 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있고, 상기 제2 스트링 선택 트랜지스터(SST2)는 대응하는 비트 라인(BL0, BL1, BL2)에 접속될 수 있다. 이와 달리, 상기 셀 스트링들(CSTR)의 각각은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
상기 메모리 셀 트랜지스터들(MCT)은 상기 제1 스트링 선택 트랜지스터(SST1)와 상기 접지 선택 트랜지스터(GST) 사이에서 서로 직렬 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각의 상기 소거 제어 트랜지스터(ECT)는 상기 접지 선택 트랜지스터(GST)와 상기 공통 소스 라인(CSL) 사이에 연결될 수 있다. 일부 실시예들에 따르면, 상기 셀 스트링들(CSTR)의 각각은 상기 제1 스트링 선택 트랜지스터(SST1)와 상기 메모리 셀 트랜지스터(MCT) 사이 및/또는, 상기 접지 선택 트랜지스터(GST)와 상기 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다. 상기 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있고, 상기 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있고, 상기 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 상기 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있으며, 상기 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다. 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 상기 소거 제어 트랜지스터들(ECT)은 상기 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 5는 도 4의 I-I'선에 따라 자른 단면도이다. 도 6은 도 5의 소스 구조체(SC)를 나타내는 평면도이고, 도 7은 도 5의 B부분의 확대도이다.
도 4 및 도 5를 참조하면, 반도체 기판(1) 상에 주변 회로 구조체(PS)가 배치될 수 있다. 상기 반도체 기판(1)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 상기 주변 회로 구조체(PS)는 상기 반도체 기판(1) 상에 집적되는 주변 회로들, 및 상기 주변 회로들을 덮는 하부 절연막(40)을 포함할 수 있다. 상기 주변 회로들은 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 상기 반도체 기판(1) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다.
일 예로, 소자분리막(11)이 상기 반도체 기판(1) 내에 배치되어 활성 영역(ACT)이 정의될 수 있다. 상기 반도체 기판(1)의 상기 활성 영역(ACT) 상에 복수의 주변 트랜지스터들(PTR)이 배치될 수 있다. 상기 주변 트랜지스터들(PTR)의 각각은 상기 반도체 기판(1) 상의 주변 게이트 전극(21), 상기 반도체 기판(1)과 상기 주변 게이트 전극(21) 사이의 주변 게이트 절연막(23), 상기 주변 게이트 전극(21) 상의 주변 게이트 캐핑 패턴(25), 및 상기 주변 게이트 전극(21)의 측면들 상의 주변 게이트 스페이서들(27)을 포함할 수 있다. 상기 주변 트랜지스터들(PTR)의 각각은 상기 주변 게이트 전극(21)의 양 측에 상기 반도체 기판(1) 내에 배치되는 주변 소스/드레인 영역들(29)을 더 포함할 수 있다. 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 상기 주변 트랜지스터들(PTR)의 상기 주변 소스/드레인 영역들(29)에 전기적으로 연결될 수 있다. 상기 주변 트랜지스터들(PTR), 상기 주변 회로 배선들(33), 및 상기 주변 콘택 플러그들(31)은 상기 주변 회로들(일 예로, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등)을 구성할 수 있다.
상기 하부 절연막(40)은 상기 주변 트랜지스터들(PTR), 상기 주변 회로 배선들(33), 및 상기 주변 콘택 플러그들(31)을 덮을 수 있다. 상기 하부 절연막(40)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
반도체층들(100)이 상기 하부 절연막(40) 상에 수평적으로 이격되도록 배치될 수 있다. 상기 반도체층들(100)은 상기 반도체 기판(1)의 상면(1U)에 평행한 방향(일 예로, 상기 제2 방향(D2))으로 서로 이격될 수 있고, 상기 반도체층들(100)의 바닥면들은 상기 하부 절연막(40)과 접촉할 수 있다. 상기 반도체층들(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 상기 반도체층들(100)은 제1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있고, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
매립 절연층(105)이 상기 반도체층들(100) 사이에 상기 하부 절연막(40) 상에 배치될 수 있다. 상기 반도체층들(100)은 상기 매립 절연층(105)에 의해 서로 분리될 수 있고, 상기 매립 절연층(105)의 바닥면은 상기 하부 절연막(40)과 접촉할 수 있다. 상기 매립 절연층(105)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체들(CS)이 상기 반도체층들(100) 상에 각각 배치될 수 있다. 상기 셀 어레이 구조체들(CS)의 각각은 상기 반도체층들(100)의 각각 상에 차례로 적층되는 소스 구조체(SC) 및 전극 구조체(ST)를 포함할 수 있다. 상기 상기 소스 구조체(SC)는 상기 반도체층들(100)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 소스 구조체(SC) 및 상기 전극 구조체(ST)는 상기 반도체 기판(1)의 상기 상면(1U)에 수직한 제3 방향(D3)을 따라 차례로 적층될 수 있다.
상기 반도체층들(100)의 각각은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 상기 전극 구조체(ST)는 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR) 상에 배치될 수 있고, 상기 반도체 기판(1)의 상기 상면(1U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 상기 셀 어레이 영역(CAR)으로부터 상기 연결 영역(CNR)상으로 연장될 수 있다. 상기 소스 구조체(SC)는 상기 전극 구조체(ST) 아래에서 상기 반도체 기판(1)의 상기 상면(1U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 상기 셀 어레이 영역(CAR)으로부터 상기 연결 영역(CNR) 상으로 연장될 수 있고, 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상으로 더 연장될 수 있다.
상기 소스 구조체(SC)는 상기 반도체층들(100)의 각각 상에 차례로 적층된 제1 소스 도전 패턴(SCP1) 및 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 상기 제1 소스 도전 패턴(SCP1)은 상기 반도체층들(100)의 각각과 직접 접할 수 있다. 일부 실시예들에 따르면, 상기 제1 소스 도전 패턴(SCP1)과 상기 반도체층들(100)의 각각 사이에 절연막이 제공될 수도 있다. 상기 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)은 제2 도전형을 갖는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상기 제1 소스 도전 패턴(SCP1) 내 상기 불순물의 농도는 상기 제2 소스 도전 패턴(SCP2) 내 상기 불순물의 농도보다 클 수 있다. 일부 실시예들에 따르면, 상기 제2 소스 도전 패턴(SCP2)은 금속 물질을 포함할 수도 있다.
도 5 및 도 6을 참조하면, 상기 제1 소스 도전 패턴(SCP1)은 상기 반도체층들(100)의 각각 상에 국소적으로 제공될 수 있고, 그 내부를 관통하는 개구부(OP)를 가질 수 있다. 상기 제1 소스 도전 패턴(SCP1)의 일부는 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR) 상에 배치될 수 있고, 상기 제1 소스 도전 패턴(SCP1)의 다른 일부는 상기 반도체층들(100)의 각각의 상기 연결 영역(CNR) 상에 배치될 수 있다. 상기 개구부(OP)는 상기 반도체층들(100)의 각각의 상기 연결 영역(CNR) 상에서 상기 제1 소스 도전 패턴(SCP1)의 상기 일부와 상기 제1 소스 도전 패턴(SCP1)의 상기 다른 일부 사이에 배치될 수 있다.
상기 제2 소스 도전 패턴(SCP2)은 상기 제1 소스 도전 패턴(SCP1)의 상면을 덮을 수 있고, 상기 제1 소스 도전 패턴(SCP1) 내 상기 개구부(OP)를 채울 수 있다. 상기 제2 소스 도전 패턴(SCP2)의 일부는 상기 제1 소스 도전 패턴(SCP1) 내 상기 개구부(OP)의 내면을 덮을 수 있고, 상기 반도체층들(100)의 각각 상의 제1 절연막(107)과 접할 수 있다. 일부 실시예들에 따르면, 상기 제1 절연막(107)은 생략될 수 있고, 이 경우, 상기 제2 소스 도전 패턴(SCP2)의 상기 일부는 상기 반도체층들(100)의 각각과 직접 접할 수 있다. 상기 제2 소스 도전 패턴(SCP2)은 상기 반도체 기판(1)의 상기 상면(1U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상으로 연장될 수 있다. 일부 실시예들에 따르면, 상기 제2 소스 도전 패턴(SCP2)은 상기 반도체층들(100)의 각각으로부터 상기 매립 절연층(105) 상으로 연장되는 적어도 하나의 돌출부(SCP2_P)를 포함할 수 있다. 상기 제1 절연막(107)이 상기 매립 절연층(105) 상에 배치되어 상기 제2 소스 도전 패턴(SCP2)과 상기 매립 절연층(105) 사이에 개재될 수 있다. 상기 제2 소스 도전 패턴(SCP2)은 리세스된 상면들(RS)을 가질 수 있고, 제2 절연막(109)이 상기 제2 소스 도전 패턴(SCP2)의 상기 리세스된 상면들(RS) 상에 배치될 수 있다. 상기 제1 절연막(107) 및 상기 제2 절연막(109)은 일 예로, 실리콘 산화막을 포함할 수 있다.
도 4 및 도 5를 다시 참조하면, 상기 전극 구조체(ST)는 하부 전극 구조체(LST), 상부 전극 구조체(UST), 및 상기 하부 전극 구조체(LST)와 상기 상부 전극 구조체(UST) 사이에 제공된 평탄 절연막(120)을 포함할 수 있다. 상기 하부 전극 구조체(LST)는 상기 소스 구조체(SC) 상에 상기 제3 방향(D3)을 따라 교대로 적층된, 하부 게이트 전극들(EGE, GGE) 및 하부 절연막들(110a)을 포함할 수 있다. 상기 상부 전극 구조체(UST)는 상기 평탄 절연막(120) 상에 상기 제3 방향(D3)을 따라 교대로 적층된, 상부 게이트 전극들(CGE, SGE) 및 상부 절연막들(110b)을 포함할 수 있다. 상기 평탄 절연막(120)은 상기 하부 게이트 전극들(EGE, GGE) 중 최상층의 게이트 전극(GGE), 및 상기 상부 게이트 전극들(CGE, SGE) 중 최하층의 게이트 전극(CGE) 사이에 개재될 수 있다. 상기 하부 절연막들(110a), 상기 상부 절연막들(110b), 및 상기 평탄 절연막(120)의 각각은 상기 제3 방향(D3)에 따른 두께를 가질 수 있다. 상기 평탄 절연막(120)은 상기 하부 및 상부 절연막들(110a, 110b)보다 두꺼운 두께를 가질 수 있다. 상기 하부 및 상부 절연막들(110a, 110b) 중 최상층의 절연막(110b)은 상기 하부 및 상부 절연막들(110a, 110b) 중 나머지 절연막들(110a, 110b)보다 두꺼울 수 있다. 상기 하부 게이트 전극들(EGE, GGE) 및 상기 상부 게이트 전극들(CGE, SGE)은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (일 예로, 질화티타늄, 질화탄탈늄 등) 및/또는 전이금속(일 예로, 티타늄, 탄탈늄 등)을 포함할 수 있다. 상기 하부 절연막들(110a), 상기 상부 절연막들(110b), 및 상기 평탄 절연막(120)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
상기 하부 게이트 전극들(EGE, GGE)은 소거 제어 게이트 전극(EGE), 및 상기 소거 제어 게이트 전극(EGE) 상의 접지 선택 게이트 전극(GGE)을 포함할 수 있다. 상기 소거 제어 게이트 전극(EGE)은 상기 소스 구조체(SC)에 인접할 수 있다. 상기 하부 절연막들(110a) 중 최하층의 하부 절연막(110a)이 상기 소거 제어 게이트 전극(EGE)과 상기 소스 구조체(SC) 사이에 개재될 수 있다. 상기 소거 제어 게이트 전극(EGE)은 도 3의 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터(ECT)의 게이트 전극으로 이용될 수 있다. 상기 접지 선택 게이트 전극(GGE)은 도 3의 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 상부 게이트 전극들(CGE, SGE)은 셀 게이트 전극들(CGE) 및 스트링 선택 게이트 전극(SGE)을 포함할 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 접지 선택 게이트 전극(GGE)과 상기 스트링 선택 게이트 전극(SGE) 사이에 제공될 수 있고, 상기 반도체 기판(1)의 상기 상면(1U)으로부터 서로 다른 높이에 위치할 수 있다. 상기 셀 게이트 전극들(CGE)은 도 3의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다. 상기 스트링 선택 게이트 전극(SGE)은 도 3의 스트링 선택 트랜지스터(SST2)의 게이트 전극으로 이용될 수 있다. 일부 실시예들에 따르면, 추가적인 스트링 선택 게이트 전극(SGE)이, 상기 셀 게이트 전극들(CGE) 중 최상층의 셀 게이트 전극(CGE)과 상기 스트링 선택 게이트 전극(SGE) 사이에 제공될 수 있다. 이 경우, 상기 스트링 선택 게이트 전극들(SGE)은 도 3의 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들로 사용될 수 있다. 상기 전극 구조체(ST)의 상기 게이트 전극들(EGE, GGE, CGE, SGE)의 길이들(일 예로, 상기 제2 방향(D2)에 따른 길이들)은 상기 반도체층들(100)의 각각으로부터 멀어질수록 감소할 수 있다. 상기 전극 구조체(ST)의 상기 게이트 전극들(EGE, GGE, CGE, SGE)은 상기 연결 영역(CNR) 상에서 계단식 구조를 이루는 전극 패드들을 포함할 수 있다.
상기 평탄 절연막(120)은 상기 하부 전극 구조체(LST)를 덮을 수 있고, 상기 반도체 기판(1)의 상기 상면(1U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 상기 매립 절연층(105) 상으로 연장될 수 있다. 제1 캐핑 절연막(122)이 상기 반도체층들(100)의 각각의 상기 연결 영역(CNR) 상에 배치되어 상기 계단식 구조를 갖는 상기 전극 패드들을 덮을 수 있다. 상기 제1 캐핑 절연막(122)은 상기 반도체 기판(1)의 상기 상면(1U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 상기 매립 절연층(105) 상으로 연장될 수 있고, 상기 평탄 절연막(120)을 덮을 수 있다. 상기 제1 캐핑 절연막(122)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 셀 어레이 구조체들(CS)의 각각은 상기 소스 구조체(SC) 및 상기 전극 구조체(ST)를 관통하는 복수의 수직 구조체들(VS)을 포함할 수 있다. 상기 수직 구조체들(VS)은 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR) 상에 배치될 수 있다. 상기 수직 구조체들(VS)의 각각은 상기 제3 방향(D3)으로 연장되어 상기 전극 구조체(ST) 및 상기 소스 구조체(SC)를 관통할 수 있다. 상기 수직 구조체들(VS)은 일 예로, 평면적 관점에서, 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다.
도 5 및 도 7을 참조하면, 상기 수직 구조체들(VS)의 각각은 수직 반도체 패턴(VSP)을 포함할 수 있다. 상기 수직 반도체 패턴(VSP)은 상기 제3 방향(D3)으로 연장되어 상기 전극 구조체(ST) 및 상기 소스 구조체(SC)를 관통할 수 있다. 상기 수직 반도체 패턴(VSP)은 상기 반도체층들(100)의 각각 내로 연장될 수 있다. 상기 수직 반도체 패턴(VSP)의 바닥면(VSP_B)은 상기 반도체층들(100)의 각각 내에 제공될 수 있다. 상기 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형태일 수 있다. 상기 수직 반도체 패턴(VSP)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 화합물과 같은 반도체 물질을 포함할 수 있다. 또한, 상기 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 수직 반도체 패턴(VSP)은 도 3을 참조하여 설명한, 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST), 및 메모리 셀 트랜지스터들(MCT)의 채널로써 이용될 수 있다.
상기 수직 반도체 패턴(VSP)의 하부 측면은 상기 제1 소스 도전 패턴(SCP1)과 접할 수 있다. 상기 제1 소스 도전 패턴(SCP1)은 상기 제2 소스 도전 패턴(SCP2) 아래에서 상기 반도체 기판(1)의 상기 상면(1U)에 실질적으로 평행하게 연장되는 수평부(HP), 및 상기 수평부(HP)로부터 수직하게 돌출되는 수직부(SP)를 포함할 수 있다. 상기 수직부(SP)는 상기 수직 반도체 패턴(VSP)의 측면의 일부와 접할 수 있고, 상기 수직 반도체 패턴(VSP)의 상기 측면의 상기 일부를 둘러쌀 수 있다. 상기 제1 소스 도전 패턴(SCP1)의 상기 수평부(HP)는 상기 반도체층들(100)의 각각의 상면(100U)과 상기 제2 소스 도전 패턴(SCP2) 사이에 개재될 수 있다. 상기 제1 소스 도전 패턴(SCP1)의 상기 수평부(HP)는 상기 반도체층들(100)의 각각의 상기 상면(100U)과 접할 수 있다. 상기 제1 소스 도전 패턴(SCP1)의 상기 수직부(SP)는 상기 수직 반도체 패턴(VSP)의 상기 측면과 상기 반도체층들(100)의 각각 사이, 및 상기 수직 반도체 패턴(VSP)의 상기 측면과 상기 제2 소스 도전 패턴(SCP2) 사이로 연장될 수 있다.
상기 수직 구조체들(VS)의 각각은 상기 수직 반도체 패턴(VSP)과 상기 전극 구조체(ST) 사이에 개재되는 데이터 저장 패턴(DSP)을 포함할 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 수직 반도체 패턴(VSP)의 상기 측벽을 둘러쌀 수 있다. 상기 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태일 수 있다. 상기 데이터 저장 패턴(DSP)의 바닥면(DSP_B)은 상기 제1 소스 도전 패턴(SCP1)과 접할 수 있다. 상기 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막을 포함할 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 수직 반도체 패턴(VSP)과 상기 전극 구조체(ST) 사이의 전하 저장막(320), 상기 전극 구조체(ST)와 상기 전하 저장막(320) 사이의 블로킹 절연막(310), 및 상기 수직 반도체 패턴(VSP)과 전하 저장막(320) 사이의 터널 절연막(330)을 포함할 수 있다. 상기 전하 저장막(320)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막(310)은 상기 전하 저장막(320)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 블로킹 절연막(310)은 일 예로, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다. 상기 터널 절연막(330)은 상기 전하 저장막(320)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 터널 절연막(330)은 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 수직 구조체들(VS)의 각각은 상기 수직 반도체 패턴(VSP)과 상기 반도체층들(100)의 각각 사이에 개재되는 잔여 데이터 저장 패턴(DSPr)을 포함할 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 상기 반도체층들(100)의 각각 내에 제공될 수 있고, 상기 수직 반도체 패턴(VSP)은 상기 잔여 데이터 저장 패턴(DSPr)에 의해 상기 반도체층들(100)의 각각으로부터 이격될 수 있다. 상기 수직 반도체 패턴(VSP)은 상기 잔여 데이터 저장 패턴(DSPr)에 의해 상기 반도체층들(100)의 각각으로부터 전기적으로 분리될 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 상기 수직 반도체 패턴(VSP)의 상기 바닥면(VSP_B)과 상기 반도체층들(100)의 각각 사이에 개재될 수 있고, 상기 수직 반도체 패턴(VSP)의 상기 측면 상으로 연장될 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 잔여 데이터 저장 패턴(DSPr)으로부터 수직적으로 이격될 수 있다.
상기 잔여 데이터 저장 패턴(DSPr)의 최상부면(DPSr_U)은 상기 반도체층들(100)의 각각의 상기 상면(100U)보다 낮은 높이에 위치할 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 상기 제1 소스 도전 패턴(SCP1)의 상기 수직부(SP)를 사이에 두고 상기 데이터 저장 패턴(DSP)으로부터 수직적으로 이격될 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)의 상기 최상부면(DPSr_U)은 상기 제1 소스 도전 패턴(SCP1)의 상기 수직부(SP)와 접촉할 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 상기 데이터 저장 패턴(DSP)과 실질적으로 동일한 박막 구조를 가질 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 상기 수직 반도체 패턴(VSP)과 상기 반도체층들(100)의 각각 사이의 잔여 전하 저장막(320r), 상기 반도체층들(100)의 각각과 상기 잔여 전하 저장막(320r) 사이의 잔여 블로킹 절연막(310r), 및 상기 수직 반도체 패턴(VSP)과 상기 잔여 전하 저장막(320r) 사이의 잔여 터널 절연막(330r)을 포함할 수 있다. 상기 잔여 전하 저장막(320r), 상기 잔여 블로킹 절연막(310r), 및 상기 잔여 터널 절연막(330r)은 상기 전하 저장막(320), 상기 블로킹 절연막(310), 및 상기 터널 절연막(330)과 각각 동일한 물질을 포함할 수 있다.
상기 수직 구조체들(VS)의 각각은 상기 수직 반도체 패턴(VSP)의 내부를 채우는 절연 패턴(150)을 포함할 수 있다. 상기 절연 패턴(150)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 수직 구조체들(VS)의 각각은 상기 수직 반도체 패턴(VSP) 상에 배치되는 도전 패드(160)를 포함할 수 있다. 상기 도전 패드(160)는 상기 절연 패턴(150)의 상면 및 상기 수직 반도체 패턴(VSP)의 최상부면을 덮을 수 있다. 상기 도전 패드(160)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 수직 반도체 패턴(VSP)의 상기 측면으로부터 상기 도전 패드(160)의 측면 상으로 연장될 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 도전 패드(160)의 상기 측면을 둘러쌀 수 있고, 상기 데이터 저장 패턴(DSP)의 최상부면은 상기 도전 패드(160)의 상면과 실질적으로 공면을 이룰 수 있다.
도 4 및 도 5를 다시 참조하면, 상기 셀 어레이 구조체들(CS)의 각각은 상기 소스 구조체(SC) 및 상기 전극 구조체(ST)를 관통하는 복수의 전극 분리 구조체들(GIS)을 포함할 수 있다. 상기 전극 분리 구조체들(GIS)은 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR) 상에 배치될 수 있고, 상기 반도체층들(100)의 각각의 상기 연결 영역(CNR) 상으로 연장될 수 있다. 상기 전극 분리 구조체들(GIS)은 상기 제2 방향(D2)을 따라 연장되는 라인 형태를 가질 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 전극 분리 구조체들(GIS)의 각각은 상기 제3 방향(D3)으로 연장되어 상기 전극 구조체(ST) 및 상기 소스 구조체(SC)를 관통할 수 있고, 상기 반도체층들(100)의 각각에 접속될 수 있다. 일부 실시예들에 따르면, 상기 전극 분리 구조체들(GIS)의 각각은 상기 제3 방향(D3)으로 연장되는 공통 소스 플러그(CSP), 및 상기 공통 소스 플러그(CSP)의 측면을 따라 상기 제3 방향(D3)으로 연장되는 측면 절연 스페이서(SSP)를 포함할 수 있다. 상기 공통 소스 플러그(CSP)는 상기 전극 구조체(ST) 및 상기 소스 구조체(SC)를 관통할 수 있고, 상기 반도체층들(100)의 각각에 접속될 수 있다. 상기 측면 절연 스페이서(SSP)는 상기 전극 구조체(ST)와 상기 공통 소스 플러그(CSP) 사이에 개재될 수 있고, 상기 소스 구조체(SC)와 상기 공통 소스 플러그(CSP) 사이로 연장될 수 있다. 상기 공통 소스 플러그(CSP)는 도전 물질을 포함할 수 있고, 상기 측면 절연 스페이서(SSP)은 일 예로, 실리콘 질화물을 포함할 수 있다.
분리 구조체(IS)가 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에 배치될 수 있다. 상기 분리 구조체(IS)는 상기 반도체 기판(1)의 상기 상면(1U)에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되는 라인 형태를 가질 수 있다. 상기 분리 구조체(IS)는 상기 셀 어레이 구조체들(CS) 사이에서 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 캐핑 절연막(122), 상기 평탄 절연막(120), 및 상기 제2 절연막(109)을 관통할 수 있다. 상기 분리 구조체(IS)는 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC) 사이에 개재될 수 있다. 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 분리 구조체(IS)의 측면(IS_S)에 접할 수 있고, 상기 분리 구조체(IS)에 의해 전기적으로 서로 분리될 수 있다. 구체적으로, 상기 분리 구조체(IS)는 상기 셀 어레이 구조체들(CS)의 상기 제2 소스 도전 패턴들(SCP2) 사이에 개재될 수 있다. 상기 셀 어레이 구조체들(CS)의 상기 제2 소스 도전 패턴들(SCP2)은 상기 분리 구조체(IS)의 상기 측면(IS_S)에 접할 수 있고, 상기 분리 구조체(IS)에 의해 전기적으로 서로 분리될 수 있다. 상기 분리 구조체(IS)는 상기 제1 절연막(107)을 관통하여 상기 매립 절연층(105)에 접할 수 있다. 상기 분리 구조체(IS)의 바닥면(IS_B)이 상기 매립 절연층(105)에 접할 수 있다. 상기 분리 구조체(IS)의 상면(IS_U)은 상기 전극 분리 구조체들(GIS)의 상면들(GIS_U)과 실질적으로 동일한 높이에 위치할 수 있다. 본 명세서에서 높이는 상기 반도체 기판(1)의 상기 상면(1U)으로부터 측정된 거리를 의미한다.
상기 분리 구조체(IS)는 상기 전극 분리 구조체들(GIS)과 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 분리 구조체(IS)는 상기 제3 방향(D3)으로 연장되는 도전 패턴(200), 및 상기 도전 패턴(200)의 측면을 따라 상기 제3 방향(D3)으로 연장되는 절연 스페이서(210)를 포함할 수 있다. 상기 도전 패턴(200)은 상기 제1 캐핑 절연막(122), 상기 평탄 절연막(120), 및 상기 제2 절연막(109)을 관통할 수 있고, 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC) 사이에 개재될 수 있다. 상기 도전 패턴(200)은 상기 제1 절연막(107)을 관통하여 상기 매립 절연층(105)에 접할 수 있다. 상기 절연 스페이서(210)는 상기 제1 캐핑 절연막(122)과 상기 도전 패턴(200) 사이, 상기 평탄 절연막(120)과 상기 도전 패턴(200) 사이, 및 상기 제2 절연막(109)과 상기 도전 패턴(200) 사이에 개재될 수 있고, 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)의 각각과 상기 도전 패턴(200) 사이로 연장될 수 있다. 상기 절연 스페이서(210)는 상기 제1 절연막(107)과 상기 도전 패턴(200) 사이로 연장될 수 있고, 상기 매립 절연층(105)에 접할 수 있다. 상기 도전 패턴(200)은 상기 공통 소스 플러그(CSP)와 동일한 물질을 포함할 수 있고, 상기 절연 스페이서(210)는 상기 측면 절연 스페이서(SSP)와 동일한 물질을 포함할 수 있다.
제2 캐핑 절연막(170)이 상기 전극 구조체(ST)의 상면 및 상기 제1 캐핑 절연막(122)의 상면을 덮도록 배치될 수 있다. 상기 분리 구조체(IS) 및 상기 전극 분리 구조체들(GIS)의 각각은 상기 제2 캐핑 절연막(170)을 관통할 수 있고, 상기 제2 캐핑 절연막(170)의 상면은 상기 분리 구조체(IS)의 상기 상면(IS_U) 및 상기 전극 분리 구조체들(GIS)의 상기 상면들(GIS_U)과 실질적으로 동일한 높이에 위치할 수 있다. 층간 절연막(180)이 상기 제2 캐핑 절연막(170) 상에 제공될 수 있고, 상기 분리 구조체(IS)의 상기 상면(IS_U) 및 상기 전극 분리 구조체들(GIS)의 상기 상면들(GIS_U)을 덮을 수 있다. 상기 제2 캐핑 절연막(170) 및 상기 층간 절연막(180)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
콘택 플러그(185)가 상기 제2 캐핑 절연막(170) 및 상기 층간 절연막(180)을 관통하여 상기 도전 패드(160)에 연결될 수 있다. 상기 콘택 플러그(185)는 도전 물질을 포함할 수 있다. 비트 라인들(BL)이 상기 층간 절연막(180) 상에 제공되어 상기 제1 방향(D1)으로 연장될 수 있고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 수직 구조체들(VS) 중 적어도 하나는 상기 콘택 플러그(185)와 연결되지 않은 더미 수직 구조체일 수 있다. 상기 더미 수직 구조체를 제외한, 상기 수직 구조체들(VS)의 각각의 상기 수직 반도체 패턴(VSP)은 상기 콘택 플러그(185)를 통해 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 상기 분리 구조체(IS)의 상기 상면(IS_U)은 상기 수직 구조체들(VS)의 상면들(VS_U, 즉, 상기 도전 패드(160)의 상면)보다 높은 높이에 위치할 수 있고, 상기 비트 라인들(BL)의 하면들(BL_L)보다 낮은 높이에 위치할 수 있다. 도전 콘택들 및 도전 라인들이 상기 게이트 전극들(EGE, GGE, CGE, SGE)의 상기 전극 패드들에 연결될 수 있다. 도 3의 메모리 셀 어레이의 소거 동작시 상기 소스 구조체(SC)에 소거 전압이 인가됨에 따라, 도 3의 소거 제어 트랜지스터(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다. 이에 따라, 도 3의 메모리 셀들에 대한 소거 동작이 수행될 수 있다.
도 8 내지 도 19는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는, 도 4의 I-I'선에 대응하는 단면도들이다. 도 4 내지 도 7을 참조하여 설명한 3차원 반도체 메모리 장치와 중복되는 설명은 생략된다.
도 4 및 도 8을 참조하면, 반도체 기판(1)이 준비될 수 있다. 상기 반도체 기판(1)은 도 1을 참조하여 설명한 바와 같이, 상기 칩 영역들(10) 및 상기 스크라이브 라인 영역(20)을 포함할 수 있다. 주변회로 구조체(PS)가 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 형성될 수 있다. 상기 주변회로 구조체(PS)는 상기 반도체 기판(1) 상에 집적되는 주변 회로들, 및 상기 주변 회로들을 덮는 하부 절연막(40)을 포함할 수 있다. 상기 주변 회로들은 주변 트랜지스터들(PTR), 및 이에 연결되는 주변 회로 배선들(33) 및 주변 콘택 플러그들(31)을 포함할 수 있다.
먼저, 소자분리막(11)이 상기 반도체 기판(1) 내에 형성되어 활성 영역(ACT)이 정의될 수 있다. 상기 주변 트랜지스터들(PTR)을 형성하는 것은, 일 예로, 상기 반도체 기판(1)의 상기 활성 영역(ACT) 상에 차례로 적층된 주변 게이트 절연막(23), 주변 게이트 전극(21), 및 주변 게이트 캐핑 패턴(25)을 형성하는 것, 주변 게이트 전극(21)의 양 측면들 상에 주변 게이트 스페이서들(27)을 형성하는 것, 및 상기 주변 게이트 전극(21)의 양측의 상기 반도체 기판(1) 내에 불순물을 주입하여 주변 소스/드레인 영역들(29)을 형성하는 것을 포함할 수 있다. 상기 주변 콘택 플러그들(31)이 상기 주변 트랜지스터들(PTR)의 상기 주변 소스/드레인 영역들(29)에 전기적으로 연결되도록 형성될 수 있고, 상기 주변 회로 배선들(33)이 상기 주변 콘택 플러그들(31)에 연결되도록 형성될 수 있다. 상기 하부 절연막(40)이 상기 반도체 기판(1) 상에 상기 주변 트랜지스터들(PTR), 상기 주변 회로 배선들(33), 및 상기 주변 콘택 플러그들(31)을 덮도록 형성될 수 있다. 상기 하부 절연막(40)은 평탄화된 상면(40U)을 가질 수 있고, 도 1에 도시된 상기 반도체 기판(1)의 가장자리(edge)의 상면을 노출하도록 패터닝될 수 있다.
반도체층들(100)이 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 형성될 수 있다. 상기 반도체층들(100)은 상기 하부 절연막(40) 상에 수평적으로 이격되도록 형성될 수 있다. 상기 반도체층들(100)은 상기 반도체 기판(1)의 상면(1U)에 평행한 방향(일 예로, 도 2의 상기 제1 방향(D1) 및 상기 제2 방향(D2))으로 서로 이격될 수 있고, 상기 반도체층들(100)의 바닥면들은 상기 하부 절연막(40)과 접촉할 수 있다. 상기 반도체층들(100)을 형성하는 것은, 상기 하부 절연막(40) 상에 반도체 물질막을 증착하고, 상기 반도체 물질막을 패터닝하는 것을 포함할 수 있다. 상기 반도체 물질막이 패터닝됨에 따라, 상기 반도체층들(100)은 상기 하부 절연막(40)의 상기 상면(40U) 상에 국소적으로 형성될 수 있고, 상기 하부 절연막(40)의 상기 상면(40U)의 일부가 상기 반도체층들(100) 사이에서 노출될 수 있다.
매립 절연층(105)이 상기 반도체층들(100) 사이에 상기 하부 절연막(40) 상에 형성될 수 있다. 상기 매립 절연층(105)은 상기 반도체층들(100) 사이의 공간을 채우도록 형성될 수 있고, 상기 하부 절연막(40)의 상기 노출된 상면(40U)을 덮도록 형성될 수 있다. 상기 매립 절연층(105)은 평탄화된 상면을 가질 수 있고, 도 1에 도시된 상기 반도체 기판(1)의 상기 가장자리(edge)의 상면을 노출하도록 패터닝될 수 있다.
도 4 및 도 9를 참조하면, 제1 절연막(107)이 상기 반도체층들(100) 및 상기 매립 절연층(105)의 상면들을 덮도록 형성될 수 있다. 상기 제1 절연막(107)은 도 1에 도시된 상기 반도체 기판(1)의 상기 가장자리(edge)의 상면을 노출하도록 패터닝될 수 있다. 하부 희생 패턴(LSP)이 상기 제1 절연막(107) 상에 형성될 수 있다. 상기 하부 희생 패턴(LSP)은 상기 반도체층들(100) 상에 국소적으로 형성될 수 있다. 상기 하부 희생 패턴(LSP)을 형성하는 것은, 상기 제1 절연막(107) 상에 하부 희생막을 형성하는 것, 상기 하부 희생막 상에 상기 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 하부 희생막을 식각함으로써 상기 제1 절연막(107)을 노출하는 것을 포함할 수 있다. 상기 식각 공정에 의해, 상기 하부 희생 패턴(LSP)은 상기 제1 절연막(107)을 노출하는 개구부들(OP)을 포함할 수 있다. 상기 개구부들(OP) 중 일부는 상기 반도체층들(100) 상에 형성되어 상기 반도체층들(100)과 수직적으로 중첩될 수 있고, 상기 개구부들(OP) 중 다른 일부는 상기 매립 절연층(105) 상에 형성되어 상기 매립 절연층(105)과 수직적으로 중첩될 수 있다. 상기 하부 희생 패턴(LSP)은 상기 제1 절연막(107)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 하부 희생 패턴(LSP)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나를 포함할 수 있다.
버퍼 절연막(108)이 상기 하부 희생 패턴(LSP)을 덮도록 형성될 수 있다. 상기 버퍼 절연막(108)은 상기 하부 희생 패턴(LSP)의 상면, 및 상기 개구부들(OP)에 의해 노출된 상기 하부 희생 패턴(LSP)의 측면을 균일한 두께로 덮도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 버퍼 절연막(108)은 상기 개구부들(OP)에 의해 노출된 상기 제1 절연막(107) 상으로 연장될 수 있다. 이 경우, 상기 버퍼 절연막(108)은 도 1에 도시된 상기 반도체 기판(1)의 상기 가장자리(edge)의 상면을 노출하도록 패터닝될 수 있다. 상기 버퍼 절연막(108)은 일 예로, 실리콘 산화막을 포함할 수 있다.
도 4, 도 10a, 및 도 10b를 참조하면, 소스 도전막(SCL)이 상기 하부 희생 패턴(LSP)의 상기 상면 및 상기 개구부들(OP)의 내면들을 균일한 두께로 덮도록 형성될 수 있다. 상기 소스 도전막(SCL)이 상기 개구부들(OP)의 상기 내면들을 균일한 두께로 덮음에 따라, 상기 소스 도전막(SCL)은 상기 개구부들(OP)을 향하여 리세스된 상면들(RS)을 포함할 수 있다. 상기 소스 도전막(SCL)은 도 1의 상기 반도체 기판(1)의 전면을 덮도록 형성될 수 있다. 상기 소스 도전막(SCL)은 상기 반도체층들(100) 및 상기 매립 절연층(105)을 덮는 단일층일 수 있다. 상기 소스 도전막(SCL)은 도 1의 상기 반도체 기판(1)의 상기 가장자리(1ED)에 인접하는 상기 매립 절연층(105) 및 상기 제1 절연막(107)을 덮을 수 있고, 상기 반도체 기판(1)의 상기 가장자리(1ED)의 상면을 덮을 수 있다. 상기 소스 도전막(SCL)은 상기 반도체 기판(1)의 상기 가장자리(1ED)에서 상기 반도체 기판(1)과 직접 접촉할 수 있다. 상기 소스 도전막(SCL)은 불순물이 도핑된 반도체 물질 또는 금속 물질을 포함할 수 있다. 제2 절연막(109)이 상기 소스 도전막(SCL)의 상기 리세스된 상면들(RS)을 덮도록 형성될 수 있다. 상기 제2 절연막(109)을 형성하는 것은, 상기 소스 도전막(SCL) 상에 상기 제2 절연막(109)을 형성하는 것, 및 상기 소스 도전막(SCL)이 노출될 때까지 상기 제2 절연막(109)을 평탄화하는 것을 포함할 수 있다. 상기 제2 절연막(109)은 상기 반도체 기판(1)의 상기 가장자리(1ED)에 인접하는 상기 소스 도전막(SCL)을 덮을 수 있다.
도 4 및 도 11을 참조하면, 몰드 구조체들(MS)이 상기 소스 도전막(SCL) 상에 형성될 수 있다. 상기 몰드 구조체들(MS)은 상기 반도체층들(100) 상에 각각 형성될 수 있다. 상기 몰드 구조체들(MS)을 형성하는 것은, 상기 소스 도전막(SCL) 상에 하부 절연막들(110a) 및 하부 희생막들(LSL)을 교대로 적층하는 것, 상기 하부 희생막들(LSL) 중 최상층 하부 희생막(LSL) 상에 평탄 절연막(120)을 형성하는 것, 및 상기 평탄 절연막(120) 상에 상부 절연막들(110b) 및 상부 희생막들(USL)을 교대로 적층하는 것을 포함할 수 있다. 상기 하부 희생막들(LSL)은 상기 하부 절연막들(110a)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있고, 상기 평탄 절연막(120)은 상기 하부 절연막들(110a)보다 두꺼운 두께를 가지도록 형성될 수 있다. 상기 상부 희생막들(USL)은 상기 상부 절연막들(110b)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 상부 희생막들(USL)은 상기 하부 희생막들(LSL) 및 상기 하부 희생 패턴(LSP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 상부 및 하부 희생막들(USL, LSL)은 실리콘 질화막을 포함할 수 있고, 상기 상부 및 하부 절연막들(110b, 110a)은 실리콘 산화막을 포함할 수 있다.
상기 반도체층들(100)의 각각은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 상기 몰드 구조체들(MS)의 각각은 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR)으로부터 상기 연결 영역(CNR)으로 연장될 수 있고, 상기 연결 영역(CNR) 상에서 계단 구조의 단부를 가질 수 있다. 상기 몰드 구조체들(MS)의 각각이 상기 연결 영역(CNR) 상에서 상기 계단 구조의 단부를 가지도록, 상기 하부 절연막들(110a), 상기 하부 희생막들(LSL), 상기 상부 희생막들(USL), 및 상기 상부 절연막들(110b)이 패터닝될 수 있다. 상기 평탄 절연막(120)은 상기 패터닝된 하부 절연막들(110a) 및 상기 하부 희생막들(LSL)을 덮을 수 있고, 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상으로 연장될 수 있다. 제1 캐핑 절연막(122)이 상기 몰드 구조체(MS)의 상기 계단식 단부를 덮도록 형성될 수 있다. 상기 제1 캐핑 절연막(122)은 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상으로 연장될 수 있고, 상기 평탄 절연막(120)을 덮을 수 있다.
도 4 및 도 12를 참조하면, 복수의 수직 홀들(VH)이 상기 몰드 구조체들(MS)의 각각 내에 형성될 수 있다. 상기 수직 홀들(VH)은 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR) 상에 형성될 수 있다. 상기 수직 홀들(VH)은 일 예로, 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 상기 수직 홀들(VH)의 각각은 상기 몰드 구조체(MS), 상기 소스 도전막(SCL), 상기 버퍼 절연막(108), 상기 하부 희생 패턴(LSP), 및 상기 제1 절연막(107)을 관통할 수 있고, 상기 반도체층들(100) 중 대응하는 반도체층(100)을 노출할 수 있다.
상기 수직 홀들(VH)을 형성하는 것은, 이방성 식각 공정을 수행함으로써 상기 몰드 구조체(MS), 상기 소스 도전막(SCL), 상기 버퍼 절연막(108), 상기 하부 희생 패턴(LSP), 및 상기 제1 절연막(107)을 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정은, 일 예로, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다. 상기 이방성 식각 공정 동안, 플라즈마에 포함된 이온들 및/또는 라디칼들로부터 양전하들(positive charges)이 유도될 수 있다. 상기 양전하들이 상기 반도체층들(100) 내에 축적되는 경우, 상기 반도체층들(100)에 아킹(arcing)이 발생되는 문제가 있을 수 있다.
본 발명의 개념에 따르면, 상기 소스 도전막(SCL)은 상기 반도체층들(100) 및 상기 매립 절연층(105)을 덮는 단일층일 수 있고, 도 10b에 도시된 바와 같이, 상기 반도체 기판(1)의 상기 가장자리(1ED)에서 상기 반도체 기판(1)과 직접 접촉할 수 있다. 상기 수직 홀들(VH)을 형성하는 상기 이방성 식각 공정 동안, 상기 반도체 기판(1)에 접지 전압이 인가될 수 있다. 이에 따라, 상기 이방성 식각 공정 동안 유도된 상기 양전하들은 상기 소스 도전막(SCL)을 통해 상기 반도체 기판(1)으로 배출(discharge)될 수 있다. 따라서, 상기 이방성 식각 공정 동안 유도된 상기 양전하들이 상기 반도체층들(100) 내에 축적되어 상기 반도체층들(100)에 아킹을 발생시키는 것이 방지될 수 있다.
도 4 및 도 13을 참조하면, 데이터 저장층(DSL), 수직 반도체 패턴(VSP), 절연 패턴(150), 및 도전 패드(160)가 상기 수직 홀들(VH)의 각각 내에 형성될 수 있다. 상기 데이터 저장층(DSL)은 상기 수직 홀들(VH)의 각각의 일부를 채우고, 상기 수직 홀들(VH)의 각각의 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 수직 반도체 패턴(VSP)은 상기 수직 홀들(VH)의 각각의 일부를 채우고, 상기 수직 홀들(VH)의 각각의 상기 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 데이터 저장층(DSL)은 상기 수직 홀들(VH)의 각각의 상기 내면과 상기 수직 반도체 패턴(VSP) 사이에 개재될 수 있다. 상기 절연 패턴(150)은 상기 수직 홀들(VH)의 각각의 일부를 채우고, 상기 수직 반도체 패턴(VSP)의 내부를 채우도록 형성될 수 있다. 상기 수직 반도체 패턴(VSP)은 상기 데이터 저장층(DSL)과 상기 절연 패턴(150) 사이에 개재될 수 있다. 상기 도전 패드(160)는 상기 수직 홀들(VH)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 도전 패드(160)는 상기 절연 패턴(150)의 상면 및 상기 수직 반도체 패턴(VSP)의 최상부면을 덮을 수 있다. 상기 데이터 저장층(DSL)은 상기 수직 홀들(VH)의 각각의 상기 내면과 상기 도전 패드(160) 사이에 개재될 수 있다. 제2 캐핑 절연막(170)이 상기 몰드 구조체들(MS) 상에 형성될 수 있고, 상기 도전 패드(160)의 상면을 덮을 수 있다. 상기 제2 캐핑 절연막(170)은 상기 반도체층들(100)로부터 상기 매립 절연층(105) 상으로 연장될 수 있고, 상기 제1 캐핑 절연막(122)의 상면을 덮을 수 있다.
도 4 및 도 14를 참조하면, 제1 트렌치들(T1)이 상기 제2 캐핑 절연막(170) 및 상기 몰드 구조체들(MS)의 각각을 관통하여 상기 소스 도전막(SCL)을 노출하도록 형성될 수 있다. 상기 제1 트렌치들(T1)은 도 4에 도시된 바와 같이, 상기 제2 방향(D2)으로 연장될 수 있고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 트렌치들(T1)은 상기 반도체층들(100)의 각각의 상기 셀 어레이 영역(CAR) 상에 배치될 수 있고, 상기 반도체층들(100)의 각각의 상기 연결 영역(CNR) 상으로 연장될 수 있다. 제2 트렌치(T2)가 상기 제2 캐핑 절연막(170), 상기 제1 캐핑 절연막(122), 상기 평탄 절연막(120), 및 상기 제2 절연막(109)을 관통하여 상기 소스 도전막(SCL)을 노출하도록 형성될 수 있다. 상기 제2 트렌치(T2)는 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에 형성될 수 있고, 일 예로, 도 4에 도시된 바와 같이, 상기 제1 방향(D1)으로 연장되는 라인 형태를 가지도록 형성될 수 있다. 상기 제1 트렌치들(T1) 및 상기 제2 트렌치(T2)는 동시에 형성될 수 있다. 일 예로, 상기 제1 트렌치들(T1) 및 상기 제2 트렌치(T2)는 동일한 이방성 식각 공정에 의해 동시에 형성될 수 있다.
희생 스페이서(172)가 상기 제1 트렌치들(T1) 및 상기 제2 트렌치(T2)의 각각의 내측면 상에 형성될 수 있다. 상기 희생 스페이서(172)는 상기 제1 트렌치들(T1) 및 상기 제2 트렌치(T2)의 각각의 일부를 채우고 상기 제1 트렌치들(T1) 및 상기 제2 트렌치(T2)의 각각의 상기 내측면을 균일한 두께로 덮도록 형성될 수 있다. 상기 희생 스페이서(172)은 상기 몰드 구조체들(MS)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생 스페이서(172)은 폴리실리콘막을 포함할 수 있다. 상기 희생 스페이서(172)를 형성하는 것은, 상기 제1 트렌치들(T1) 및 상기 제2 트렌치(T2)의 각각의 내면을 균일한 두께로 덮는 희생 스페이서막을 형성하는 것, 및 상기 희생 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
도 4 및 도 15를 참조하면, 상기 제1 트렌치들(T1)의 각각에 의해 노출된 상기 소스 도전막(SCL)의 일부 및 상기 버퍼 절연막(108)의 일부가 식각될 수 있다. 이에 따라, 상기 제1 트렌치들(T1)의 각각 내에 상기 하부 희생 패턴(LSP)을 노출하는 제1 관통 홀(H1)이 형성될 수 있다. 상기 제2 트렌치(T2)에 의해 노출된 상기 소스 도전막(SCL)의 일부 및 상기 제1 절연막(107)의 일부가 식각될 수 있다. 이에 따라, 상기 제2 트렌치(T2) 내에 상기 매립 절연층(105)을 노출하는 제2 관통 홀(H2)이 형성될 수 있다. 상기 제1 관통 홀(H1) 및 상기 제2 관통 홀(H2)은 동시에 형성될 수 있다. 일 예로, 상기 제1 관통 홀(H1) 및 상기 제2 관통 홀(H2)은 동일한 이방성 식각 공정에 의해 동시에 형성될 수 있다. 이후, 등방성 식각 공정을 수행함으로써 상기 제1 관통 홀(H1)에 의해 노출된 상기 하부 희생 패턴(LSP)이 제거될 수 있다. 상기 하부 희생 패턴(LSP)이 제거됨에 따라, 수평 리세스 영역(HR)이 형성될 수 있다. 상기 수평 리세스 영역(HR)은 상기 데이터 저장층(DSL)의 측면의 일부를 노출할 수 있다.
도 4 및 도 16을 참조하면, 상기 수평 리세스 영역(HR)에 의해 노출된, 상기 데이터 저장층(DSL)의 일부를 제거함으로써 상기 수직 반도체 패턴(VSP)의 측면의 일부가 노출할 수 있다. 상기 데이터 저장층(DSL)의 상기 일부가 제거됨에 따라, 상기 데이터 저장층(DSL)은 수직적으로 서로 이격되는 데이터 저장 패턴(DSP) 및 잔여 데이터 저장 패턴(DSPr)으로 분리될 수 있다. 상기 잔여 데이터 저장 패턴(DSPr)은 상기 반도체층들(100) 중 대응하는 반도체층(100) 내에 형성될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부를 제거하는 것은, 상기 제1 절연막(107)의 일부 및 상기 버퍼 절연막(108)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 소스 도전막(SCL)의 바닥면 및 상기 반도체층들(100)의 각각의 상면이 상기 수평 리세스 영역(HR)에 의해 노출될 수 있다. 상기 데이터 저장 패턴(DSP)의 상기 일부가 제거됨에 따라, 언더컷 영역(UC)이 형성될 수 있다. 상기 언더컷 영역(UC)은 상기 수평 리세스 영역(HR)으로부터 수직적으로 연장되는 빈 영역일 수 있다. 상기 언더컷 영역(UC)은 상기 수직 반도체 패턴(VSP)의 상기 측면과 상기 소스 도전막(SCL) 사이, 및 상기 수직 반도체 패턴(VSP)의 상기 측면과 대응하는 반도체층(100) 사이로 연장될 수 있다. 상기 언더컷 영역(UC)은 상기 데이터 저장 패턴(DSP)의 바닥면 및 상기 잔여 데이터 저장 패턴(DSPr)의 최상부면을 노출할 수 있다.
도 4 및 도 17을 참조하면, 측벽 도전막(174)이 상기 언더컷 영역(UC) 및 상기 수평 리세스 영역(HR)을 채우고, 상기 제1 및 제2 관통 홀들(H1, H2)의 각각의 일부를 채우도록 형성될 수 있다. 상기 측벽 도전막(174)은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상기 측벽 도전막(174)은 상기 제1 및 제2 관통 홀들(H1, H2)의 각각의 내면을 균일한 두께로 덮을 수 있고, 상기 제1 및 제2 관통 홀들(H1, H2)의 각각을 완전히 채우지 않을 수 있다. 상기 측벽 도전막(174)은 상기 수직 반도체 패턴(VSP)의 상기 측면, 상기 소스 도전막(SCL)의 상기 바닥면, 및 상기 반도체층들(100)의 상기 상면들에 직접 접촉할 수 있다.
도 4 및 도 18을 참조하면, 상기 측벽 도전막(174) 상에 등방성 식각 공정을 수행함으로써, 상기 언더컷 영역(UC) 및 상기 수평 리세스 영역(HR) 내에 제1 소스 도전 패턴(SCP1)이 형성될 수 있다. 상기 측벽 도전막(174)의 상기 등방성 식각 공정 동안 상기 제1 및 제2 관통 홀들(H1, H2)의 각각 내 상기 희생 스페이서(172)가 식각될 수 있고, 이로 인해, 상기 반도체층들(100)의 각각 상에 게이트 분리 영역들(GIR), 및 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에 분리 영역(IR)이 형성될 수 있다. 상기 측벽 도전막(174)의 상기 등방성 식각 공정 동안 상기 소스 도전막(SCL)이 식각될 수 있고, 이에 따라, 제2 소스 도전 패턴(SCP2)이 형성될 수 있다. 상기 제1 소스 도전 패턴(SCP1) 및 상기 제2 소스 도전 패턴(SCP2)은 소스 구조체(SC)를 구성할 수 있다.
상기 게이트 분리 영역들(GIR)의 각각은 상기 몰드 구조체들(MS) 중 대응하는 몰드 구조체(MS), 및 상기 대응하는 몰드 구조체(MS) 아래의 상기 소스 구조체(SC)를 관통할 수 있고, 상기 반도체층들(100) 중 대응하는 반도체층(100)의 상면을 노출할 수 있다. 상기 분리 영역(IR)은 상기 제2 캐핑 절연막(170), 상기 제1 캐핑 절연막(122), 상기 평탄 절연막(120), 상기 제2 절연막(109), 상기 제2 소스 도전 패턴(SCP2), 및 상기 제1 절연막(107)을 관통할 수 있고, 상기 반도체층들(100) 사이의 상기 매립 절연층(105)의 상면을 노출할 수 있다. 상기 게이트 분리 영역들(GIR) 및 상기 분리 영역(IR)은 동시에 형성될 수 있다. 일 예로, 상기 게이트 분리 영역들(GIR) 및 상기 분리 영역(IR)은 동일한 식각 공정(일 예로, 상기 측벽 도전막(174)의 상기 등방성 식각 공정)에 의해 동시에 형성될 수 있다.
도 4 및 도 19를 참조하면, 상기 게이트 분리 영역들(GIR)에 의해 노출된, 상기 하부 및 상부 희생막들(LSL, USL)이 제거될 수 있다. 이에 따라, 상기 하부 절연막들(110a) 및 상기 상부 절연막들(110b) 사이에 게이트 영역들이 형성될 수 있다. 상기 게이트 영역들을 형성하는 것은 등방성 식각 공정을 수행함으로써, 상기 하부 및 상부 희생막들(LSL, USL)을 선택적으로 식각하는 것을 포함할 수 있다. 이 후, 상기 게이트 영역들을 채우는 게이트 전극들(EGE, GGE, CGE, SGE)이 형성될 수 있다.
도 4 및 도 5를 다시 참조하면, 상기 게이트 분리 영역들(GIR) 내에 측면 절연 스페이서들(SSP)이 각각 형성될 수 있고, 상기 분리 영역(IR) 내에 절연 스페이서(210)가 형성될 수 있다. 상기 측면 절연 스페이서들(SSP) 및 상기 절연 스페이서(210)를 형성하는 것은, 상기 게이트 분리 영역들(GIR) 및 상기 분리 영역(IR)의 각각의 일부를 채우는 절연 스페이서막을 형성하는 것, 및 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 측면 절연 스페이서들(SSP)은 상기 게이트 분리 영역들(GIR) 내에 각각 국소적으로 형성될 수 있고, 상기 절연 스페이서(210)는 상기 분리 영역(IR) 내에 국소적으로 형성될 수 있다. 상기 게이트 분리 영역들(GIR) 내에 공통 소스 플러그들(CSP)이 각각 형성될 수 있고, 상기 분리 영역(IR) 내에 도전 패턴(200)이 형성될 수 있다. 상기 공통 소스 플러그들(CSP) 및 상기 도전 패턴(200)을 형성하는 것은, 상기 게이트 분리 영역들(GIR) 및 상기 분리 영역(IR)의 각각의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 캐핑 절연막(170)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 공통 소스 플러그들(CSP)은 상기 게이트 분리 영역들(GIR) 내에 각각 국소적으로 형성될 수 있고, 상기 도전 패턴(200)은 상기 분리 영역(IR) 내에 국소적으로 형성될 수 있다. 상기 공통 소스 플러그들(CSP)의 각각 및 상기 측면 절연 스페이서들(SSP)의 각각은 전극 분리 구조체(GIS)를 구성할 수 있고, 상기 도전 패턴(200) 및 상기 절연 스페이서(210)는 분리 구조체(IS)를 구성할 수 있다.
층간 절연막(180)이 상기 제2 캐핑 절연막(170) 상에 형성될 수 있고, 상기 분리 구조체(IS)의 상면(IS_U) 및 상기 전극 분리 구조체들(GIS)의 상면들(GIS_U)을 덮을 수 있다. 콘택 플러그(185)가 상기 제2 캐핑 절연막(170) 및 상기 층간 절연막(180)을 관통하여 상기 도전 패드(160)에 연결되도록 형성될 수 있다. 비트 라인들(BL)이 상기 층간 절연막(180) 상에 형성될 수 있고, 상기 콘택 플러그(185)는 상기 비트 라인들(BL) 중 대응하는 비트 라인(BL)에 연결될 수 있다. 도시되지 않았지만, 도전 콘택들 및 도전 라인들이 상기 게이트 전극들(EGE, GGE, CGE, SGE)의 전극 패드들에 연결되도록 형성될 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도로, 도 1의 A부분의 확대도이다. 도 1 내지 도 7을 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 1 및 도 20을 참조하면, 분리 구조체(IS)가 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 배치될 수 있다. 상기 분리 구조체(IS)는 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에 배치될 수 있다. 본 실시예들에 따르면, 상기 분리 구조체(IS)는 상기 셀 어레이 구조체들(CS) 중, 상기 제1 방향(D1)으로 서로 인접하는 한 쌍의 셀 어레이 구조체들(CS) 사이에 개재될 수 있고, 상기 셀 어레이 구조체들(CS) 중, 상기 제2 방향(D2)으로 서로 인접하는 다른 한 쌍의 셀 어레이 구조체들(CS) 사이로 연장될 수 있다. 상기 분리 구조체(IS)는 평면적 관점에서 크로스(cross) 형태를 가질 수 있다.
상기 분리 구조체(IS)는 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)을 전기적으로 서로 분리시킬 수 있다. 상기 셀 어레이 구조체들(CS)의 각각의 상기 소스 구조체(SC)는 상기 매립 절연층(105) 상으로 수평적으로 연장될 수 있고, 상기 분리 구조체(IS)에 접할 수 있다. 상기 분리 구조체(IS)는 상기 제1 방향(D1)으로 서로 인접하는 상기 한 쌍의 셀 어레이 구조체들(CS)의 소스 구조체들(SC) 사이에 개재될 수 있고, 상기 제2 방향(D2)으로 서로 인접하는 상기 다른 한 쌍의 셀 어레이 구조체들(CS)의 소스 구조체들(SC) 사이로 연장될 수 있다. 상기 분리 구조체(IS)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 인접하는 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)을 전기적으로 분리시킬 수 있다.
추가적인 분리 구조체들(IS)이 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 배치될 수 있다. 상기 추가적인 분리 구조체들(IS)은 상기 칩 영역들(10)의 각각의 가장자리에서 상기 셀 어레이 구조체들(CS)을 둘러싸도록 배치될 수 있다. 상기 제1 방향(D1)으로 배열된 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 추가적인 분리 구조체들(IS) 중 하나에 공통으로 접할 수 있다. 이 경우, 상기 추가적인 분리 구조체들(IS) 중 상기 하나는 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 제2 방향(D2)으로 배열된 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 추가적인 분리 구조체들(IS) 중 다른 하나에 공통으로 접할 수 있다. 이 경우, 상기 추가적인 분리 구조체들(IS) 중 상기 다른 하나는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 일부 실시예들에 따르면, 상기 추가적인 분리 구조체들(IS)은 상기 분리 구조체(IS)로부터 이격될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 다른 실시예들에 따르면, 상기 추가적인 분리 구조체들(IS) 및 상기 분리 구조체(IS)는 서로 연결되어 일체를 이룰 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도로, 도 1의 A부분의 확대도이다. 도 1 내지 도 7을 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 21을 참조하면, 분리 구조체(IS)가 상기 반도체 기판(1)의 상기 칩 영역들(10)의 각각 상에 배치될 수 있다. 상기 분리 구조체(IS)는 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에 배치될 수 있다. 상기 분리 구조체(IS)는 도 20을 참조하여 설명한 상기 분리 구조체(IS)와 실질적으로 동일하다. 본 실시예들에 따르면, 추가적인 분리 구조체들(IS)이 상기 스크라이브 라인 영역(20) 상에 배치될 수 있고, 상기 칩 영역들(10)의 각각을 둘러싸도록 배치될 수 있다. 상기 제1 방향(D1)으로 배열된 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 추가적인 분리 구조체들(IS) 중 하나에 공통으로 접할 수 있다. 이 경우, 상기 추가적인 분리 구조체들(IS) 중 상기 하나는 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 제2 방향(D2)으로 배열된 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 추가적인 분리 구조체들(IS) 중 다른 하나에 공통으로 접할 수 있다. 이 경우, 상기 추가적인 분리 구조체들(IS) 중 상기 다른 하나는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 일부 실시예들에 따르면, 상기 추가적인 분리 구조체들(IS)은 상기 분리 구조체(IS)로부터 이격될 수 있다.
도 22는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도 4의 I-I'선에 대응하는 단면도이다. 도 1 내지 도 7을 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 22를 참조하면, 본 실시예들에 따르면, 상기 전극 분리 구조체들(GIS)은 절연 물질로 구성될 수 있다. 이 경우, 상기 셀 어레이 구조체들(CS)의 각각은 상기 소스 구조체(SC)에 소스 전압을 인가하기 위한 별도의 배선을 포함할 수 있다. 상기 분리 구조체(IS)는 절연 물질로 구성될 수 있다. 상기 분리 구조체(IS)는 상기 전극 분리 구조체들(GIS)과 동일한 절연 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 소스 도전막(SCL)은 상기 반도체층들(100) 및 상기 매립 절연층(105)을 덮는 단일층으로 형성될 수 있고, 상기 반도체 기판(1)의 상기 가장자리(1ED)에서 상기 반도체 기판(1)과 직접 접촉할 수 있다. 상기 소스 도전막(SCL)이 상기 반도체 기판(1)과 접촉한 상태에서, 상기 수직 홀들(VH)을 형성하는 상기 이방성 식각 공정이 수행될 수 있고, 이에 따라, 상기 이방성 식각 공정 동안 유도된 양전하들이 상기 소스 도전막(SCL)을 통해 상기 반도체 기판(1)으로 배출(discharge)될 수 있다. 따라서, 상기 이방성 식각 공정 동안 유도된 상기 양전하들이 상기 반도체층들(100) 내에 축적되어 상기 반도체층들(100)에 아킹을 발생시키는 것이 방지될 수 있다. 상기 분리 구조체(IS)는 상기 반도체층들(100) 사이의 상기 매립 절연층(105) 상에서 상기 소스 도전막(SCL)의 절단(cutting)을 위해 이용될 수 있다. 상기 절단된 소스 도전막(SCL)은 상기 소스 구조체(SC)의 상기 제2 소스 도전 패턴(SCP2)을 구성할 수 있다. 수평적으로 서로 이격된 상기 반도체층들(100) 상에 상기 셀 어레이 구조체들(CS)이 각각 배치될 수 있고, 상기 셀 어레이 구조체들(CS)의 상기 소스 구조체들(SC)은 상기 분리 구조체(IS)에 의해 전기적으로 서로 분리될 수 있다. 이에 따라, 상기 셀 어레이 구조체들(CS)은 독립적인 소거 동작이 가능할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 수평적으로 서로 이격되는 반도체층들;
    상기 반도체층들 사이에 개재되는 매립 절연층;
    상기 반도체층들 상에 각각 배치되는 셀 어레이 구조체들; 및
    상기 셀 어레이 구조체들 사이에 상기 매립 절연층 상에 배치되는 분리 구조체를 포함하되,
    상기 셀 어레이 구조체들의 각각은:
    상기 반도체층들의 각각의 상면에 수직한 방향으로 적층되는 전극들을 포함하는 전극 구조체; 및
    상기 반도체층들의 각각과 상기 전극 구조체 사이에 배치되는 소스 구조체를 포함하고,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 매립 절연층 상으로 연장되고, 상기 분리 구조체는 상기 셀 어레이 구조체들의 상기 소스 구조체들 사이에 개재되는 3차원 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 분리 구조체에 의해 전기적으로 서로 분리되는 3차원 반도체 메모리 장치.
  3. 청구항 1에 있어서,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 분리 구조체의 측면에 접하는 3차원 반도체 메모리 장치.
  4. 청구항 1에 있어서,
    상기 분리 구조체의 바닥면은 상기 매립 절연층에 접하는 3차원 반도체 메모리 장치.
  5. 청구항 1에 있어서,
    상기 셀 어레이 구조체들의 각각은:
    상기 전극 구조체 및 상기 소스 구조체를 관통하는 전극 분리 구조체를 포함하고,
    상기 전극 분리 구조체는 상기 반도체층들의 각각의 상기 상면에 평행한 방향으로 연장되는 라인 형태를 가지고, 상기 분리 구조체는 상기 전극 분리 구조체와 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 분리 구조체의 상면은 상기 전극 분리 구조체의 상면과 동일한 높이에 위치하는 3차원 반도체 메모리 장치.
  7. 청구항 5에 있어서,
    상기 셀 어레이 구조체들의 각각은:
    상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 구조체들을 포함하고,
    상기 수직 구조체들의 각각은 상기 반도체층들 중 대응하는 반도체층의 내부로 연장되는 3차원 반도체 메모리 장치.
  8. 청구항 7에 있어서,
    상기 수직 구조체들은 상기 소스 구조체에 연결되는 3차원 반도체 메모리 장치.
  9. 청구항 7에 있어서,
    상기 셀 어레이 구조체들의 각각은:
    상기 전극 구조체 상에 배치되고, 상기 수직 구조체들에 연결되는 비트 라인들을 포함하고,
    상기 분리 구조체의 상면은 상기 수직 구조체들의 상면들보다 높고 상기 비트 라인들의 하면들보다 낮은 높이에 위치하는 3차원 반도체 메모리 장치.
  10. 청구항 1에 있어서,
    상기 셀 어레이 구조체들의 각각은:
    상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 구조체들; 및
    상기 전극 구조체 상에 배치되고, 상기 수직 구조체들에 연결되는 비트 라인들을 포함하고,
    상기 분리 구조체의 상면은 상기 수직 구조체들의 상면들보다 높고 상기 비트 라인들의 하면들보다 낮은 높이에 위치하는 3차원 반도체 메모리 장치.
  11. 청구항 1에 있어서,
    기판 상의 주변 회로 구조체를 더 포함하되,
    상기 주변 회로 구조체는 상기 기판 상에 배치되는 주변 회로들, 및 상기 주변 회로들을 덮는 하부 절연막을 포함하고,
    상기 반도체층들 및 상기 매립 절연층은 상기 하부 절연막 상에 배치되는 3차원 반도체 메모리 장치.
  12. 청구항 1에 있어서,
    상기 분리 구조체는 도전 패턴, 및 상기 셀 어레이 구조체들의 각각의 상기 소스 구조체와 상기 도전 패턴 사이에 개재되는 절연 스페이서를 포함하는 3차원 반도체 메모리 장치.
  13. 청구항 1에 있어서,
    상기 매립 절연층 상에 배치되고, 상기 셀 어레이 구조체들 사이의 공간을 채우는 절연막을 더 포함하되,
    상기 분리 구조체는 상기 반도체층들의 각각의 상기 상면에 수직한 상기 방향을 따라 연장되어 상기 절연막의 적어도 일부를 관통하는 3차원 반도체 메모리 장치.
  14. 기판 상에 수평적으로 서로 이격되는 반도체층들;
    상기 반도체층들 상에 각각 배치되는 셀 어레이 구조체들; 및
    상기 셀 어레이 구조체들 사이에 상기 기판 상에 배치되는 분리 구조체를 포함하되,
    상기 셀 어레이 구조체들의 각각은:
    상기 반도체층들의 각각의 상면에 수직한 방향으로 적층되는 전극들을 포함하는 전극 구조체; 및
    상기 반도체층들의 각각과 상기 전극 구조체 사이에 배치되는 소스 구조체를 포함하고,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 반도체층들 사이의 상기 기판 상으로 수평적으로 연장되고, 상기 분리 구조체에 의해 전기적으로 서로 분리되는 3차원 반도체 메모리 장치.
  15. 청구항 14에 있어서,
    상기 반도체층들은 상기 기판의 상면에 평행한 제1 방향 및 제2 방향으로 서로 이격되고, 상기 분리 구조체는 복수 개로 제공되되,
    상기 복수의 분리 구조체들 중 하나는 상기 셀 어레이 구조체들 중, 상기 제1 방향으로 서로 인접하는 한 쌍의 셀 어레이 구조체들 사이에 배치되고,
    상기 복수의 분리 구조체들 중 다른 하나는 상기 셀 어레이 구조체들 중, 상기 제2 방향으로 서로 인접하는 다른 한 쌍의 셀 어레이 구조체들 사이에 배치되고
    상기 복수의 분리 구조체들은 서로 이격되는 3차원 반도체 메모리 장치.
  16. 청구항 14에 있어서,
    상기 반도체층들은 상기 기판의 상면에 평행한 제1 방향 및 제2 방향으로 서로 이격되고,
    상기 분리 구조체는 상기 셀 어레이 구조체들 중, 상기 제1 방향으로 서로 인접하는 한 쌍의 셀 어레이 구조체들 사이에 배치되고, 상기 셀 어레이 구조체들 중, 상기 제2 방향으로 서로 인접하는 다른 한 쌍의 셀 어레이 구조체들 사이로 연장되는 3차원 반도체 메모리 장치.
  17. 청구항 14에 있어서,
    상기 기판 상에 배치되는 주변 회로들; 및
    상기 주변 회로들을 덮는 하부 절연막을 더 포함하되,
    상기 반도체층들 및 상기 분리 구조체는 상기 하부 절연막 상에 배치되고,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 반도체층들 사이의 상기 하부 절연막 상으로 수평적으로 연장되는 3차원 반도체 메모리 장치.
  18. 청구항 14에 있어서,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 분리 구조체의 측면에 접하는 3차원 반도체 메모리 장치.
  19. 청구항 14에 있어서,
    상기 기판 상에 배치되고, 상기 반도체층들 사이에 개재되는 매립 절연층을 더 포함하되,
    상기 분리 구조체는 상기 매립 절연층 상에 배치되고,
    상기 셀 어레이 구조체들의 상기 소스 구조체들은 상기 반도체층들로부터 상기 매립 절연층 상으로 연장되는 3차원 반도체 메모리 장치.
  20. 청구항 19에 있어서,
    상기 분리 구조체의 바닥면은 상기 매립 절연층에 접하는 3차원 반도체 메모리 장치.
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