JP2022122792A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板を備える。半導体基板は、メモリセルアレイ領域、エッジシール領域、及び、これらの間に設けられた接続領域を備える。メモリセルアレイ領域は、第１方向に並ぶ複数の第１導電層と、複数の第１導電層に対向する第１半導体層と、第１半導体層に接続される第２半導体層と、を備える。エッジシール領域は、第１方向に並ぶ第３半導体層及び第４半導体層と、第３半導体層、第４半導体層及び半導体基板に電気的に接続された第２導電層と、を備える。接続領域は、第２半導体層、及び、第３半導体層又は第４半導体層と連続的に形成され、第２方向に延伸する第５半導体層及び第６半導体層を備える。接続領域は、第２方向に並ぶ複数の接続部を備える。これら複数の接続部において、第５半導体層及び第６半導体層が電気的に接続されている。【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
半導体基板と、半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層に対向する第１半導体層と、複数の第１導電層と半導体基板との間に設けられ第１半導体層の第１方向における一端に接続された第２半導体層と、を備える半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板を備える。半導体基板は、メモリセルアレイ領域、エッジシール領域、並びに、メモリセルアレイ領域及びエッジシール領域の間に設けられた接続領域を備える。また、半導体記憶装置は、メモリセルアレイ領域に設けられた複数の第１導電層と、第１半導体層と、第２半導体層と、を備える。複数の第１導電層は、半導体基板の表面と交差する第１方向に並ぶ。第１半導体層は、第１方向に延伸し、複数の第１導電層に対向する。第２半導体層は、複数の第１導電層と半導体基板との間に設けられ、第１半導体層に接続される。また、半導体記憶装置は、エッジシール領域に設けられた第３半導体層と、第４半導体層と、第２導電層と、を備える。第３半導体層及び第４半導体層は、第１方向に並ぶ。第２導電層は、第３半導体層、第４半導体層及び半導体基板に電気的に接続される。また、半導体記憶装置は、接続領域に設けられた第５半導体層と、第６半導体層と、を備える。第５半導体層は、第１方向と交差する第２方向に延伸する。また、第５半導体層は、第２半導体層と連続的に形成された部分、及び、第３半導体層と連続的に形成された部分を備える。第６半導体層は、第２方向に延伸する。また、第６半導体層は、第２半導体層と連続的に形成された部分、及び、第４半導体層と連続的に形成された部分を備える。また、接続領域は、第２方向に交互に並ぶ複数の第１領域及び第２領域を備える。複数の第１領域において、第５半導体層及び第６半導体層が第１方向に離間する。複数の第２領域において、第５半導体層及び第６半導体層が電気的に接続されている。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の模式的な平面図である。 図２の一部の模式的な拡大図である。 図２の一部の模式的な拡大図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 図５のＤで示した部分の模式的な拡大図である。 図７のＥで示した部分の模式的な拡大図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第１比較例に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第２比較例に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な平面図である。 第３実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な平面図である。 第４実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第６実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第４実施形態の変形例に係る半導体記憶装置の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmission electronmicroscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的な回路図である。
メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
［メモリダイＭＤの構造］
図２は、メモリダイＭＤの模式的な平面図である。図３及び図４は、図２の一部の模式的な拡大図である。図５及び図６は、メモリダイＭＤの模式的な断面図である。尚、図５は、図３に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を含む。また、図５は、図４に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を含む。また、図６は、図３に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を含む。また、図６は、図４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を含む。図７は、図５のＤで示した部分の模式的な拡大図である。図８は、図７のＥで示した部分の模式的な拡大図である。
メモリダイＭＤは、例えば図２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、半導体基板１００のＸ方向及びＹ方向の端部には、エッジシール領域ＲＥが設けられている。エッジシール領域ＲＥは、半導体基板１００のＸ方向の端部に沿ってＹ方向に延伸する部分と、半導体基板１００のＹ方向の端部に沿ってＸ方向に延伸する部分と、を備える。また、各メモリセルアレイ領域ＲＭＣＡとエッジシール領域ＲＥとの間には、少なくとも一つの接続領域ＲＣが設けられている。
メモリダイＭＤは、例えば図５に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図５に示す様に、半導体基板１００の表面には、アクティブ領域１００Ａと、絶縁領域１００Ｉと、が設けられている。アクティブ領域１００Ａは、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域でも良いし、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域でも良いし、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域でも良い。
［トランジスタ層ＬＴＲの構造］
例えば図５に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
半導体基板１００のアクティブ領域１００Ａは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図５に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
次に、メモリセルアレイ層ＬＭＣＡの構造について説明する。
［メモリセルアレイ領域ＲＭＣＡの構造］
例えば図２に示す様に、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図３に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間構造ＳＴが設けられる。また、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
メモリブロックＢＬＫは、例えば図７に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、半導体層１５０が設けられている。半導体層１５０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１５０及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１５０は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図７に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図７の例では、半導体層１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図５）を介してビット線ＢＬに接続される。
半導体層１２０の下端部は、上記半導体層１５０に接続されている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と半導体層１５０との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図７に示す様に、導電層ＬＩと、導電層ＬＩのＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層ＳＴＳＷと、を備える。導電層ＬＩは、Ｘ方向及びＺ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層ＬＩの下端は、半導体層１５０に接続されている。導電層ＬＩは、ソース線ＳＬ（図１）の一部として機能する。
［エッジシール領域ＲＥの構造］
図６に示す様に、エッジシール領域ＲＥには、半導体層１６１と、半導体層１６１の上面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１６２と、絶縁層１６２の上面に設けられた半導体層１６３と、が設けられている。半導体層１６１，１６３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。
また、エッジシール領域ＲＥには、半導体層１６１、絶縁層１６２及び半導体層１６３を貫通してＺ方向に延伸する導電層１６４が設けられている。導電層１６４の外周面の一部は、半導体層１６１，１６３に接している。導電層１６４の下端は、配線ｄ２に接続されている。導電層１６４は、配線ｄ２，ｄ１，ｄ０及びコンタクトＣＳを介して、半導体基板１００のアクティブ領域１００Ａに接続されている。
尚、図６に示す様に、エッジシール領域ＲＥの内側の領域には、クラックストッパ１８０が設けられている。クラックストッパ１８０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。クラックストッパ１８０の下端は、配線ｄ２に接続されている。クラックストッパ１８０は、配線ｄ２，ｄ１，ｄ０及びコンタクトＣＳを介して、半導体基板１００のアクティブ領域１００Ａに接続されている。また、図示は省略するものの、クラックストッパ１８０の上端位置は、ビット線ＢＬよりも上方に位置する。クラックストッパ１８０の上端は、例えば、図示しないコンタクト電極に接続されていても良い。また、クラックストッパ１８０は、このコンタクト電極等を介して、接地電圧が供給されるボンディングパッド電極と導通していても良い。クラックストッパ１８０は、エッジシール領域ＲＥに沿ってＸ方向及びＹ方向に延伸する。ただし、例えば図４に示す様に、クラックストッパ１８０は、接続領域ＲＣを避けて配置されている。
［接続領域ＲＣの構造］
図５に示す様に、接続領域ＲＣには、半導体層１７１と、半導体層１７１の上面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１７２と、絶縁層１７２の上面に設けられた半導体層１７３と、が設けられている。半導体層１７１，１７３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。尚、図５では、半導体層１７１と半導体層１７３との境界線を、一点鎖線によって示している。半導体層１７１、絶縁層１７２及び半導体層１７３は、図４に示す様に、Ｙ方向に延伸する。
半導体層１７１は、半導体層１５０と連続的に形成された部分、及び、半導体層１６１と連続的に形成された部分を備える。半導体層１７１の下面の高さ位置は、例えば、半導体層１５０及び半導体層１６１の下面の高さ位置と一致しても良い。また、例えば、半導体層１７１の上面の高さ位置は、半導体層１６１の上面の高さ位置と一致しても良い。
絶縁層１７２は、絶縁層１６２と連続的に形成された部分を備える。絶縁層１７２の下面の高さ位置は、例えば、絶縁層１６２の下面の高さ位置と一致しても良い。また、例えば、絶縁層１７２の上面の高さ位置は、絶縁層１６２の上面の高さ位置と一致しても良い。
半導体層１７３は、半導体層１５０と連続的に形成された部分、及び、半導体層１６３と連続的に形成された部分を備える。半導体層１７３の一部の下面の高さ位置は、例えば、半導体層１６３の下面の高さ位置と一致しても良い。また、例えば、半導体層１７３の一部の上面の高さ位置は、半導体層１５０及び半導体層１６３の上面の高さ位置と一致しても良い。
また、接続領域ＲＣには、Ｙ方向に交互に並ぶ複数の第１領域１８１及び第２領域１８２が設けられている。
絶縁層１７２は、図５に示す様に、複数の第１領域１８１に対応して設けられた複数の部分１７２ａと、複数の第２領域１８２に対応して設けられた複数の開口１７２ｂと、を備える。図４に示す様に、開口１７２ｂのＸ方向における一方側及び他方側の端部は、絶縁層１７２のＸ方向の一方側及び他方側の端部位置に達している。
半導体層１７３は、図５に示す様に、複数の第１領域１８１に対応して設けられた複数の部分１７３ａと、複数の第２領域１８２に対応して設けられた複数の部分１７３ｂと、これらを接続する複数の部分１７３ｃと、を備える。部分１７３ａは、部分１７２ａの上面に設けられている。部分１７３ｂは、半導体層１７１の上面に設けられている。部分１７３ｃは、部分１７２ａのＹ方向の側面に設けられている。
また、図５に示す様に、接続領域ＲＣには、半導体層１７１、絶縁層１７２及び半導体層１７３をＹ方向に分断する構造ＳＴＣが設けられている。構造ＳＴＣは、ブロック間構造ＳＴとほぼ同様に構成されている。ただし、構造ＳＴＣは、半導体層１７１、絶縁層１７２及び半導体層１７３を貫通している。即ち、構造ＳＴＣの下端は、半導体層１７１の下面よりも下方に位置している。
［製造方法］
次に、図９～図２９を参照して、メモリダイＭＤの製造方法について説明する。図９～図２９は、同製造方法について説明するための模式的な断面図である。尚、図９～図１１、図１６～図２２、図２４、図２７～図２９は、図５に対応する断面を示している。また、図１２～図１５は、図６に対応する断面を示している。また、図２３、図２５及び図２６は、図７に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図９に示す様に、まず、半導体基板１００に、トランジスタ層ＬＴＲ、配線層Ｄ０、配線層Ｄ１、及び、配線層Ｄ２を形成する。
次に、例えば図９に示す様に、配線層Ｄ２の上方に、半導体層１５１，１７１、及び、絶縁層１５２，１７２を形成する。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等の方法によって行われる。尚、図示は省略するものの、この工程では、半導体層１６１及び絶縁層１６２も形成する。
次に、例えば図１０に示す様に、絶縁層１７２に複数の開口１７２ｂを形成し、絶縁層１７２を複数の部分１７２ａに分断する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図１１に示す様に、絶縁層１５２，１７２、及び、半導体層１７１の上面、並びに、部分１７２ａのＹ方向の側面に、半導体層１５３，１７３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。尚、図示の通り、半導体層１７３は、絶縁層１７２に形成された複数の開口１７２ｂに沿って形成される。従って、接続領域ＲＣには、上述した複数の部分１７３ａ，１７３ｂ，１７３ｃが形成される。また、図示は省略するものの、この工程では、半導体層１６３も形成する。
次に、例えば図１２及び図１３に示す様に、導電層１６４に対応する位置に、コンタクトホール１６４Ａを形成する。コンタクトホール１６４Ａは、Ｚ方向に延伸し、半導体層１６１、絶縁層１６２及び半導体層１６３を貫通し、配線ｄ２の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１４に示す様に、コンタクトホール１６４Ａの内周面及び半導体層１５３，１６３の上面に、導電層１６４Ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１５に示す様に、導電層１６４Ｂを、コンタクトホール１６４Ａの内部に形成された部分を除いて、除去する。この工程は、例えば、ＣＭＰ（Chemical MechanicalPolishing）等の方法によって行われる。この工程により、導電層１６４が形成される。
次に、例えば図１６に示す様に、半導体層１５３の上方に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１７に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＬＭＨを形成する。メモリホールＬＭＨは、Ｚ方向に延伸し、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、半導体層１５３、並びに、絶縁層１５２を貫通し、半導体層１５１の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１８に示す様に、メモリホールＬＭＨの内周面に、アモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１９に示す様に、図１８を参照して説明した構造の上面に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２０に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＵＭＨを形成する。このメモリホールＵＭＨは、Ｚ方向に延伸し、複数の絶縁層１０１及び複数の犠牲層１１０Ａを貫通し、アモルファスシリコン膜１２０Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２１に示す様に、半導体層１２０を形成する。また、図示は省略するものの、この工程では、ゲート絶縁膜１３０を形成する。この工程では、例えば、ウェットエッチング等の方法によってアモルファスシリコン膜１２０Ａを除去する。また、メモリホールＬＭＨ，ＵＭＨの内周面に、ＣＶＤ等の方法によって、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。
次に、例えば図２２に示す様に、溝ＳＴＡ，ＳＴＡＣを形成する。溝ＳＴＡは、メモリセルアレイ領域ＲＭＣＡに設けられる。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、並びに、半導体層１５３をＹ方向に分断し、絶縁層１５２の上面を露出させる溝である。溝ＳＴＡＣは、接続領域ＲＣに設けられる。溝ＳＴＡＣは、Ｚ方向及びＸ方向に延伸し、半導体層１７３、絶縁層１７２及び半導体層１７１をＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２３に示す様に、溝ＳＴＡのＹ方向の側面に、酸化シリコン（ＳｉＯ２）等の保護膜ＳＴＳＷＡを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、酸化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。尚、図示は省略するものの、この工程では、溝ＳＴＡＣのＹ方向の側面にも、保護膜ＳＴＳＷＡが形成される。
次に、例えば図２４～図２６に示す様に、絶縁層１５２及びゲート絶縁膜１３０の一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２７に示す様に、半導体層１５０を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図２８に示す様に、導電層１１０を形成する。この工程では、例えば、ウェットエッチング等の方法によって保護膜ＳＴＳＷＡ（図２６）を除去する。また、ウェットエッチング等の方法によって犠牲層１１０Ａを除去する。また、ＣＶＤ等の方法によって導電層１１０を形成する。
次に、例えば図２９に示す様に、溝ＳＴＡ内にブロック間構造ＳＴを形成し、溝ＳＴＡＣ内に構造ＳＴＣを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
その後、クラックストッパ１８０（図６）、配線等を形成し、ダイシングによってウェハを分断することにより、メモリダイＭＤが形成される。
［第１比較例］
図３０は、第１比較例に係る半導体記憶装置の構成を示す模式的な平面図である。図３１は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図３１は、図３０に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第１比較例に係る半導体記憶装置においては、接続領域ＲＣに、半導体層１７１´、絶縁層１７２´及び半導体層１７３´が設けられている。半導体層１７１´、絶縁層１７２´及び半導体層１７３´は、構造ＳＴＣによって、Ｙ方向に並ぶ２つの部分に分断されている。これら２つの部分のうちの一方は、それぞれ、半導体層１６１、絶縁層１６２及び半導体層１６３と連続的に形成されている。これら２つの部分のうちの他方は、それぞれ、半導体層１５０と連続的に形成されている。
第１比較例に係る半導体記憶装置の製造方法においては、図１０を参照して説明した工程が実行されない。
ここで、第１比較例に係る製造方法では、図１７、図２０を参照して説明した工程において、メモリホールＬＭＨ，ＵＭＨを形成する。ここで、半導体記憶装置の高集積化のためには、アスペクト比の高いメモリホールＬＭＨ，ＵＭＨを形成することが望ましい。ここで、ＲＩＥ等の方法によってアスペクト比の高いメモリホールＬＭＨ，ＵＭＨを形成する場合、加工用のイオンの影響により、メモリホールＬＭＨに露出する半導体層１５１，１５３に、大量の電荷が溜まってしまう場合がある。この様な電荷の量が所定量を超えた場合、アーキングが生じ、これによってウェハが破壊されてしまう場合がある。
そこで、第１比較例に係る製造方法では、メモリホールＬＭＨ，ＵＭＨを形成する前に、図１２～図１５を参照した工程において、メモリホールＬＭＨの内周面に露出する半導体層１５１，１５３と、半導体基板１００と、を電気的に接続する導電層１６４を形成する。この様な構成によれば、半導体層１５１，１５３の電荷を半導体基板１００に逃がすことが可能である。これにより、上述の様なアーキングの発生を抑制可能である。
しかしながら、例えば図３０及び図３１に示す様に、第１比較例では、半導体層１５０と、半導体層１６１，１６３とが、構造ＳＴＣによる分断部分を除いて、連続的に形成される。また、クラックストッパ１８０は、接続領域ＲＣを避けて配置されている。この様な構成では、例えば、メモリダイＭＤのダイシング工程において半導体層１６１，１６３にクラックが生じてしまった場合に、半導体層１７１´，１７３´を介して、このクラックが半導体層１５０まで伝わってしまう恐れがある。
また、図１５を参照して説明した工程では、半導体層１６３が一部除去されてしまう場合がある。この様な場合、半導体層１５３が導電層１６４から電気的に切り離されてしまい、半導体層１５３の電荷に起因してアーキングが発生してしまう場合がある。
［第２比較例］
図３２は、第２比較例に係る半導体記憶装置の構成を示す模式的な平面図である。図３３は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図３３は、図３２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第２比較例に係る半導体記憶装置においては、接続領域ＲＣに、半導体層１７１´´、絶縁層１７２´´及び半導体層１７３´´が設けられている。
また、第２比較例に係る半導体記憶装置においては、接続領域ＲＣに、Ｙ方向に交互に並ぶ複数の第１領域１８１´´及び第２領域１８２´´が設けられている。
第１領域１８１´´は、それぞれ、半導体層１７１´´、絶縁層１７２´´及び半導体層１７３´´の一部を備える。
第２領域１８２´´は、それぞれ、絶縁層１７４を備える。絶縁層１７４のＹ方向の側面は、Ｙ方向において隣り合う２つの第１領域１８１´´に含まれる半導体層１７１´´、絶縁層１７２´´及び半導体層１７３´´のＹ方向の側面に接続されている。
図３２に示す様に、絶縁層１７４は、Ｙ方向に並ぶ。図３２では、Ｙ方向の一方側（例えば、図３２のＹ方向負側）から数えて奇数番目の絶縁層１７４を絶縁層１７４Ｏと、Ｙ方向の一方側から数えて偶数番目の絶縁層１７４を絶縁層１７４Ｅと示している。
絶縁層１７４ＯのＸ方向の一方側（例えば、図３２のＸ方向負側）の端部は、半導体層１７１、絶縁層１７２及び半導体層１７３のＸ方向の一方側の端部位置に達している。一方、絶縁層１７４ＯのＸ方向の他方側（例えば、図３２のＸ方向正側）の端部は、半導体層１７１、絶縁層１７２及び半導体層１７３のＸ方向の他方側の端部位置に達していない。
絶縁層１７４ＥのＸ方向の一方側の端部は、接続領域ＲＣに設けられた半導体層１７１、絶縁層１７２及び半導体層１７３のＸ方向の一方側の端部位置に達していない。一方、絶縁層１７４ＥのＸ方向の他方側の端部は、接続領域ＲＣに設けられた半導体層１７１、絶縁層１７２及び半導体層１７３のＸ方向の他方側の端部位置に達している。
第２比較例に係る半導体記憶装置の製造方法においては、図１０を参照して説明した工程が実行されない。
また、第２比較例に係る半導体記憶装置の製造方法においては、図１２を参照して説明した工程が実行された後、図１６を参照して説明した工程が実行される前に、絶縁層１７４が形成される。
この様な構成によれば、例えば、メモリダイＭＤのダイシング工程において半導体層１６１，１６３にクラックが生じてしまった場合であっても、複数の絶縁層１７４によって、このクラックが半導体層１５０まで伝わってしまうことを抑制可能である。
しかしながら、第２比較例の様な構成では、半導体層１５１，１５３と、半導体層１６１，１６３と、の間の配線長が長くなってしまい、電気抵抗が大きくなってしまう。従って、図１７、図２０を参照して説明した工程において、半導体層１５１，１５３の電荷を半導体基板１００に好適に逃がすことが出来ず、アーキングが発生してしまう恐れがある。
［効果］
第１実施形態においては、例えば図５に示す様に、絶縁層１７２にＹ方向に並ぶ複数の開口１７２ｂが設けられている。この様な構成によれば、例えば、メモリダイＭＤのダイシング工程において半導体層１６１，１６３にクラックが生じてしまった場合であっても、このクラックが半導体層１５０まで伝わってしまうことを抑制可能である。
また、第１実施形態においては、例えば図５に示す様に、接続領域ＲＣに、半導体層１７１と半導体層１７３とを電気的に接続する第２領域１８２が設けられている。この様な構成によれば、例えば、図１５を参照して説明した工程において半導体層１６３が一部除去されてしまった場合であっても、半導体層１５３の電荷を、半導体層１７１を介して半導体基板１００に逃がすことが可能である。これにより、上述の様なアーキングの発生を抑制可能である。
また、第１実施形態においては、第２比較例の様な構造と比較して、半導体層１５１，１５３と、半導体層１７１，１７３と、の間の配線長を短くすることが可能である。従って、第２比較例と比較して、アーキングの発生をより好適に抑制可能である。
［第２実施形態］
次に、図３４及び図３５を参照して、第２実施形態に係る半導体記憶装置について説明する。図３４は、第２実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図３５は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図３５は、図３４に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置の接続領域ＲＣには、絶縁層１７２のかわりに、絶縁層２７２が設けられている。また、第２実施形態に係る半導体記憶装置の接続領域ＲＣには、Ｙ方向に交互に並ぶ複数の第１領域２８１及び複数の第２領域２８２が設けられている。
絶縁層２７２は、基本的には絶縁層１７２と同様に構成されている。ただし、絶縁層２７２は、図３５に示す様に、複数の第１領域２８１に対応して設けられた複数の部分２７２ａと、複数の第２領域２８２に対応して設けられた複数の開口２７２ｂと、を備える。
図３４に示す様に、開口２７２ｂは、Ｙ方向に並ぶ。図３４では、Ｙ方向の一方側（例えば、図３４のＹ方向負側）から数えて奇数番目の開口２７２ｂを開口２７２ｂＯと、Ｙ方向の一方側から数えて偶数番目の開口２７２ｂを開口２７２ｂＥと示している。
開口２７２ｂＯのＸ方向の一方側（例えば、図３４のＸ方向負側）の端部は、絶縁層２７２のＸ方向の一方側の端部位置に達している。一方、開口２７２ｂＯのＸ方向の他方側（例えば、図３４のＸ方向正側）の端部は、絶縁層２７２のＸ方向の他方側の端部位置に達していない。
開口２７２ｂＥのＸ方向の一方側の端部は、接続領域ＲＣに設けられた絶縁層２７２のＸ方向の一方側の端部位置に達していない。一方、開口２７２ｂＥのＸ方向の他方側の端部は、接続領域ＲＣに設けられた絶縁層２７２のＸ方向の他方側の端部位置に達している。
開口２７２ｂのＸ方向における幅は、絶縁層２７２のＸ方向の幅の半分よりも大きい。また、Ｙ方向において隣り合う２つの部分２７２ａは、Ｘ方向における他方側又は一方側の端部において、お互いに接続されている。
第２実施形態に係る製造方法は、基本的には第１実施形態に係る製造方法と同様である。ただし、第１実施形態に係る製造方法では、図１０を参照して説明した工程において、接続領域ＲＣに複数の開口１７２ｂを形成していた。一方、第２実施形態に係る製造方法では、図３６に示す様に、複数の開口１７２ｂのかわりに、複数の開口２７２ｂを形成する。
［第３実施形態］
次に、図３７及び図３８を参照して、第３実施形態に係る半導体記憶装置について説明する。図３７は、第３実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図３８は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図３８は、図３７に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置の接続領域ＲＣには、絶縁層２７２のかわりに、絶縁層３７２が設けられている。また、第３実施形態に係る半導体記憶装置の接続領域ＲＣには、Ｙ方向に交互に並ぶ複数の第１領域３８１及び第２領域３８２が設けられている。
絶縁層３７２は、図３８に示す様に、部分３７２ａと、部分３７２ａに設けられた複数の開口３７２ｂと、を備える。図３７に示す様に、第２領域３８２には、Ｘ方向に並ぶ複数の開口３７２ｂが設けられている。また、Ｘ方向に並ぶ複数の開口３７２ｂの間の領域、及び、第１領域３８１には、部分３７２ａ（図３８）が設けられている。図３７に示す様に、開口３７２ｂのＸ方向における幅は、絶縁層２７２のＸ方向の幅の半分よりも小さい。
第３実施形態に係る製造方法は、基本的には第２実施形態に係る製造方法と同様である。ただし、第２実施形態に係る製造方法では、図３６を参照して説明した工程において、接続領域ＲＣに複数の開口２７３ｂを形成していた。一方、第３実施形態に係る製造方法では、図３９に示す様に、複数の開口２７３ｂのかわりに、複数の開口３７２ｂを形成する。
［第４実施形態］
次に、図４０及び図４１を参照して、第４実施形態に係る半導体記憶装置について説明する。図４０は、第４実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図４１は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図４１は、図４０に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第４実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第４実施形態に係る半導体記憶装置の接続領域ＲＣには、半導体層１７１、絶縁層１７２及び半導体層１７３のかわりに、半導体層４７１、絶縁層４７２及び半導体層４７３が設けられている。また、第４実施形態に係る半導体記憶装置の接続領域ＲＣには、Ｙ方向に交互に並ぶ複数の第１領域４８１及び複数の第２領域４８２が設けられている。
半導体層４７１、絶縁層４７２及び半導体層４７３は、基本的には、半導体層１７１、絶縁層１７２及び半導体層１７３と同様に構成されている。ただし、半導体層４７１、絶縁層４７２及び半導体層４７３は、図４１に示す様に、複数の第１領域４８１に対応して設けられた複数の部分４７１ａ，４７２ａ，４７３ａと、複数の第２領域４８２に対応して設けられた複数の開口４７３ｂと、を備える。図４０に示す様に、開口４７３ｂのＸ方向における一方側及び他方側の端部は、半導体層４７１、絶縁層４７２及び半導体層４７３のＸ方向の一方側及び他方側の端部位置に達している。
また、第４実施形態に係る半導体記憶装置の接続領域ＲＣには、Ｙ方向に交互に並ぶ複数の第２領域４８２に対応して設けられた複数の導電層４８６が設けられている。図４１に示す様に、導電層４８６のＹ方向の側面は、部分４７１ａ，４７２ａ，４７３ａのＹ方向の側面に接している。導電層４８６の下端は、配線ｄ２に接続されている。また、図４０に示す様に、導電層４８６のＸ方向における一方側及び他方側の端部は、半導体層４７１、絶縁層４７２及び半導体層４７３のＸ方向の一方側及び他方側の端部位置に達している。
第４実施形態に係る製造方法は、基本的には第１実施形態に係る製造方法と同様である。ただし、第１実施形態に係る製造方法では、図１０を参照して説明した工程を実行しない。また、例えば図１３を参照して説明した工程において、導電層４８６に対応する位置に、半導体層１７１、絶縁層１７２及び半導体層１７３を貫通する開口を形成する。
［第５実施形態］
次に、図４２及び図４３を参照して、第５実施形態に係る半導体記憶装置について説明する。図４２は、第５実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図４３は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図４３は、図４２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第５実施形態に係る半導体記憶装置は、基本的には第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置の接続領域ＲＣには、半導体層４７１、絶縁層４７２及び半導体層４７３のかわりに、半導体層５７１、絶縁層５７２及び半導体層５７３が設けられている。また、第５実施形態に係る半導体記憶装置の接続領域ＲＣには、図４３に示す様に、Ｙ方向に交互に並ぶ複数の第１領域５８１及び複数の第２領域５８２が設けられている。
半導体層５７１、絶縁層５７２及び半導体層５７３は、基本的には半導体層４７１、絶縁層４７２及び半導体層４７３と同様に構成されている。ただし、半導体層５７１、絶縁層５７２及び半導体層５７３は、図４３に示す様に、複数の第１領域５８１に対応して設けられた複数の部分５７１ａ，５７２ａ，５７３ａと、複数の第２領域５８２に対応して設けられた複数の開口５７３ｂと、を備える。
図４２に示す様に、開口５７３ｂは、Ｙ方向に並ぶ。図４２では、Ｙ方向の一方側（例えば、図４２のＹ方向負側）から数えて奇数番目の開口５７３ｂを開口５７３ｂＯと、Ｙ方向の一方側から数えて偶数番目の開口５７３ｂを開口５７３ｂＥと示している。
開口５７３ｂＯのＸ方向の一方側（例えば、図４２のＸ方向負側）の端部は、半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の一方側の端部位置に達している。一方、開口５７３ｂＯのＸ方向の他方側（例えば、図４２のＸ方向正側）の端部は、半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の他方側の端部位置に達していない。
開口５７３ｂＥのＸ方向の一方側の端部は、接続領域ＲＣに設けられた半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の一方側の端部位置に達していない。一方、開口５７３ｂＥのＸ方向の他方側の端部は、接続領域ＲＣに設けられた半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の他方側の端部位置に達している。
開口５７３ｂのＸ方向における幅は、半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の幅の半分よりも大きい。また、Ｙ方向において隣り合う２つの部分５７１ａ，５７２ａ，５７３ａは、Ｘ方向における他方側又は一方側の端部において、お互いに接続されている。
また、第５実施形態に係る半導体記憶装置の接続領域ＲＣには、Ｙ方向に交互に並ぶ複数の第２領域５８２に対応して設けられた複数の導電層５８６が設けられている。導電層５８６は、基本的には導電層４８６と同様に構成されている。
図４２に示す様に、導電層５８６は、Ｙ方向に並ぶ。図４２では、Ｙ方向の一方側（例えば、図４２のＹ方向負側）から数えて奇数番目の導電層５８６を導電層５８６Ｏと、Ｙ方向の一方側から数えて偶数番目の導電層５８６を導電層５８６Ｅと示している。
導電層５８６ＯのＸ方向の一方側（例えば、図４２のＸ方向負側）の端部は、半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の一方側の端部位置に達している。一方、導電層５８６ＯのＸ方向の他方側（例えば、図４２のＸ方向正側）の端部は、半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の他方側の端部位置に達していない。
導電層５８６ＥのＸ方向の一方側の端部は、接続領域ＲＣに設けられた半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の一方側の端部位置に達していない。一方、導電層５８６ＥのＸ方向の他方側の端部は、接続領域ＲＣに設けられた半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の他方側の端部位置に達している。
導電層５８６のＸ方向における幅は、半導体層５７１、絶縁層５７２及び半導体層５７３のＸ方向の幅の半分よりも大きい。
第５実施形態に係る製造方法は、基本的には第４実施形態に係る製造方法と同様である。ただし、第５実施形態に係る製造方法では、図１３を参照して説明した工程において、導電層５８６に対応する位置に、半導体層１７１、絶縁層１７２及び半導体層１７３を貫通する開口を形成する。
［第６実施形態］
次に、図４４及び図４５を参照して、第６実施形態に係る半導体記憶装置について説明する。図４４は、第６実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図４５は、同半導体記憶装置の構成を示す模式的な断面図である。尚、図４５は、図４４に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図を含む。
第６実施形態に係る半導体記憶装置は、基本的には第５実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置の接続領域ＲＣには、半導体層５７１、絶縁層５７２及び半導体層５７３のかわりに、半導体層６７１、絶縁層６７２及び半導体層６７３が設けられている。また、第６実施形態に係る半導体記憶装置の接続領域ＲＣには、図４４に示す様に、Ｙ方向に交互に並ぶ複数の第１領域６８１及び第２領域６８２が設けられている。
半導体層６７１、絶縁層６７２及び半導体層６７３は、図４５に示す様に、部分６７１ａ，６７２ａ，６７３ａと、部分６７１ａ，６７２ａ，６７３ａに設けられた複数の開口６７３ｂと、を備える。図４４に示す様に、第２領域６８２には、Ｘ方向に並ぶ複数の開口６７３ｂが設けられている。また、Ｘ方向に並ぶ複数の開口６７３ｂの間の領域、及び、第１領域６８１には、部分６７１ａ，６７２ａ，６７３ａが設けられている。開口６７３ｂのＸ方向における幅は、半導体層６７１、絶縁層６７２及び半導体層６７３のＸ方向の幅の半分よりも小さい。
また、第６実施形態に係る半導体記憶装置の接続領域ＲＣには、複数の第２領域６８２に対応して設けられた複数の導電層６８６が設けられている。導電層６８６は、基本的には導電層５８６と同様に構成されている。ただし、導電層５８６のＸ方向における幅は、半導体層６７１、絶縁層６７２及び半導体層６７３のＸ方向の幅の半分よりも小さい。
第６実施形態に係る製造方法は、基本的には第５実施形態に係る製造方法と同様である。ただし、第５実施形態に係る製造方法では、図１３を参照して説明した工程において、導電層６８６に対応する位置に、半導体層１７１、絶縁層１７２及び半導体層１７３を貫通する開口を形成する。
尚、第４実施形態～第６実施形態に係る導電層４８６，５８６，６８６の下端は、配線ｄ２に接続されていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば図４６に例示する様に、導電層４８６の下端は、配線ｄ２に接続されていなくても良い。導電層５８６，６８６についても同様である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１５０，１６１，１６３，１７１，１７３…半導体層、１６２，１７２…絶縁層、ＲＭＣＡ…メモリセルアレイ領域、ＲＥ…エッジシール領域、ＲＣ…接続領域。

Claims (4)

  1. メモリセルアレイ領域、エッジシール領域、並びに、前記メモリセルアレイ領域及び前記エッジシール領域の間に設けられた接続領域を備える半導体基板と、
    前記メモリセルアレイ領域に設けられ、前記半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記メモリセルアレイ領域に設けられ、前記第１方向に延伸し、前記複数の第１導電層に対向する第１半導体層と、
    前記メモリセルアレイ領域に設けられ、前記複数の第１導電層と前記半導体基板との間に設けられ、前記第１半導体層に接続された第２半導体層と、
    前記エッジシール領域に設けられ、前記第１方向に並ぶ第３半導体層及び第４半導体層と、
    前記エッジシール領域に設けられ、前記第３半導体層、前記第４半導体層及び前記半導体基板に電気的に接続された第２導電層と、
    前記接続領域に設けられ、前記第１方向と交差する第２方向に延伸し、前記第２半導体層と連続的に形成された部分、及び、前記第３半導体層と連続的に形成された部分を備える第５半導体層と、
    前記接続領域に設けられ、前記第２方向に延伸し、前記第２半導体層と連続的に形成された部分、及び、前記第４半導体層と連続的に形成された部分を備える第６半導体層と
    を備え、
    前記接続領域は、前記第２方向に交互に並ぶ複数の第１領域及び第２領域を備え、
    前記複数の第１領域において、前記第５半導体層及び前記第６半導体層が前記第１方向に離間し、
    前記複数の第２領域において、前記第５半導体層及び前記第６半導体層が電気的に接続されている
    半導体記憶装置。
  2. 前記エッジシール領域に設けられ、前記第３半導体層及び前記第４半導体層の間に位置する第１絶縁層と、
    前記接続領域に設けられ、前記第５半導体層及び前記第６半導体層の間に位置し、前記第１絶縁層と連続的に形成された部分を備える第２絶縁層と
    を備え、
    前記第２絶縁層は、前記複数の第１領域に対応して設けられた複数の第１部分を備える
    請求項１記載の半導体記憶装置。
  3. 前記第６半導体層は、
    前記複数の第１領域に設けられ、前記複数の第１部分の前記第１方向における一方側の面に設けられた複数の第２部分と、
    前記複数の第２領域に設けられ、前記第５半導体層の前記第１方向における一方側の面に設けられた複数の第３部分と、
    前記複数の第１部分の前記第２方向における側面に設けられた複数の第４部分と
    を備える
    請求項２記載の半導体記憶装置。
  4. 前記複数の第２領域に対応して設けられた複数の第３導電層を備え、
    前記第５半導体層は、前記複数の第１領域に対応して設けられた複数の第５部分を備え、
    前記第６半導体層は、前記複数の第１領域に対応して設けられた複数の第６部分を備え、
    前記複数の第３導電層は、それぞれ、前記第２方向において隣り合う２つの第５部分、及び、前記第２方向において隣り合う２つの第６部分に接続されている
    請求項１又は２記載の半導体記憶装置。
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