JP2022139937A - 半導体記憶装置 - Google Patents

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大明 内藤
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Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数の第１導電層（１１０）と、これらと対向する第１半導体層（１２０）と、これらの間に設けられた第１絶縁膜（１３０）と、第１半導体層（１２０）に接続された第２半導体層（２２０）と、これと対向する第２導電層（２１０）と、これらの間に設けられた第２絶縁膜（２３０）と、第２半導体層（２２０）を介して第１半導体層（１２０）に接続された第３半導体層（１００）と、を備える。第２導電層（２１０）は、第１部分（２１０ｆ）と、第１部分（２１０ｆ）と第２半導体層（２２０）との間に設けられた第２部分（２１０ｎ）と、を備える。第２部分（２１０ｎ）の第１方向（Ｚ）における厚み（Ｔ２１０ｎ）は、第１部分（２１０ｆ）の第１方向（Ｚ）における厚み（Ｔ２１０ｆ）よりも小さい。【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、これら複数の導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０１７－１６３０４４号公報 特開２０１８－１６０６１２号公報
好適に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並び、第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられ、電荷蓄積部を含む第１絶縁膜と、を備える。また、この半導体記憶装置は、第１半導体層の第１方向の一端に接続された第２半導体層と、第２方向に延伸し、第２半導体層と対向する第２導電層と、第２導電層と第２半導体層との間に設けられた第２絶縁膜と、第２方向に延伸し、第２半導体層を介して第１半導体層に接続された第３半導体層と、を備える。第２導電層は、第２方向に延伸する第１部分と、第１部分と第２半導体層との間に設けられた第２部分と、を備える。第１部分の第１方向における厚みを第１の厚みとし、第２部分の第１方向における厚みを第２の厚みとすると、第２の厚みは、第１の厚みよりも小さい。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 図２に示す構造のＡで示す部分を拡大して示す模式的な断面図である。 図２に示す構造のＢで示す部分を拡大して示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、図２に示す構造のＡで示す部分を拡大して示す模式的な断面図である。図４は、図２に示す構造のＢで示す部分を拡大して示す模式的な断面図である。尚、図３はＸＺ断面を示しているが、半導体層１２０の中心軸に沿ったＸＺ断面以外の断面（例えば、ＹＺ断面）を観察した場合にも、図３と同様の構造が観察される。同様に、図４はＸＺ断面を示しているが、半導体層３２０の中心軸に沿ったＸＺ断面以外の断面（例えば、ＹＺ断面）を観察した場合にも、図４と同様の構造が観察される。
図２に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体層がその表層に設けられている。半導体基板１００には、メモリセル領域ＲＭＣと、フックアップ領域ＲＨＵと、が設けられている。
図２に示す様に、本実施形態に係る半導体記憶装置のメモリセル領域ＲＭＣには、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０と対向する複数の半導体層１２０と、これら複数の導電層１１０及び複数の半導体層１２０の間に設けられた絶縁層１３０と、が設けられている。また、メモリセル領域ＲＭＣには、半導体基板１００と複数の導電層１１０との間に設けられた導電層２１０と、導電層２１０と対向する複数の半導体層２２０と、導電層２１０及び複数の半導体層２２０の間に設けられた絶縁層２３０と、が設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図３に示す様に、タングステン（Ｗ）等の金属膜１１１と、金属膜１１１の上下面、並びに、Ｘ方向及びＹ方向の側面を覆う窒化チタン（ＴｉＮ）等のバリア導電膜１１２と、を備える。尚、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０のうち、最も上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。ドレイン側選択ゲート線ＳＧＤ（図１）等として機能する導電層１１０は、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥ（図２）又は酸化シリコン（ＳｉＯ２）等のフィンガー間絶縁層ＳＴ（図２）を介して、Ｙ方向に並ぶ。
複数の導電層１１０のうち、これよりも下方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。ワード線ＷＬ（図１）等として機能する導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）等として機能する導電層１１０よりもＹ方向の幅が大きい。ワード線ＷＬ（図１）等として機能する導電層１１０は、フィンガー間絶縁層ＳＴ（図２）を介して、Ｙ方向に並ぶ。
導電層１１０の上下面、並びに、Ｘ方向及びＹ方向の側面には、絶縁層１１３（図３）が設けられていても良い。絶縁層１１３は、例えば、アルミナ（Ａｌ２Ｏ３）等の絶縁性の金属酸化物を含む。絶縁層１１３は、例えば、メモリセルＭＣ（図１）又はドレイン側選択トランジスタＳＴＤ（図１）のゲート絶縁膜との一部として機能する。
半導体層１２０は、例えば図２に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ（図１）及びドレイン側選択トランジスタＳＴＤ（図１）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクト電極Ｃｂを介して導電層１５０に接続される。導電層１５０は、Ｙ方向に延伸し、Ｘ方向に並ぶ。導電層１５０は、ビット線ＢＬ（図１）として機能する。半導体層１２０の下端部は、半導体層２２０に接続されている。
絶縁層１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。絶縁層１３０の下端は、半導体層２２０の上面に接続されている。絶縁層１３０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ（図１）及びドレイン側選択トランジスタＳＴＤ（図１）のゲート絶縁膜の一部として機能する。
絶縁層１３０は、例えば図３に示す様に、半導体層１２０の外周面に設けられたトンネル絶縁膜１３１と、その外周面に設けられた電荷蓄積膜１３２と、その外周面に設けられた絶縁膜１３３と、を備える。トンネル絶縁膜１３１及び絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な絶縁膜である。トンネル絶縁膜１３１及び電荷蓄積膜１３２は、略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。絶縁膜１３３は、図示の様に、絶縁層１０１に対応してＺ方向に並ぶ複数の部分に分断されていても良いし、トンネル絶縁膜１３１及び電荷蓄積膜１３２と同様にＺ方向に延伸しても良い。
尚、図３には、絶縁層１３０が窒化シリコン等の絶縁性の電荷蓄積膜１３２を備える例を示した。しかしながら、絶縁層１３０は、例えば、電荷蓄積膜１３２のかわりに、導電層１１０に対応してＺ方向に並ぶ複数のフローティングゲートを備えていても良い。フローティングゲートは、例えば、多結晶シリコン等を含んでいても良い。この場合、フローティングゲート中の多結晶シリコンは、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含んでいても良いし、含んでいなくても良い。
導電層２１０は、Ｘ方向に延伸する略板状の導電層である。導電層２１０は、例えば図３に示す様に、タングステン（Ｗ）等の金属膜２１１と、金属膜２１１の上下面、並びに、Ｘ方向及びＹ方向の側面を覆う窒化チタン（ＴｉＮ）等のバリア導電膜２１２と、を備える。尚、導電層２１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層２１０の上方及び下方には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層２１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
導電層２１０の上下面、並びに、Ｘ方向及びＹ方向の側面には、絶縁層２１３が設けられていても良い。絶縁層２１３は、例えば、アルミナ（Ａｌ２Ｏ３）等の絶縁性の金属酸化物を含む。絶縁層２１３は、例えば、ソース側選択トランジスタＳＴＳ（図１）のゲート絶縁膜の一部として機能する。
尚、図３には、導電層２１０のうち、半導体層２２０との距離が所定範囲外の部分を、部分２１０ｆとして示している。また、半導体層２２０との距離が所定範囲内の部分を、部分２１０ｎとして示している。部分２１０ｎのＺ方向における厚みＴ２１０ｎは、部分２１０ｆのＺ方向における厚みＴ２１０ｆよりも小さい。
部分２１０ｎの上面Ｓ２１０ｎＵは、部分２１０ｆの上面Ｓ２１０ｆＵよりも下方に位置する。上面Ｓ２１０ｎＵは、凹状の曲面Ｓ２１０ｃＵと連続的に形成されている。上面Ｓ２１０ｎＵは、この凹状の曲面Ｓ２１０ｃＵを介して、上面Ｓ２１０ｆＵに接続されている。また、上面Ｓ２１０ｎＵは、凸状の曲面Ｓ２１０ｅＵと連続的に形成されている。上面Ｓ２１０ｎＵは、この凸状の曲面Ｓ２１０ｅＵを介して、半導体層２２０との対向面Ｓ２１０ｅに接続されている。
例えば、部分２１０ｆの上面Ｓ２１０ｆＵに沿ってＸ方向に延伸する仮想線ＩＬ１を想定した場合、上面Ｓ２１０ｆＵを構成する各点の仮想線ＩＬ１との距離は、ほぼゼロでも良い。また、曲面Ｓ２１０ｃＵのＸＺ断面における傾きの大きさは、対向面Ｓ２１０ｅに近付くにつれて、単調に減少しても良い。部分２１０ｎの上面Ｓ２１０ｎＵを構成する各点の仮想線ＩＬ１との距離は、ほぼ一定でも良いし、対向面Ｓ２１０ｅに近付くにつれて単調に増大しても良い。また、曲面Ｓ２１０ｅＵのＸＺ断面における傾きの大きさは、対向面Ｓ２１０ｅに近付くにつれて、単調に増大しても良い。
部分２１０ｎの下面Ｓ２１０ｎＬは、部分２１０ｆの下面Ｓ２１０ｆＬよりも上方に位置する。下面Ｓ２１０ｎＬは、凹状の曲面Ｓ２１０ｃＬと連続的に形成されている。下面Ｓ２１０ｎＬは、この凹状の曲面Ｓ２１０ｃＬを介して、下面Ｓ２１０ｆＬに接続されている。また、下面Ｓ２１０ｎＬは、凸状の曲面Ｓ２１０ｅＬと連続的に形成されている。下面Ｓ２１０ｎＬは、この凸状の曲面Ｓ２１０ｅＬを介して、半導体層２２０との対向面Ｓ２１０ｅに接続されている。
例えば、部分２１０ｆの下面Ｓ２１０ｆＬに沿ってＸ方向に延伸する仮想線ＩＬ２を想定した場合、下面Ｓ２１０ｆＬを構成する各点の仮想線ＩＬ２との距離は、ほぼゼロでも良い。また、曲面Ｓ２１０ｃＬのＸＺ断面における傾きの大きさは、対向面Ｓ２１０ｅに近付くにつれて、単調に減少しても良い。部分２１０ｎの下面Ｓ２１０ｎＬを構成する各点の仮想線ＩＬ２との距離は、ほぼ一定でも良いし、対向面Ｓ２１０ｅに近付くにつれて単調に増大しても良い。また、曲面Ｓ２１０ｅＬのＸＺ断面における傾きの大きさは、対向面Ｓ２１０ｅに近付くにつれて、単調に増大しても良い。
また、例えば、導電層２１０の半導体層２２０との対向面Ｓ２１０ｅに沿ってＺ方向に延伸する仮想線ＩＬ３を想定した場合、対向面Ｓ２１０ｅを構成する各点の仮想線ＩＬ３との距離は、ほぼゼロでも良い。
尚、導電層２１０の半導体層２２０との対向面Ｓ２１０ｅは、ＸＺ断面において、平坦でなくても良い。この場合、上記曲面Ｓ２１０ｅＵ，Ｓ２１０ｅＬが、お互いに接続されていても良い。また、これらの曲面Ｓ２１０ｅＵ，Ｓ２１０ｅＬの一部が、半導体層２２０と対向していても良い。
また、図３には、導電層１１０のうち、半導体層１２０との距離が所定範囲外の部分を、部分１１０ｆとして示している。また、半導体層１２０との距離が所定範囲内の部分を、部分１１０ｎとして示している。部分１１０ｆは、Ｚ方向において、部分２１０ｆと並ぶ。また、部分１１０ｎは、Ｚ方向において、部分２１０ｎと並ぶ。
部分１１０ｎのＺ方向における厚みＴ１１０ｎは、部分１１０ｆのＺ方向における厚みＴ１１０ｆと同程度である。少なくとも、厚みＴ２１０ｎと厚みＴ２１０ｆとの差分は、厚みＴ１１０ｎと厚みＴ１１０ｆとの差分よりも大きい。
部分１１０ｎの上面Ｓ１１０ｎＵの高さ位置は、部分１１０ｆの上面Ｓ１１０ｆＵの高さ位置と同程度である。少なくとも、上面Ｓ２１０ｎＵの高さ位置と上面Ｓ２１０ｆＵの高さ位置との差分は、上面Ｓ１１０ｎＵの高さ位置と上面Ｓ１１０ｆＵの高さ位置との差分よりも大きい。
部分１１０ｎの下面Ｓ１１０ｎＬの高さ位置は、部分１１０ｆの下面Ｓ１１０ｆＬの高さ位置と同程度である。少なくとも、下面Ｓ２１０ｎＬの高さ位置と下面Ｓ２１０ｆＬの高さ位置との差分は、下面Ｓ１１０ｎＬの高さ位置と下面Ｓ１１０ｆＬの高さ位置との差分よりも大きい。
半導体層２２０は、半導体層１２０に対応して、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層２２０は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層２２０は、例えば、単結晶シリコン（Ｓｉ）等の半導体層である。半導体層２２０に含まれるシリコン結晶の配向面は、半導体基板１００に含まれるシリコン結晶の配向面と揃っていても良い。半導体層２２０の外周面は、それぞれ導電層２１０によって囲まれており、導電層２１０と対向している。
尚、図３には、半導体層２２０のうち、絶縁層２３０との接触部分よりも下方に設けられた部分のＸ方向の幅を、幅Ｗ２２０Ｌとして示している。また、図３には、半導体層２２０のうち、導電層２１０のＺ方向における中央位置に対応する高さ位置に設けられた部分の幅を、幅Ｗ２２０Ｍとして示している。また、図３には、半導体層２２０のうち、絶縁層２３０との接触部分よりも上方に設けられた部分のＸ方向の幅を、幅Ｗ２２０Ｕとして示している。幅Ｗ２２０Ｍは幅Ｗ２２０Ｌよりも小さい。また、幅Ｗ２２０Ｍは幅Ｗ２２０Ｕよりも小さい。
絶縁層２３０は、半導体層２２０の外周面の一部に設けられている。絶縁層２３０は、絶縁層２１３を介して、導電層２１０の部分２１０ｎの上下面、並びに、Ｘ方向及びＹ方向の側面を覆う。絶縁層２３０は、ソース側選択トランジスタＳＴＳ（図１）のゲート絶縁膜の一部として機能する。
尚、図３には、導電層１１０と半導体層１２０との間の距離を、距離Ｄ１３０として示している。また、導電層２１０と半導体層２２０との間の距離を、距離Ｄ２３０として示している。距離Ｄ２３０は、距離Ｄ１３０よりも大きい。
図２に示す様に、本実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵには、複数の導電層１１０の一部と、これら複数の導電層１１０に接続されたコンタクト電極ＣＣと、コンタクト電極ＣＣの近傍に設けられた複数の支持構造ＨＲと、が設けられている。支持構造ＨＲは、それぞれ、複数の導電層１１０と対向する半導体層３２０と、これら複数の導電層１１０及び半導体層３２０の間に設けられた絶縁膜３３０と、を備える。また、フックアップ領域ＲＨＵには、導電層２１０の一部と、導電層２１０と対向する複数の半導体層４２０と、導電層２１０及び複数の半導体層４２０の間に設けられた絶縁層４３０と、が設けられている。
コンタクト電極ＣＣは、Ｚ方向に延伸し、下端においていずれかの導電層１１０に接続されている。コンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を備える。
半導体層３２０は、基本的には、半導体層１２０と同様に構成されている。ただし、半導体層３２０の上端は、ビット線ＢＬに接続されていない。また、例えば図４に示す様に、半導体層３２０の下端は絶縁膜３３０によって覆われており、半導体層４２０に接続されていない。また、半導体層３２０は、トランジスタの一部等として機能しない。
絶縁膜３３０は、基本的には、絶縁層１３０と同様に構成されている。ただし、絶縁膜３３０は、トランジスタの一部等として機能しない。
半導体層４２０は、基本的には、半導体層２２０と同様に構成されている。ただし、半導体層４２０は、トランジスタの一部等として機能しない。
絶縁層４３０は、基本的には、絶縁層２３０と同様に構成されている。ただし、絶縁層４３０は、トランジスタの一部等として機能しない。尚、導電層２１０の、半導体層４２０との距離が所定範囲内の部分には、上述した様な部分２１０ｎが設けられている。
［製造方法］
次に、図５～図１６を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図５～図１６は、同製造方法について説明するための模式的な断面図である。図５～図１１、図１３及び図１５は、図３に対応する断面を示している。図１２、図１４及び図１６は、図４に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、例えば図５に示す様に、半導体基板１００上に、絶縁層１０１、犠牲層１１０Ｂ、犠牲層１１０Ａ、犠牲層１１０Ｂを形成する。また、この構造の上方に、複数の絶縁層１０１及び犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。犠牲層１１０Ｂは、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１０１及び犠牲層１１０Ａは、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）等の方法によって形成する。犠牲層１１０Ｂは、例えば、ＬＰＣＶＤ（Low Pressure CVD）等の方法によって形成する。
次に、例えば図６に示す様に、複数の半導体層１２０に対応する位置、及び、複数の支持構造ＨＲに対応する位置に、それぞれ、開口ＯＰ１を形成する。開口ＯＰ１は、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ，１１０Ｂを貫通し、半導体基板１００の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図７に示す様に、開口ＯＰ１を介して、犠牲層１１０Ｂの一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。これにより、下方から数えて１番目の絶縁層１０１の上面と、下方から数えて２番目の絶縁層１０１の下面と、が開口ＯＰ１の内部に露出する。
次に、例えば図８に示す様に、開口ＯＰ１の底面に、略円柱状の半導体層２２０Ａを形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。尚、この工程では、下方から数えて１番目の絶縁層１０１の上面に、半導体層２２０Ｂが形成される。また、下方から数えて２番目の絶縁層１０１の下面に、半導体層２２０Ｃが形成される。これらの半導体層２２０Ｂ，２２０Ｃは、略円環状に形成され、半導体層２２０Ａの外周面に接続される。
次に、例えば図９に示す様に、開口ＯＰ１の内周面に、絶縁層１３０及びアモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１０に示す様に、絶縁層１３０及びアモルファスシリコン膜１２０Ａの、半導体層２２０Ａの上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。尚、この工程は、開口ＯＰ１のうち、半導体層１２０に対応するものに対して実行される。開口ＯＰ１のうち、支持構造ＨＲに対応するものは、レジスト等によって覆っておいても良い。
次に、例えば図１１及び図１２に示す様に、半導体層２２０Ａの上面及びアモルファスシリコン膜１２０Ａの内周面に、アモルファスシリコン膜及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。これにより、半導体層１２０，３２０が形成される。
次に、例えば図１３及び図１４に示す様に、犠牲層１１０Ａ，１１０Ｂを除去する。この工程では、例えば、図２を参照して説明したフィンガー間絶縁層ＳＴに対応する位置に、ＲＩＥ等の手段によって溝を形成する。また、この溝を介して、ウェットエッチング等の手段により、犠牲層１１０Ａ，１１０Ｂを除去する。尚、図１３及び図１４では、犠牲層１１０Ａ，１１０Ｂを除去することによって形成された空隙を、開口ＯＰ２として示している。尚、この工程では、絶縁膜１３３を除去しても良いし、除去しなくても良い。
尚、この工程が終了すると、開口ＯＰ２に、半導体層２２０Ａの外周面、半導体層２２０Ｂの上面及び外周面、並びに、半導体層２２０Ｃの下面及び外周面が露出した状態となる。
次に、例えば図１５及び図１６に示す様に、絶縁層２３０，４３０を形成する。この工程は、例えば、酸化処理等の方法によって行う。この工程では、半導体層２２０Ａの外周面、半導体層２２０Ｂの上面及び外周面、並びに、半導体層２２０Ｃの下面及び外周面に沿って、酸化処理が進行する。これにより、半導体層２２０Ｂの外周面に対応する位置には、凸状の曲面Ｓ２３０ｃＬが形成される。また、半導体層２２０Ａの外周面と半導体層２２０Ｂの上面との接続部分に対応する位置には、凹状の曲面Ｓ２３０ｅＬが形成される。また、半導体層２２０Ａの外周面と半導体層２２０Ｃの下面との接続部分に対応する位置には、凹状の曲面Ｓ２３０ｅＵが形成される。また、半導体層２２０Ｃの外周面に対応する位置には、凸状の曲面Ｓ２３０ｃＵが形成される。また、この工程では、半導体層２２０，４２０が形成される。
次に、例えば図３及び図４に示す様に、絶縁層１１３，２１３、及び、導電層１１０，２１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。これにより、導電層２１０の下面には、上記凸状の曲面Ｓ２３０ｃＬに沿って凹状の曲面Ｓ２１０ｃＬが形成される。また、導電層２１０の半導体層２２０，４２０との対向面には、上記凹状の曲面Ｓ２３０ｅＬ，Ｓ２３０ｅＵに沿って凸状の曲面Ｓ２１０ｅＬ，Ｓ２１０ｅＵが形成される。また、導電層２１０の上面には、上記凸状の曲面Ｓ２３０ｃＵに沿って凹状の曲面Ｓ２１０ｃＵが形成される。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、第１実施形態に係る半導体記憶装置が形成される。
［比較例］
図１７は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。比較例に係る半導体記憶装置は、導電層２１０及び絶縁層２３０ではなく、導電層２１０´及び絶縁層２３０´を備えている。導電層２１０´は、タングステン（Ｗ）等の金属膜２１１´と、金属膜２１１´の上下面、並びに、Ｘ方向及びＹ方向の側面を覆う窒化チタン（ＴｉＮ）等のバリア導電膜２１２´と、を備える。導電層２１０´は、図３に例示した様な部分２１０ｎを備えていない。導電層２１０´のＺ方向における厚みは、略均一である。絶縁層２３０´は、導電層２１０´の上下面を覆っていない。
比較例に係る半導体記憶装置の製造に際しては、図５を参照して説明した工程において、犠牲層１１０Ｂが形成されない。また、比較例に係る半導体記憶装置の製造に際しては、図７を参照して説明した工程が実行されず、図８を参照して説明した工程において、半導体層２２０Ｂ，２２０Ｃが形成されない。
比較例に係る半導体記憶装置の製造に際して、図１５及び図１６を参照して説明した工程を実行すると、図１７に示す様な絶縁層２３０´が形成される。この工程では、半導体層２２０Ａの外周面に沿って、酸化処理が進行する。この様な場合、絶縁層２３０´の内周面及び外周面に、凸状の曲面が形成される場合がある。
比較例に係る半導体記憶装置の製造に際して、導電層２１０´を形成すると、例えば図１７に示す様に、導電層２１０´の半導体層２２０との対向面に、絶縁層２３０´の外周面の凸状の曲面に沿って、凹状の曲面が形成される場合がある。これにより、この凹状の曲面と導電層２１０´の上面との間に、角部Ｅが形成されてしまう事がある。同様に、この凹状の曲面と導電層２１０´の下面との間に、角部Ｅが形成されてしまう事がある。この様な構成では、導電層２１０´に電圧を供給した際に、角部Ｅに電界が集中して、導電層２１０´と半導体層２２０との間で絶縁破壊が生じてしまうおそれがある。
［第１実施形態の効果］
図３等を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、導電層２１０の半導体層２２０，４２０との対向面に、凸状の曲面Ｓ２１０ｅＬ，Ｓ２１０ｅＵが形成される。この様な構造によれば、上述の様な電界の集中を抑制して、絶縁破壊の発生を抑制可能である。
また、図３等を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、導電層１１０，２１０の上下面に、凹状の曲面Ｓ２１０ｃＬ，Ｓ２１０ｃＵが形成される。ここで、この凹状の曲面Ｓ２１０ｃＬと下面Ｓ２１０ｆＬとの接続部分には、角部が形成される可能性がある。また、凹状の曲面Ｓ２１０ｃＵと上面Ｓ２１０ｆＵとの接続部分には、角部が形成される可能性がある。しかしながら、この様な部分は、半導体層２２０との距離が比較的大きい。従って、第１実施形態に係る半導体記憶装置によれば、絶縁破壊の発生を抑制可能である。
［その他の実施形態］
以上、第１実施形態に係る半導体記憶装置について説明した。しかしながら、この実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、製造方法等は適宜調整可能である。
例えば、第１実施形態に係る半導体記憶装置においては、半導体層２２０，４２０が、単結晶シリコン（Ｓｉ）を含む半導体基板１００に接続されていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図１８に例示する半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。図１８は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。ただし、図１８に例示する半導体記憶装置は、半導体基板１００のかわりに、半導体基板５００及び半導体層５１０を備える。半導体基板５００は、基本的には半導体基板１００と同様に構成されている。ただし、半導体基板５００は、半導体層２２０，４２０に接続されていない。半導体層５１０は、半導体層２２０，４２０に接続されている。半導体層５１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含むシリコン（Ｓｉ）等の半導体層である。半導体層５１０は、単結晶シリコンを含んでいても良いし、多結晶シリコンを含んでいても良い。
また、上述したいずれかの構造において、半導体基板１００，５００のいずれかの領域には、図５を参照して説明した様な構造が残存していても良い。この場合、最下層に設けられた犠牲層１１０ＡのＺ方向における厚みは、導電層２１０の部分２１０ｆのＺ方向における厚みＴ２１０ｆ（図３）より小さくても良く、部分２１０ｎのＺ方向における厚みＴ２１０ｎ（図３）より大きくても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１１０ｆ，１１０ｎ…部分、１２０…半導体層、１３０…絶縁層、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…絶縁膜、２１０…導電層、２１０ｆ，２１０ｎ…部分、２２０…半導体層、２３０…絶縁層。

Claims (5)

  1. 第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記複数の第１導電層と前記第１半導体層との間に設けられ、電荷蓄積部を含む第１絶縁膜と、
    前記第１半導体層の前記第１方向の一端に接続された第２半導体層と、
    前記第２方向に延伸し、前記第２半導体層と対向する第２導電層と、
    前記第２導電層と前記第２半導体層との間に設けられた第２絶縁膜と、
    前記第２方向に延伸し、前記第２半導体層を介して前記第１半導体層に接続された第３半導体層と
    を備え、
    前記第２導電層は、
    前記第２方向に延伸する第１部分と、
    前記第１部分と前記第２半導体層との間に設けられた第２部分と
    を備え、
    前記第１部分の前記第１方向における厚みを第１の厚みとし、
    前記第２部分の前記第１方向における厚みを第２の厚みとすると、
    前記第２の厚みは、前記第１の厚みよりも小さい
    半導体記憶装置。
  2. 前記複数の第１導電層のうちの一つの、
    前記第１部分と前記第１方向に並ぶ位置に設けられた部分を第３部分とし、
    前記第２部分と前記第１方向に並ぶ位置に設けられた部分を第４部分とし、
    前記第３部分の前記第１方向における厚みを第３の厚みとし、
    前記第４部分の前記第１方向における厚みを第４の厚みとすると、
    前記第１の厚みと前記第２の厚みとの差分は、前記第３の厚みと前記第４の厚みとの差分よりも大きい
    請求項１記載の半導体記憶装置。
  3. 前記第１部分の前記第１方向における前記複数の第１導電層側の面を第１の面とし、
    前記第１部分の前記第１方向における前記複数の第１導電層と反対側の面を第２の面とし、
    前記第２部分の前記第１方向における前記複数の第１導電層側の面を第３の面とし、
    前記第２部分の前記第１方向における前記複数の第１導電層と反対側の面を第４の面とすると、
    前記第３の面は、前記第１の面よりも、前記複数の第１導電層から遠く、
    前記第４の面は、前記第２の面よりも、前記複数の第１導電層に近い
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数の第１導電層のうちの一つの、
    前記第１部分と前記第１方向に並ぶ位置に設けられた部分を第３部分とし、
    前記第２部分と前記第１方向に並ぶ位置に設けられた部分を第４部分とし、
    前記第３部分の前記第１方向における前記第２導電層側の面を第５の面とし、
    前記第３部分の前記第１方向における前記第２導電層と反対側の面を第６の面とし、
    前記第４部分の前記第１方向における前記第２導電層側の面を第７の面とし、
    前記第４部分の前記第１方向における前記第２導電層と反対側の面を第８の面とすると、
    前記第１の面と前記第３の面との間の前記第１方向における距離は、前記第６の面と前記第８の面との間の前記第１方向における距離よりも大きく、
    前記第２の面と前記第４の面との間の前記第１方向における距離は、前記第５の面と前記第７の面との間の前記第１方向における距離よりも大きい
    請求項３記載の半導体記憶装置。
  5. 前記第１の面と前記第３の面との間、及び、前記第２の面と前記第４の面との間には、それぞれ凹状の曲面が設けられている
    請求項３又は４記載の半導体記憶装置。
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