JP2023124107A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数の第１導電層と、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられたゲート絶縁膜と、複数の第１導電層と対向する第１構造と、第１半導体層及び第１構造の一端部に接続された第２半導体層と、第２半導体層と複数の第１導電層との間に設けられ、第１半導体層に接続された第３半導体層と、第２半導体層の一方側の面に設けられた第１部分と、第３半導体層の他方側の面に設けられた第２部分と、を備え、第１半導体層に接続された第４半導体層と、第４半導体層の第１部分及び第２部分の間に設けられた第１絶縁層とを備える。第１絶縁層の、第１構造からの距離が第１の距離よりも大きい領域を第１領域とし、第１の距離よりも小さい領域を第２領域とすると、第１領域は窒化膜を含み、第２領域は窒素（Ｎ）を含まない。【選択図】図７
Description
本実施形態は、半導体記憶装置及びその製造方法に関する。
第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層に対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積部と、を備える半導体記憶装置が知られている。
好適に製造可能な半導体記憶装置及びその製造方法を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられ、電荷蓄積部を含むゲート絶縁膜と、第１方向及び第１方向と交差する第２方向に延伸し、複数の第１導電層と対向する第１構造と、ゲート絶縁膜の一部を介して第１半導体層の第１方向における一端部に接続され、第１構造の第１方向における一端部に接続され、第２方向に延伸する第２半導体層と、第２半導体層と複数の第１導電層との間に設けられ、ゲート絶縁膜の一部を介して第１半導体層に接続され、第２方向に延伸する第３半導体層と、第２半導体層の第１方向における一方側の面に設けられた第１部分と、第３半導体層の第１方向における他方側の面に設けられた第２部分と、を備え、第１半導体層に接続された第４半導体層と、第４半導体層の第１部分及び第２部分の間に設けられた第１絶縁層とを備える。第１絶縁層の、第１構造からの距離が第１の距離よりも大きい領域を第１領域とし、第１絶縁層の、第１構造からの距離が第１の距離よりも小さい領域を第２領域とすると、第１領域は窒化膜を含み、第２領域は窒素（Ｎ）を含まない。
次に、実施形態に係る半導体記憶装置及びその製造方法を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［半導体記憶装置の回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
［半導体記憶装置の回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
［半導体記憶装置の構造］
［平面レイアウト］
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。
［平面レイアウト］
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。
［半導体記憶装置のより詳細な構造］
図３は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５は、図４に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図５に示す領域ＲＣを拡大して示した模式的な断面図である。
図３は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５は、図４に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図５に示す領域ＲＣを拡大して示した模式的な断面図である。
本実施形態に係る半導体記憶装置は、例えば図３に示す様に、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
［トランジスタ層ＬＴＲの構造］
例えば図３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
例えば図３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
複数の電極ｇｃは、それぞれ半導体基板１００の表面と対向し、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
複数のコンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ複数の配線を含み、それら複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に電気的に接続される。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
［メモリブロックＢＬＫの構造］
例えば図３及び図４に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられる。
［メモリブロックＢＬＫの構造］
例えば図３及び図４に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられる。
図４の例において、メモリブロックＢＬＫは、Ｙ方向の一方側（図４ではＹ方向正側）からＹ方向の他方側（図４ではＹ方向負側）にかけて設けられた５つのストリングユニットＳＵａ～ＳＵｅを備える。これら複数のストリングユニットＳＵａ～ＳＵｅは、それぞれ、図１を参照して説明したストリングユニットＳＵに対応する。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。
図３及び図５に示す様に、メモリセルアレイ層ＬＭＣＡにおいて、メモリブロックＢＬＫは、メモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の上方に設けられたメモリセルアレイ層ＬＭＣＡ２と、を備える。メモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図６に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１９と、タングステン（Ｗ）等の金属膜１１８と、を含む積層膜を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。また、導電層１１０の上面、下面、及び、側面を囲む位置には、金属酸化膜１３５が設けられていても良い。金属酸化膜１３５は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、及び、ジルコニウム（Ｚｒ）のうち少なくとも一つを含む金属酸化膜である。複数の導電層１１０のＸ方向の端部には、それぞれコンタクトＣＣ（図３）が設けられている。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０の下方には、例えば図５に示す様に、絶縁層１０１を介して、半導体層１１１、半導体層１１３、絶縁層１１５、及び、半導体層１１２が設けられている。半導体層１１２の下面には、導電層１１４が設けられていても良い。
半導体層１１１、半導体層１１３、半導体層１１２、及び、導電層１１４は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。半導体層１１１、半導体層１１３、及び、半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン（Ｓｉ）等を含む。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層、又はその他の導電層を含んでいても良い。尚、半導体層１１１、半導体層１１３、絶縁層１１５、及び、半導体層１１２等が設けられた領域ＲＳＬ（図５）における構造の詳細については後述する。
複数の導電層１１０のうち、最下層に位置する導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。この導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図３及び図４に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図３に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２５が設けられている。
半導体層１２０は、図５に示す様に、メモリセルアレイ層ＬＭＣＡ１に含まれる半導体領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌの上端及び半導体領域１２０Ｕの下端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの下端に接続された不純物領域１２２と、半導体領域１２０Ｕの上端に接続された不純物領域１２１と、を備える。
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅は、半導体領域１２０Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅よりも小さい。
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅は、半導体領域１２０Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅よりも小さい。
半導体領域１２０Ｊは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。尚、半導体領域１２０Ｊの径方向の幅は、上記の半導体領域１２０Ｌ，１２０Ｕの径方向の幅よりも大きい。
不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。不純物領域１２２は、半導体層１１３の一部を介して、半導体層１１１及び半導体層１１２に接続される。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図３）を介してビット線ＢＬに接続される。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン（Ｓｉ）等のフローティングゲートを備えていても良い。
［ブロック間構造ＳＴの構造］
ブロック間構造ＳＴは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１、複数の導電層１１０、半導体層１１１、及び、半導体層１１３をＹ方向に分断し、半導体層１１２に達する構造体である。ブロック間構造ＳＴは、例えば図５に示す様に、導電層ＬＩと、絶縁層１７０と、を備える。導電層ＬＩは、窒化チタン（ＴｉＮ）等のバリア導電層１７２と、タングステン（Ｗ）等の導電層１７３と、を備える。導電層ＬＩの下端は、半導体層１１２に接続されている。絶縁層１７０は、導電層ＬＩと複数の導電層１１０との間に設けられている。絶縁層１７０は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
ブロック間構造ＳＴは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１、複数の導電層１１０、半導体層１１１、及び、半導体層１１３をＹ方向に分断し、半導体層１１２に達する構造体である。ブロック間構造ＳＴは、例えば図５に示す様に、導電層ＬＩと、絶縁層１７０と、を備える。導電層ＬＩは、窒化チタン（ＴｉＮ）等のバリア導電層１７２と、タングステン（Ｗ）等の導電層１７３と、を備える。導電層ＬＩの下端は、半導体層１１２に接続されている。絶縁層１７０は、導電層ＬＩと複数の導電層１１０との間に設けられている。絶縁層１７０は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
［領域ＲＳＬの構造］
次に、領域ＲＳＬにおける構造の詳細について説明する。図７は、図５に示す領域ＲＳＬを拡大して示した模式的な断面図である。
次に、領域ＲＳＬにおける構造の詳細について説明する。図７は、図５に示す領域ＲＳＬを拡大して示した模式的な断面図である。
［半導体層１１１、半導体層１１２、及び、半導体層１１３］
半導体層１１１は、半導体層１１１の下面及び側面の一部に設けられた半導体層１１３を介して、半導体層１２０の下端部に接続されている。また、半導体層１１１と、半導体層１２０との間には、ゲート絶縁膜１３０の一部が設けられている。
半導体層１１１は、半導体層１１１の下面及び側面の一部に設けられた半導体層１１３を介して、半導体層１２０の下端部に接続されている。また、半導体層１１１と、半導体層１２０との間には、ゲート絶縁膜１３０の一部が設けられている。
半導体層１１２は、半導体層１１２の上面及び側面の一部に設けられた半導体層１１３を介して、半導体層１２０の下端部に接続されている。また、半導体層１１２と、半導体層１２０との間には、ゲート絶縁膜１３０の一部が設けられている。
半導体層１１３は、半導体層１１２の上面に設けられた領域Ｒ１１３＿１と、半導体層１１１の下面に設けられた領域Ｒ１１３＿２と、を備える。また、半導体層１１３は、半導体層１２０の下端部の側面に設けられた部分のうち、半導体層１２０と絶縁層１１５との間に設けられた領域Ｒ１１３＿３を備える。
例えば、領域Ｒ１１３＿３の径方向の幅、即ち絶縁層１１５と半導体層１２０との距離を幅Ｄ１１（図７）とする。また、例えば、金属酸化膜１３５と半導体層１２０との距離を、幅Ｄ１２（図７）とする。幅Ｄ１１は幅Ｄ１２より小さくても良い。また、例えば、導電層１１０と半導体層１２０との距離を幅Ｄ１３（図７）とする。幅Ｄ１１は幅Ｄ１３より小さくても良い。
［絶縁層１１５］
絶縁層１１５は、例えば図７に示す様に、半導体層１１３の領域Ｒ１１３＿１と、領域Ｒ１１３＿２と、の間に設けられている。絶縁層１１５は、ブロック間構造ＳＴからの距離が距離Ｄ２１（図７）よりも大きい領域Ｒ１１５＿１と、ブロック間構造ＳＴからの距離が距離Ｄ２１よりも小さい領域Ｒ１１５＿２と、を備える。
絶縁層１１５は、例えば図７に示す様に、半導体層１１３の領域Ｒ１１３＿１と、領域Ｒ１１３＿２と、の間に設けられている。絶縁層１１５は、ブロック間構造ＳＴからの距離が距離Ｄ２１（図７）よりも大きい領域Ｒ１１５＿１と、ブロック間構造ＳＴからの距離が距離Ｄ２１よりも小さい領域Ｒ１１５＿２と、を備える。
領域Ｒ１１５＿１には、絶縁層１１６ａ１と、絶縁層１１６ａ１の上面、下面、及び、側面の少なくとも一部を覆う窒化膜１１７が設けられる。絶縁層１１６ａ１は、例えば酸化シリコン（ＳｉＯ２）等である。窒化膜１１７は、例えば窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の窒素（Ｎ）を含む膜である。
尚、窒化膜１１７は、半導体層１１３の領域Ｒ１１３＿１に接し、領域Ｒ１１３＿１に沿ってＸ方向及びＹ方向に延伸する部分を備えていても良い。また、窒化膜１１７は、半導体層１１３の領域Ｒ１１３＿２に接し、領域Ｒ１１３＿２に沿ってＸ方向及びＹ方向に延伸する部分を備えていても良い。また、窒化膜１１７は、半導体層１１３の領域Ｒ１１３＿３に接し、領域Ｒ１１３＿３に沿ってＺ方向に延伸する部分を備えていても良い。
領域Ｒ１１５＿２には、例えば酸化シリコン（ＳｉＯ２）等の絶縁層１１６ａ２が設けられ、窒素（Ｎ）を含む窒化膜は設けられない。
また、絶縁層１１５は、リン（Ｐ）及びヒ素（Ａｓ）のうち、少なくとも一つの元素を含んでいても良い。また、絶縁層１１５におけるこれら元素の含有濃度は、例えば絶縁層１０１におけるこれら元素の含有濃度より大きくても良い。
尚、各領域における窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の含有濃度は、ＥＤＳ（Energy Dispersive X-ray Spectrometer）等によって測定可能である。
［製造方法］
次に、図８～図３１を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８～図２３及び図２８～図３１は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。図２４～図２７は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
次に、図８～図３１を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８～図２３及び図２８～図３１は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。図２４～図２７は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
第１実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００に、周辺回路ＰＣ（図１）を形成する。また、周辺回路ＰＣの上方に、絶縁層１０１を形成する。
次に、例えば図８に示す様に、絶縁層１０１上に、導電層１１４、半導体層１１２、酸化シリコン（ＳｉＯ２）等の犠牲層１１３Ａ、窒化シリコン（ＳｉＮ）等の犠牲層１１３Ｂ、酸化シリコン（ＳｉＯ２）等の犠牲層１１３Ｃ、及び、半導体層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成し、酸化シリコン（ＳｉＯ２）等の絶縁層１５１を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図９に示す様に半導体領域１２０Ｌに対応する位置に、複数の開口ＭＨａを形成する。開口ＭＨａは、Ｚ方向に延伸し、絶縁層１５１、複数の犠牲層１１０Ａ及び複数の絶縁層１０１、半導体層１１１、犠牲層１１３Ｃ、犠牲層１１３Ｂ、並びに、犠牲層１１３Ａを貫通し、半導体層１１２を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１０に示す様に、半導体層１１１及び半導体層１１２のうち開口ＭＨａに露出した部分に、それぞれ酸化シリコン（ＳｉＯ２）等の絶縁層１１１＿Ｄ及び絶縁層１１２＿Ｄを形成する。この工程は、例えば、熱酸化等によって行う。
次に、例えば図１０に示す様に、開口ＭＨａの内部にアモルファスシリコン（Ｓｉ）等の犠牲層１２０Ａ´を形成し、また、犠牲層１２０Ａ´の上面が絶縁層１５１の上下面の間となる位置まで除去する。この工程は、例えば、ＣＶＤ及びＲＩＥ等によって行う。
次に、例えば図１１に示す様に、開口ＭＨａ上端の開口部を広げた後、アモルファスシリコン（Ｓｉ）等を成膜し、犠牲層１２０Ａを形成する。この工程は、例えば、ウェットエッチング、ＣＶＤ、及び、ＲＩＥ等によって行う。
次に、例えば図１２に示す様に、絶縁層１５１上に、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を交互に形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１３に示す様に、半導体領域１２０Ｕに対応する位置に、複数の開口ＭＨｂを形成する。開口ＭＨｂは、Ｚ方向に延伸し、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を貫通し、犠牲層１２０Ａを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１４に示す様に、犠牲層１２０Ａを除去し、開口ＭＨｃを形成する。この工程は、例えば、ウェットエッチング等の方法によって行う。尚、半導体層１１１及び半導体層１１２は、犠牲層１２０Ａが含む元素と同じ元素であるシリコン（Ｓｉ）等を含む。しかしながら、半導体層１１１及び半導体層１１２に関しては、絶縁層１１１＿Ｄ及び絶縁層１１２＿Ｄがエッチングストッパとなり保護されている。よって、この工程において半導体層１１１及び半導体層１１２はエッチングされない。
次に、例えば図１５に示す様に、最上層の絶縁層１０１の上面及び開口ＭＨｃの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成し、メモリホールＭＨを形成する。半導体層１２０の形成に際しては、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨの内部に、アモルファスシリコン（Ｓｉ）膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン（Ｓｉ）膜の結晶構造を改質する。
次に、例えば図１６に示す様に、絶縁層１２５、半導体層１２０の一部を、半導体層１２０等の上面が最上層の絶縁層１０１の上下面の間となる位置まで除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１７に示す様に、メモリホールＭＨの上端近傍に、半導体層１２０の不純物領域１２１を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図１８に示す様に、トレンチＳＴＡ´を形成する。トレンチＳＴＡ´は、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、半導体層１１１を露出させることによって形成される。この工程は、例えば、ＲＩＥ等の方法によって行う。また、ＣＶＤ等の方法によってこのトレンチＳＴＡ´の内部に酸化シリコン（ＳｉＯ２）等の絶縁層１６１及びアモルファスシリコン（Ｓｉ）等の半導体層１６２を形成する。
次に、例えば図１９に示す様に、トレンチＳＴＡを形成する。トレンチＳＴＡは、トレンチＳＴＡ´の底面から、更に、半導体層１６２、絶縁層１６１、半導体層１１１、及び犠牲層１１３Ｃ，１１３Ｂ，１１３ＡをＹ方向に分断し、半導体層１１２を露出させることによって形成される。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図２０に示す様に、トレンチＳＴＡを介して、犠牲層１１３Ｂを除去し、続いて犠牲層１１３Ａ，１１３Ｃ、絶縁層１１１＿Ｄ，１１２＿Ｄの一部、及び、ゲート絶縁膜１３０の一部を除去して空洞ＣＡＶ１を形成し、半導体層１２０の下端部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２１に示す様に、トレンチＳＴＡを介して、トレンチＳＴＡのＹ方向の側面、半導体層１１１の下面、半導体層１１２の上面、及び、半導体層１２０の下端部側面に半導体層１１３´を形成する。この工程は、例えば、ＣＶＤ又はエピタキシャル成長等の方法によって行う。尚、この工程において、半導体層１１３´は空洞ＣＡＶ１を全て埋め込まない様に、比較的薄い膜厚で形成される。この工程において、上面、下面、及び、側面の一部を半導体層１１３´で囲まれた空洞ＣＡＶ１´が形成される。
次に、例えば図２２に示す様に、トレンチＳＴＡのＹ方向側面及び底面における半導体層１１３´の一部、並びにトレンチＳＴＡのＹ方向側面における半導体層１６２を除去し、半導体層１１３を形成する。この工程においては、半導体層１１２の一部も同時に除去され、トレンチＳＴＡの下端部のＹ方向及びＺ方向の幅が拡大する。また、トレンチＳＴＡのＹ方向側面における絶縁層１６１を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２３及び図２４に示す様に、トレンチＳＴＡ及び空洞ＣＡＶ１´を介して、トレンチＳＴＡのＹ方向の側面及び底面、並びに、空洞ＣＡＶ１´に接する半導体層１１３の上面、下面、及び、側面に、窒化膜１６３を形成する。窒化膜１６３は、例えば窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２５に示す様に、トレンチＳＴＡ及び空洞ＣＡＶ１´を介して、窒化膜１６３を酸化処理し、トレンチＳＴＡのＹ方向の側面及び空洞ＣＡＶ１´のあった部分に、酸化シリコン（ＳｉＯ２）等の絶縁層１１６ａ´及び絶縁層１１６ａ１を形成する。この工程においては、例えば図２５に示す様に、トレンチＳＴＡからの距離が距離Ｄ２１´よりも近い位置においては、窒化膜１６３が完全に酸化され、絶縁層１１６ａ´が形成される。トレンチＳＴＡからの距離が距離Ｄ２１´よりも遠い位置においては、窒化膜１６３は完全には酸化されず、窒化膜１６３の空洞ＣＡＶ１´に近い部分だけが酸化される。よって、トレンチＳＴＡからの距離が距離Ｄ２１´よりも遠い位置においては、窒化膜１６３が酸化された部分には絶縁層１１６ａ１が形成され、窒化膜１６３が酸化されなかった部分には窒化膜１１７が形成される。尚、窒化膜１６３が酸化される際、被酸化部分の体積は増加するため、空洞ＣＡＶ１´があった部分は、絶縁層１１６ａ´又は絶縁層１１６ａ１で埋め込まれる。この工程は、例えば、プラズマ酸化等の方法によって行う。
次に、例えば図２６に示す様に、トレンチＳＴＡのＹ方向側面から絶縁層１１６ａ´の一部を除去し、トレンチＳＴＡのＹ方向側面に接する部分に絶縁層１１６ａ２を形成する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２７及び図２８に示す様に、半導体層１１１、半導体層１１２、及び、半導体層１１３のうちトレンチＳＴＡに露出した部分に、酸化シリコン（ＳｉＯ２）等の絶縁層１７１を形成する。この工程は、例えば、熱酸化等によって行う。
次に、例えば図２９に示す様に、トレンチＳＴＡを介して犠牲層１１０Ａを除去し、複数の空洞ＣＡＶ２を形成する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び、絶縁層１２５）と、を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３０に示す様に、空洞ＣＡＶ２内に導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３０に示す様に、トレンチＳＴＡ内に酸化シリコン（ＳｉＯ２）等の絶縁層１７０´を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３１に示す様に、トレンチＳＴＡ２を形成する。トレンチＳＴＡ２は、トレンチＳＴＡの底面から、絶縁層１７０´の一部及び、絶縁層１７１の一部を除去して、半導体層１１２を露出させることによって形成される。この工程は、例えば、ＲＩＥ等によって行う。
次に、トレンチＳＴＡ２内にバリア導電層１７２及び導電層１７３を形成し、更に不純物領域１２１に接続するコンタクトＣｈ及びストリングユニット間絶縁層ＳＨＥ等を形成し、図５を参照して説明した構造を形成する。
［比較例］
次に、図３２を参照して、比較例に係る半導体記憶装置について説明する。図３２は、比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
次に、図３２を参照して、比較例に係る半導体記憶装置について説明する。図３２は、比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の製造に際しては、図２１～図２６を参照して説明した工程（半導体層１１３及び絶縁層１１５の形成）を行わない。比較例に係る半導体記憶装置の製造に際しては、図２１に対応する工程において、図３２に示す様に、半導体層１１３ｘを形成する。半導体層１１３ｘは、空洞ＣＡＶ１を全て埋め込む様に、半導体層１１３´よりも大きい厚さで形成される。半導体層１１３ｘは、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン（Ｓｉ）等を含む。
ここで、半導体層１１３ｘを形成して空洞ＣＡＶ１を埋め込む工程に際しては、空洞ＣＡＶ１（図２０）を完全に埋め込むことが難しく、図３２に示す様なボイドＶｘが比較的発生しやすい。この様なボイドＶｘが多数存在すると、これ以降の製造工程において、半導体層１１３ｘがダメージを受けやすくなってしまう場合があった。
また、比較例に係る半導体記憶装置の製造方法においては、半導体層１１３ｘのうち、半導体層１２０に接する部分の領域Ｒ１１３ｘ＿３の径方向の厚みが、第１実施形態に係る半導体記憶装置の領域Ｒ１１３＿３（図７）の径方向の厚みと比較して、大きく形成される。この様な場合、領域Ｒ１１３ｘ＿３が含む多結晶シリコン（Ｓｉ）の粒径が、領域Ｒ１１３＿３が含む多結晶シリコン（Ｓｉ）の粒径よりも大きくなりやすい。粒径が大きい場合、粒界が半導体層１２０と接する場合、接しない場合等、メモリホールＭＨごとに製造ばらつきが発生しやすい。そのような製造ばらつきにより、メモリセルＭＣごとに、消去動作の際に発生させるＧＩＤＬ（Gate Induced Drain Leakage）電流が大きく異なってしまい、メモリセルＭＣの消去特性がばらついてしまうことがあった。
［効果］
本実施形態に係る半導体記憶装置の製造に際しては、図２１～図２６を参照して説明した様に、膜厚の小さい半導体層１１３´及び窒化膜１６３を形成した後、窒化膜１６３を酸化処理することにより、絶縁層１１５を形成して、空洞ＣＡＶ１（図２０）を埋め込む。この様な工程を経ることで、比較例において説明した様なボイドＶｘが多数発生することを防ぐことができる。これにより、均一な特性のメモリセルＭＣを好適に製造することが可能となる。
本実施形態に係る半導体記憶装置の製造に際しては、図２１～図２６を参照して説明した様に、膜厚の小さい半導体層１１３´及び窒化膜１６３を形成した後、窒化膜１６３を酸化処理することにより、絶縁層１１５を形成して、空洞ＣＡＶ１（図２０）を埋め込む。この様な工程を経ることで、比較例において説明した様なボイドＶｘが多数発生することを防ぐことができる。これにより、均一な特性のメモリセルＭＣを好適に製造することが可能となる。
また、本実施形態に係る半導体記憶装置の製造方法においては、半導体層１２０に接する部分の領域Ｒ１１３＿３の径方向の厚みを小さく形成できる。この様な場合、領域Ｒ１１３＿３が含む多結晶シリコン（Ｓｉ）の粒径が大きくなることを防ぐことができる。これにより、結晶粒界と半導体層１２０との関係を均一な状態に近づけることができる。これにより、メモリセルＭＣごとに、消去動作の際に発生させるＧＩＤＬ電流が大きく異なることを防ぎ、均一な消去特性のメモリセルＭＣを好適に製造することが可能となる。
［変形例１］
次に、図３３を参照して、第１実施形態に係る半導体記憶装置の変形例１について説明する。図３３は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、図３３を参照して、第１実施形態に係る半導体記憶装置の変形例１について説明する。図３３は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造され、構成されている。ただし、本変形例に係る半導体記憶装置の製造方法においては、図２５に対応する工程において、トレンチＳＴＡからの距離が、距離Ｄ２１´（図２５）よりも大きい距離Ｄ３１の領域まで、窒化膜１６３を酸化する。これにより、例えば図３３に示す様に、本変形例に係る半導体記憶装置は、絶縁層１１５のかわりに、絶縁層１１５ｂを備えることとなる。
絶縁層１１５ｂは、ブロック間構造ＳＴからの距離が距離Ｄ３１（図３３）よりも大きい領域Ｒ１１５ｂ＿１と、ブロック間構造ＳＴからの距離が距離Ｄ２１よりも小さい領域Ｒ１１５ｂ＿２と、を備える。
領域Ｒ１１５ｂ＿１には、絶縁層１１６ｂ１と、絶縁層１１６ｂ１の上面、下面、及び、ブロック間構造ＳＴから遠い側の側面を覆う窒化膜１１７ｂが設けられる。絶縁層１１６ｂ１及び窒化膜１１７ｂは、例えば、絶縁層１１６ａ１及び窒化膜１１７とそれぞれ同様の材料を含んでいても良い。
領域Ｒ１１５ｂ＿２には、酸化シリコン（ＳｉＯ２）等の絶縁層１１６ａ２が設けられ、窒素（Ｎ）を含む窒化膜は設けられない。
［変形例２］
次に、図３４を参照して、第１実施形態に係る半導体記憶装置の変形例２について説明する。図３４は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、図３４を参照して、第１実施形態に係る半導体記憶装置の変形例２について説明する。図３４は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造され、構成されている。ただし、本変形例に係る半導体記憶装置は、例えば図３４に示す様に、絶縁層１１５のかわりに、絶縁層１１５ｃを備える。
絶縁層１１５ｃは、領域Ｒ１１５＿１及び領域Ｒ１１５＿２と同様の位置に形成された領域Ｒ１１５ｃ＿１及び領域Ｒ１１５ｃ＿２を備える。
領域Ｒ１１５ｃ＿１には、絶縁層１１６ｃ１と、絶縁層１１６ｃ１の上面、下面、及び、側面を覆う窒化膜１１７ｃと、絶縁層１１６ｃ１の内部に設けられた空洞２００とが設けられる。絶縁層１１６ｃ１及び窒化膜１１７ｃは、例えば、絶縁層１１６ａ１及び窒化膜１１７とそれぞれ同様の材料を含んでいても良い。空洞２００は、例えば、絶縁層１１６ｃ１に囲まれた、いわゆる空間を指し、空洞２００の在る部分は固体材料を含まない。空洞２００は、例えば、窒素、酸素及び希ガス等の複数の気体の混合物からなる空気等を含んでいても良い。尚、空洞２００はいずれの気体も含まない様に脱気されていても良い。
領域Ｒ１１５ｃ＿２には、酸化シリコン（ＳｉＯ２）等の絶縁層１１６ｃ２が設けられ、窒素（Ｎ）を含む窒化膜は設けられない。
［第２実施形態］
次に、図３５～図３８を参照して、第２実施形態に係る半導体記憶装置について説明する。図３５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図であり、図７に相当する部分を示す。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
次に、図３５～図３８を参照して、第２実施形態に係る半導体記憶装置について説明する。図３５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図であり、図７に相当する部分を示す。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、例えば図３５に示す様に、絶縁層１１５のかわりに、絶縁層１１５ｄを備える。
［絶縁層１１５ｄ］
絶縁層１１５ｄは、ブロック間構造ＳＴからの距離が距離Ｄ４１（図３５）よりも大きい領域Ｒ１１５ｄ＿１と、ブロック間構造ＳＴからの距離が距離Ｄ４１よりも小さい領域Ｒ１１５ｄ＿２と、を備える。
絶縁層１１５ｄは、ブロック間構造ＳＴからの距離が距離Ｄ４１（図３５）よりも大きい領域Ｒ１１５ｄ＿１と、ブロック間構造ＳＴからの距離が距離Ｄ４１よりも小さい領域Ｒ１１５ｄ＿２と、を備える。
領域Ｒ１１５ｄ＿１には、絶縁層１１６ｄ１と、絶縁層１１６ｄ１の上面、下面、及び、側面を覆う絶縁層１１６ｄ２が設けられる。また、絶縁層１１６ｄ２の上面、下面、及び、側面の少なくとも一部を覆う位置に、窒化膜１１７ｄが設けられる。絶縁層１１６ｄ１及び絶縁層１１６ｄ２は、例えば酸化シリコン（ＳｉＯ２）等である。また、絶縁層１１６ｄ１及び絶縁層１１６ｄ２は、互いに密度の異なる酸化シリコン（ＳｉＯ２）等を含んでいても良い。窒化膜１１７ｄは、例えば、窒化膜１１７と同様の材料を含んでいても良い。
領域Ｒ１１５ｄ＿２には、例えば酸化シリコン（ＳｉＯ２）等の絶縁層１１６ｄ１及び絶縁層１１６ｄ３が設けられ、窒素（Ｎ）を含む窒化膜は設けられない。尚、絶縁層１１６ｄ２及び絶縁層１１６ｄ３は後述する製造方法により同工程で形成されるため、絶縁層１１６ｄ２及び絶縁層１１６ｄ３の密度は同程度であっても良い。
また、絶縁層１１６ｄ１，１１６ｄ２，１１６ｄ３は、リン（Ｐ）及びヒ素（Ａｓ）のうち、少なくとも一つの元素を含んでいても良い。また、絶縁層１１６ｄ１，１１６ｄ２，１１６ｄ３におけるこれら元素の含有濃度は、例えば絶縁層１０１におけるこれら元素の含有濃度より大きくても良い。
［製造方法］
次に、図３６～図３８を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３６～図３８は、同製造方法について説明するための模式的な断面図であり、図３５に対応する断面を示している。
次に、図３６～図３８を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３６～図３８は、同製造方法について説明するための模式的な断面図であり、図３５に対応する断面を示している。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に製造される。
しかしながら、第２実施形態に係る半導体記憶装置の製造では、図２４に対応する工程において、図３６に示す様に、窒化膜１６３のかわりに、窒化膜１６３よりも膜厚の小さい窒化膜１６３＿２を形成する。窒化膜１６３＿２は、窒化膜１６３と同様の材料を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３７に示す様に、トレンチＳＴＡ及び空洞ＣＡＶ１´を介して、窒化膜１６３＿２を酸化処理し、トレンチＳＴＡのＹ方向の側面、及び、空洞ＣＡＶ１´のあった場所の一部に、酸化シリコン（ＳｉＯ２）等の絶縁層１１６ｄ３´及び絶縁層１１６ｄ２を形成する。この工程においては、例えば図３７に示す様に、トレンチＳＴＡからの距離が距離Ｄ４１´よりも近い位置においては、窒化膜１６３＿２が完全に酸化され、絶縁層１１６ｄ３´が形成される。トレンチＳＴＡからの距離が距離Ｄ４１´よりも遠い位置においては、窒化膜１６３＿２は完全には酸化されず、窒化膜１６３＿２の空洞ＣＡＶ１´に近い部分だけが酸化される。よって、トレンチＳＴＡからの距離が距離Ｄ４１´よりも遠い位置においては、窒化膜１６３＿２が酸化された部分には絶縁層１１６ｄ２が形成され、窒化膜１６３＿２が酸化されなかった部分には窒化膜１１７ｄが形成される。尚、窒化膜１６３＿２が酸化される際、被酸化部分の体積は増加するが、窒化膜１６３＿２の膜厚が小さいため、空洞ＣＡＶ１´があった部分には、空洞ＣＡＶ１´よりも小さい空洞ＣＡＶ１´´が残存する。この工程は、例えば、プラズマ酸化等の方法によって行う。
次に、例えば図３８に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ１´´に絶縁層１１６ｄ１を形成する。この工程は、例えば、低温ＣＶＤ等の方法によって行う。
次に、例えば図３８に示す様に、トレンチＳＴＡのＹ方向側面から絶縁層１１６ｄ３´及び絶縁層１１６ｄ１の一部を除去し、トレンチＳＴＡのＹ方向側面に接する部分に絶縁層１１６ｄ１及び絶縁層１１６ｄ３を備える絶縁層１１５ｄを形成する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２７～図３１に対応する工程等を行い、図３５を参照して説明した構造を形成する。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣＡ…メモリセルアレイ、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜。
Claims (9)
- 第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられ、電荷蓄積部を含むゲート絶縁膜と、
前記第１方向及び前記第１方向と交差する第２方向に延伸し、前記複数の第１導電層と対向する第１構造と、
前記ゲート絶縁膜の一部を介して前記第１半導体層の前記第１方向における一端部に接続され、前記第１構造の前記第１方向における一端部に接続され、前記第２方向に延伸する第２半導体層と、
前記第２半導体層と前記複数の第１導電層との間に設けられ、前記ゲート絶縁膜の一部を介して前記第１半導体層に接続され、前記第２方向に延伸する第３半導体層と、
前記第２半導体層の前記第１方向における一方側の面に設けられた第１部分と、前記第３半導体層の前記第１方向における他方側の面に設けられた第２部分と、を備え、前記第１半導体層に接続された第４半導体層と、
前記第４半導体層の前記第１部分及び前記第２部分の間に設けられた第１絶縁層と
を備え、
前記第１絶縁層の、前記第１構造からの距離が第１の距離よりも大きい領域を第１領域とし、
前記第１絶縁層の、前記第１構造からの距離が前記第１の距離よりも小さい領域を第２領域とすると、
前記第１領域は窒化膜を含み、
前記第２領域は窒素（Ｎ）を含まない
半導体記憶装置。 - 前記窒化膜は、
前記第４半導体層の前記第１部分及び前記第２部分の少なくとも一方に接し、
前記第４半導体層の前記第１部分及び前記第２部分に沿って前記第２方向に延伸する
請求項１記載の半導体記憶装置。 - 前記第１絶縁層と前記第１半導体層との距離は、前記複数の第１導電層のうちの１つと前記第１半導体層との距離より小さい
請求項１又は２記載の半導体記憶装置。 - 前記第１構造は、
前記第１方向に延伸し、前記第２半導体層に接続される第２導電層と、
前記複数の第１導電層と、前記第２導電層と、の間に設けられた第４絶縁層と
を備える請求項１～３のいずれか１項記載の半導体記憶装置。 - 前記第１絶縁層は、リン（Ｐ）及びヒ素（Ａｓ）のうち少なくとも１つを含む
請求項１～４のいずれか１項記載の半導体記憶装置。 - 前記第１絶縁層は、空隙を含む
請求項１～５のいずれか１項記載の半導体記憶装置。 - 第１方向に、
第１半導体層と、
第１犠牲層と、
第２半導体層と、
交互に積層された複数の第１膜及び複数の第２膜と
を形成し、
前記第１方向に延伸し、前記複数の第１膜及び前記複数の第２膜と、前記第２半導体層と、前記第１犠牲層と、を貫通して前記第１方向に延伸する第１の開口を形成し、
前記第１の開口の内部に、前記第１方向に延伸するゲート絶縁膜及び第３半導体層を形成し、
前記第１方向に延伸し、前記複数の第１膜及び前記複数の第２膜と、前記第２半導体層と、を貫通して前記第１方向に延伸する第２の開口を形成し、
前記第２の開口を介して、前記第１犠牲層と、前記ゲート絶縁膜の一部と、を除去して、空洞を形成し、
前記空洞に、
前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、に接する第４半導体層と、
前記第４半導体層に接する窒化膜と
を形成し、
前記窒化膜の少なくとも一部を酸化処理することにより、前記空洞内に絶縁層を形成する
半導体記憶装置の製造方法。 - 前記窒化膜の酸化処理は、プラズマ酸化によって行う
請求項７記載の半導体記憶装置の製造方法。 - 前記窒化膜を酸化処理した後に、前記空洞内に酸化膜を化学気相成長法（ＣＶＤ）によって成膜することで、前記絶縁層を形成する
請求項７又は８記載の半導体記憶装置の製造方法。
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