JP2022190632A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１領域（ＲＭＨ）及び第２領域（ＲＣ４Ｔ）にわたって第１方向（Ｘ）に延伸し、第２方向（Ｙ）に並ぶ第１導電層（１１０）及び第２導電層（１１０）と、第１領域に設けられ、第１導電層に対向する第１半導体層（１２０）と、第１領域に設けられ、第２導電層に対向する第２半導体層（１２０）と、第２領域に設けられ、第１導電層及び第２導電層の間に位置する第１絶縁層（１１０Ａ）と、第１方向に並び、第１絶縁層によって外周面が囲われた複数のコンタクト電極（Ｃ４）と、第１導電層及び第２導電層の間に設けられ、第１絶縁層の第１方向における一方側の側面に接する第２絶縁層（ＯＳＴ）と、を備える。第１絶縁層の第２方向における一方側の側面は第１導電層に接し、第１絶縁層の第２方向における他方側の側面は第２導電層に接する。【選択図】図１０

Description

本実施形態は、半導体記憶装置に関する。
半導体基板と、この半導体基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０２０－０４７８１０号公報 米国特許出願公開第２０１７／０１７９１５４号明細書
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板及びメモリセルアレイを備える。半導体基板は、第１方向に並ぶ第１領域及び第２領域を備える。メモリセルアレイは、第１領域及び第２領域にわたって第１方向に延伸し、第１方向と交差する第２方向に並ぶ第１導電層及び第２導電層と、第１領域に設けられ第１導電層に対向する第１半導体層と、第１領域に設けられ第２導電層に対向する第２半導体層と、を備える。また、メモリセルアレイは、第２領域に設けられ第１導電層及び第２導電層の間に位置する第１絶縁層と、第２領域に設けられ第１方向に並び第１絶縁層によって外周面が囲われた複数のコンタクト電極と、第１導電層及び第２導電層の間に設けられ、第２領域で第１絶縁層の第１方向における一方側の側面に接する第２絶縁層と、を備える。また、半導体記憶装置においては、複数の第１導電層が第１方向及び第２方向と交差する第３方向に互いに離間して設けられ、複数の第２導電層が第３方向に互いに離間して設けられ、複数の第１絶縁層が、第３方向における複数の第１導電層及び複数の第２導電層とそれぞれ対応する位置に互いに離間して設けられている。また、複数の第１絶縁層の各第１絶縁層の第２方向における一方側の側面は、複数の第１導電層のうちの対応する位置の第１導電層にそれぞれ接し、各第１絶縁層の第２方向における他方側の側面は、複数の第２導電層のうちの対応する位置の第２導電層に接する。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な断面図である。 図２のＡで示した部分の模式的な拡大図である。 図４のＢで示した部分の模式的な拡大図である。 図５のＣで示した部分の模式的な拡大図である。 図６に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図７のＦで示した部分の模式的な拡大図である。 図２のＧで示した部分の模式的な拡大図である。 図９のＨで示した部分の模式的な拡大図である。 図９に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図１０に示す構造をＪ－Ｊ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図４のＫで示した部分の模式的な拡大図である。 図４に示す構造をＬ－Ｌ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の製造方法について説明するための模式的な平面図である。 同半導体記憶装置の製造方法について説明するための模式的な平面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第４実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタＳＴＤ，ＳＴＳと呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタＳＴＤ，ＳＴＳは、電界効果型のトランジスタである。選択トランジスタＳＴＤ，ＳＴＳは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタＳＴＤ，ＳＴＳのゲート電極には、それぞれ、選択ゲート線ＳＧＤ，ＳＧＳが接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、メモリセルアレイＭＣＡ等に供給される電圧を生成する電圧生成回路と、電圧生成回路によって生成された電圧をメモリセルアレイＭＣＡ中の構成に供給するドライバ回路及びデコード回路と、ビット線ＢＬの電圧又は電流を検出するセンスアンプ回路と、を備える。また、周辺回路ＰＣは、例えば、キャッシュメモリ、アドレスレジスタ、コマンドレジスタ、ステータスレジスタ、入出力制御回路等を備える。
［メモリダイＭＤの構造］
図２は、メモリダイＭＤの模式的な平面図である。図３は、メモリダイＭＤの模式的な断面図である。尚、図３はメモリダイＭＤの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図４は、図２のＡで示した部分の模式的な拡大図である。図５は、図４のＢで示した部分の模式的な拡大図である。図６は、図５のＣで示した部分の模式的な拡大図である。図７は、図６に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図８は、図７のＦで示した部分の模式的な拡大図である。尚、図８は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図８と同様の構造が観察される。図９は、図２のＧで示した部分の模式的な拡大図である。図１０は、図９のＨで示した部分の模式的な拡大図である。図１１は、図９に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１２は、図１０に示す構造をＪ－Ｊ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１３は、図４のＫで示した部分の模式的な拡大図である。図１４は、図４に示す構造をＬ－Ｌ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
メモリダイＭＤは、例えば図２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間に設けられた複数のコンタクト接続領域ＲＣ４Ｔと、を備える。また、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置には、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１と、これらの間に設けられた第２フックアップ領域ＲＨＵ２と、が設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
メモリダイＭＤは、例えば図３に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた配線層Ｍ０と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、図３に示す様な絶縁領域１００Ｉと、が設けられている。
［トランジスタ層ＬＴＲの構造］
例えば図３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［配線層Ｄ０，配線層Ｄ１，配線層Ｄ２の構造］
例えば図３に示す様に、配線層Ｄ０，配線層Ｄ１，配線層Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０，配線層Ｄ１，配線層Ｄ２は、それぞれ、複数の配線ｄ０，配線ｄ１，配線ｄ２を含む。これら複数の配線ｄ０，配線ｄ１，配線ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
例えば図４に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図５に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。例えば図６に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
［メモリホール領域ＲＭＨにおける構造］
メモリブロックＢＬＫは、例えば図７に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０のＹ方向における幅ＹＳＧＤ（図６）は、ワード線ＷＬとして機能する導電層１１０のＹ方向における幅ＹＷＬ（図６）よりも小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図７に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図７の例では、半導体層１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図６）を介してビット線ＢＬに接続される。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。図７の例では、半導体層１２０の下端部と不純物領域１２２の上端部との境界線を、破線によって示している。不純物領域１２２は、上記導電層１１２に接続されている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図７に示す様に、Ｚ方向に延伸する導電層１４１と、導電層１４１のＹ方向における側面に設けられた絶縁層１４２と、を備える。導電層１４１及び絶縁層１４２は、図６に示す様にＸ方向に延伸する。導電層１４１は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１４１は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。導電層１４１はソース線ＳＬ（図１）の一部として機能する。絶縁層１４２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。尚、ブロック間構造ＳＴにおいて導電層１４１が設けらず、絶縁層１４２がその側面部分だけでなくコア部分までを構成していても良い。
尚、図示の例において、ブロック間構造ＳＴの上端の高さ位置（導電層１４１及び絶縁層１４２の上端の高さ位置）は、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置よりも上方に設けられている。
［コンタクト接続領域ＲＣ４Ｔにおける構造］
例えば図１１に示す様に、コンタクト接続領域ＲＣ４Ｔにおいて、メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０Ｃ４Ｔと、Ｚ方向に延伸する複数の支持構造ＨＲと、を備える。
導電層１１０Ｃ４Ｔは、Ｘ方向に延伸する略板状の層である。導電層１１０Ｃ４Ｔは、図１０に示す様に、メモリホール領域ＲＭＨ中に設けられた導電層１１０と連続的に形成されており、導電層１１０と同じ材料を含んでいる。即ち、導電層１１０及び導電層１１０Ｃ４Ｔは、それぞれ、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨ及び複数のコンタクト接続領域ＲＣ４Ｔにまたがって延伸する導電層の一部である。導電層１１０Ｃ４Ｔの少なくとも一部のＹ方向における幅は、導電層１１０のＹ方向における幅よりも小さい。図１１に示す様に、Ｚ方向に並ぶ複数の導電層１１０Ｃ４Ｔの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
支持構造ＨＲは、例えば図１０に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。支持構造ＨＲは、例えば、半導体層１２０、絶縁層１２５及びゲート絶縁膜１３０と同様の材料を含んでいても良い。また、支持構造ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。
尚、図１１の例において、支持構造ＨＲの上端の高さ位置は、ブロック間構造ＳＴの上端の高さ位置よりも下方に設けられている。また、図示は省略するものの、支持構造ＨＲの上端の高さ位置は、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置と一致する。
例えば図１１に示す様に、コンタクト接続領域ＲＣ４Ｔにおいて、少なくとも一部のブロック間構造ＳＴは、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、これら複数の絶縁層１１０Ａの間の絶縁層１０１と、Ｚ方向に延伸する複数のコンタクトＣ４と、を備える。また、ブロック間構造ＳＴは、例えば図１０に示す様に、絶縁層１１０ＡのＸ方向における一端に接続された酸化シリコン（ＳｉＯ２）等の絶縁層ＯＳＴを備える。
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等を含んでいても良い。絶縁層１１０ＡのＹ方向における側面は、導電層１１０Ｃ４Ｔと接している。また、図１０に示す様に、絶縁層１１０ＡのＸ方向における側面の一部は、導電層１１０Ｃ４Ｔと接している。また、絶縁層１１０ＡのＸ方向における側面の一部は、絶縁層ＯＳＴと接している。尚、図示の例において、絶縁層１１０ＡのＸ方向における側面の一部は、絶縁層ＯＳＴと絶縁層１４２との接触部分を中心とする円に沿って曲線状に形成されている。
図１１に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。この絶縁層１０１は、メモリブロックＢＬＫ中に設けられた絶縁層１０１と連続的に形成されている。複数の絶縁層１１０Ａの間の絶縁層１０１は、複数の絶縁層１１０Ａとともにコンタクト接続領域ＲＣ４Ｔにおけるブロック間構造ＳＴの部分を構成する。
コンタクトＣ４は、例えば図１０に示す様に、Ｘ方向に複数並んでいる。コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図１１に示す様に、コンタクトＣ４の外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲まれており、これらの絶縁層１１０Ａ及び絶縁層１０１に接続されている。尚、例えば図３に示す様に、コンタクトＣ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。
絶縁層ＯＳＴは、例えば図１２に示す様に、Ｚ方向に延伸する。絶縁層ＯＳＴのＸ方向における一方側の側面は、Ｚ方向に並ぶ複数の絶縁層１１０Ａ及び複数の絶縁層１０１に接する。絶縁層ＯＳＴのＸ方向における他方側の側面は、絶縁層１４２に接する。また、図示は省略するものの、絶縁層ＯＳＴのＹ方向における両側面は、絶縁層１１０Ａ及び絶縁層１０１に接続された部分を除き、Ｚ方向に並ぶ複数の導電層１１０Ｃ４Ｔ及び複数の絶縁層１０１に接する。絶縁層ＯＳＴの下端は、導電層１１２に接続されている。
尚、例えば図１０に示す様に、絶縁層ＯＳＴのＸ方向における長さＸＯＳＴは、少なくとも、ワード線ＷＬとして機能する導電層１１０のＹ方向における幅ＹＷＬの１／２以上の大きさを有する。また、絶縁層ＯＳＴのＹ方向における幅ＹＯＳＴは、導電層１４１及びこの導電層１４１のＹ方向における側面に設けられた一対の絶縁層１４２を合わせた構成のＹ方向における幅Ｙ１４２（Ｙ方向において隣り合う２つの導電層１１０の間の距離）と等しい。
また、例えば図１２の例において、絶縁層ＯＳＴの上端の高さ位置は、導電層１４１及び絶縁層１４２の上端の高さ位置と一致する。ただし、絶縁層ＯＳＴの上端の高さ位置は、導電層１４１及び絶縁層１４２の上端の高さ位置より下方に設けられていても良い。また、図示は省略するものの、絶縁層ＯＳＴの上端の高さ位置は、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置、及び、支持構造ＨＲの上端の高さ位置よりも上方に設けられている。
［第１フックアップ領域ＲＨＵ１における構造］
例えば、図１３に示す様に、第１フックアップ領域ＲＨＵ１において、メモリブロックＢＬＫは、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０のＸ方向における端部を備える。また、メモリブロックＢＬＫは、Ｚ方向から見てマトリクス状に並ぶ複数のコンタクトＣＣと、これら複数のコンタクトＣＣの近傍にそれぞれ設けられた支持構造ＨＲと、を備える。
コンタクトＣＣは、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトＣＣはＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において導電層１１０と接続されている。
［第２フックアップ領域ＲＨＵ２における構造］
例えば、図３に示す様に、第２フックアップ領域ＲＨＵ２において、メモリブロックＢＬＫは、ワード線ＷＬ又はソース側選択ゲート線ＳＧＳとして機能する複数の導電層１１０のＸ方向における端部を備える。また、メモリブロックＢＬＫは、Ｘ方向に並ぶ複数のコンタクトＣＣと、これら複数のコンタクトＣＣの近傍にそれぞれ設けられた支持構造ＨＲと、を備える。
また、例えば図１４に示す様に、第２フックアップ領域ＲＨＵ２において、少なくとも一部のブロック間構造ＳＴは、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、これら複数の絶縁層１１０Ａの間の絶縁層１０１と、Ｚ方向に延伸する複数のコンタクトＣ４と、を備える。また、ブロック間構造ＳＴは、例えば図１３に示す様に、絶縁層１１０ＡのＸ方向における一端に接続された酸化シリコン（ＳｉＯ２）等の絶縁層ＯＳＴを備える。
［配線層Ｍ０の構造］
例えば図３に示す様に、配線層Ｍ０に含まれる複数の配線ｍ０は、メモリセルアレイ層ＬＭＣＡ中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図６）として機能する。ビット線ＢＬは、例えば図６に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。
［製造方法］
次に、図１５～図３８を参照して、メモリダイＭＤの製造方法について説明する。図１５、図１６、図１８、図２０、図２６～図３０、図３４及び図３７は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。図２１、図２４、図３１、図３２及び図３５は、同製造方法について説明するための模式的な平面図であり、図１０に対応する平面を示している。図１７、図１９、図２２、図３３、図３６及び図３８は、同製造方法について説明するための模式的な断面図であり、図１１に対応する断面を示している。図２３及び図２５は、同製造方法について説明するための模式的な断面図であり、図１２に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、まず、半導体基板１００に、トランジスタ層ＬＴＲ、配線層Ｄ０、配線層Ｄ１、及び、配線層Ｄ２（図３）を形成する。また、配線層Ｄ２の上面に、絶縁層１０１を形成する。
次に、例えば図１５に示す様に、絶縁層１０１上に、シリコン等の半導体層１１３Ａ、酸化シリコン等の犠牲層１１３Ｂ、シリコン等の犠牲層１１３Ｃ、酸化シリコン等の犠牲層１１３Ｄ、及び、シリコン等の半導体層１１３Ｅを形成する。また、複数の絶縁層１０１及び複数の絶縁層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図１６に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。このメモリホールＭＨは、Ｚ方向に延伸し、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、並びに、犠牲層１１３Ｂ，犠牲層１１３Ｃ，犠牲層１１３Ｄ及び半導体層１１３Ｅを貫通し、半導体層１１３Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
尚、例えば図１７に示す様に、この工程では、支持構造ＨＲに対応する位置に、複数の貫通孔ＨＨＲを形成しても良い。貫通孔ＨＨＲは、メモリホールＭＨと同様に形成される。
次に、例えば図１８に示す様に、メモリホールＭＨの内部に、ゲート絶縁膜１３０、半導体層１２０、絶縁層１２５及び不純物領域１２１を形成する。この工程では、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
尚、例えば図１９に示す様に、この工程では、貫通孔ＨＨＲの内部に、支持構造ＨＲを形成しても良い。この場合、支持構造ＨＲは、ゲート絶縁膜１３０、半導体層１２０、絶縁層１２５及び不純物領域１２１と同様の構造を含んでも良い。
次に、例えば図２０～図２３に示す様に、導電層１４１、絶縁層１４２及び絶縁層ＯＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、半導体層１１３Ｅ及び犠牲層１１３ＤをＹ方向に分断し、犠牲層１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２４及び図２５に示す様に、溝ＳＴＡ中に、絶縁層ＯＳＴを形成する。この工程は、例えば、フォトリソグラフィー及びＣＶＤ等の方法によって行う。
次に、例えば図２６に示す様に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＳＷを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。
次に、例えば図２７に示す様に、犠牲層１１３Ｂ，犠牲層１１３Ｃ，犠牲層１１３Ｄ及びゲート絶縁膜１３０の一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２８に示す様に、導電層１１２及び不純物領域１２２を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図２９に示す様に、保護膜ＳＴＳＷを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図３０～図３３に示す様に、溝ＳＴＡを介して絶縁層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）及び支持構造ＨＲを含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
尚、例えば図３１及び図３２に示す様に、この工程では、絶縁層１１０Ａが、溝ＳＴＡに近い領域から、少なくとも、幅ＹＷＬ（図６）の１／２以上の領域において除去される。また、上述の通り、絶縁層ＯＳＴのＸ方向における長さＸＯＳＴは、少なくとも、ワード線ＷＬとして機能する導電層１１０のＹ方向における幅ＹＷＬ（図６）の１／２以上の大きさを有する。従って、例えば図３２に示す様に、この工程の終了後、絶縁層ＯＳＴのＸ方向における一端には、絶縁層１１０Ａが残存する。
次に、例えば図３４～図３６に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３７及び図３８に示す様に、溝ＳＴＡ内に絶縁層１４２及び導電層１４１を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。尚、溝ＳＴＡ内に導電層１４１が形成されることなく、溝ＳＴＡ内が絶縁層１４２によって充填されても良い。
その後、コンタクトＣＣ、コンタクトＣ４、配線等を形成し、ダイシングによってウェハを分断することにより、メモリダイＭＤが形成される。
［比較例］
次に、図３９及び図４０を参照して、比較例に係る半導体記憶装置の構成について説明する。図３９は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４０は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
比較例に係る半導体記憶装置においては、絶縁層１１０Ａ及びコンタクトＣ４が、ブロック間構造ＳＴ中ではなく、メモリブロックＢＬＫ中に設けられている。また、比較例に係る半導体記憶装置は、絶縁層ＯＳＴを備えておらず、そのかわりに、絶縁層ＯＳＴ´を備えている。絶縁層ＯＳＴ´は、絶縁層１１０ＡのＹ方向の側面と、導電層１１０Ｃ４ＴのＹ方向の側面と、の間に設けられており、これらに沿ってＸ方向に延伸している。また、比較例に係る半導体記憶装置においては、絶縁層１１０ＡのＹ方向の側面が、導電層１１０ではなく、絶縁層ＯＳＴ´に接続されている。また、絶縁層１１０ＡのＸ方向の側面が、絶縁層ＯＳＴ´に接していない。
次に、図４１～図４４を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図４１～図４４は、同製造方法について説明するための模式的な断面図であり、図４０に対応する断面を示している。
比較例に係る半導体記憶装置の製造に際しては、半導体層１２０、ゲート絶縁膜１３０、支持構造ＨＲの製造後に、例えば図４１に示す様に、絶縁層ＯＳＴ´を形成する。この工程は、例えば、ＲＩＥ及びＣＶＤ等の方法によって行う。
次に、例えば図４２に示す様に、ブロック間構造ＳＴに対応する位置に、溝ＳＴＡ´を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図４３に示す様に、溝ＳＴＡ´を介して絶縁層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図４４に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
［効果］
比較例に係る半導体記憶装置の製造工程においては、図４４を参照して説明した工程において、導電層１１０の熱収縮等に起因して、導電層１１０に収縮応力が発生する場合がある。また、比較例に係る半導体記憶装置の製造工程においては、図４４を参照して説明した工程を実行する時点で、Ｚ方向に並ぶ複数の絶縁層１０１が、絶縁層ＯＳＴ´及び溝ＳＴＡ´によって、メモリブロックＢＬＫのＹ方向の幅よりも狭い範囲で、Ｙ方向に分断されている。この様な場合、導電層１１０の収縮応力を好適に吸収することが出来ず、複数の導電層１１０を含む積層構造全体にヨレが生じてしまう恐れがある。
一方、第１実施形態に係る半導体記憶装置の製造工程においては、図３４～図３６を参照して説明した工程を実行する時点で、Ｚ方向に並ぶ複数の絶縁層１０１が、２つのメモリブロックＢＬＫと、その間に設けられた１つのブロック間構造ＳＴと、に対応する領域にまたがって連続的に形成されている。この様な場合、導電層１１０の収縮応力を好適に吸収して、上述の様なヨレの発生を好適に抑制可能である。これにより、半導体記憶装置を好適に製造可能である。
［第２実施形態］
次に、図４５を参照して、第２実施形態に係る半導体記憶装置について説明する。図４５は、同半導体記憶装置について説明するための模式的な平面図である。尚、図４５においては、支持構造ＨＲの図示を省略している。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図４５に示す様に、第２実施形態に係る半導体記憶装置は、ブロック間構造ＳＴのかわりに、ブロック間構造ＳＴ２を備える。ブロック間構造ＳＴ２は、基本的には、ブロック間構造ＳＴと同様に構成されている。ただし、ブロック間構造ＳＴ２は、絶縁層ＯＳＴのかわりに、絶縁層ＯＳＴ２を備えている。絶縁層ＯＳＴ２は、基本的には絶縁層ＯＳＴと同様に構成されている。ただし、絶縁層ＯＳＴ２のＹ方向における幅ＹＯＳＴ２は、導電層１４１及びこの導電層１４１のＹ方向における側面に設けられた一対の絶縁層１４２を合わせた構成のＹ方向における幅Ｙ１４２よりも小さい。
次に、図４６～図５０を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図４６～図５０は、同製造方法について説明するための模式的な平面図であり、図４５に対応する平面を示している。尚、図４６～図５０においては、支持構造ＨＲの図示を省略している。
第２実施形態に係る半導体記憶装置の製造方法においては、例えば、第１実施形態に係る半導体記憶装置の製造方法に含まれる製造工程のうち、図１８及び図１９を参照して説明した工程までを実行する。
次に、例えば図４６に示す様に、導電層１４１及び絶縁層ＯＳＴ２に対応する位置に、溝ＳＴＡ２を形成する。溝ＳＴＡ２は、基本的には、溝ＳＴＡと同様に形成される。ただし、図４６に示す様に、溝ＳＴＡ２においては、絶縁層ＯＳＴ２に対応する部分のＹ方向における幅ＹＯＳＴ２が、導電層１４１及び絶縁層１４２に対応する部分のＹ方向における幅Ｙ１４２よりも小さい。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図４７に示す様に、溝ＳＴＡ２の内部に、絶縁層ＯＳＴ２を形成する。この工程では、溝ＳＴＡ２の内部に、酸化シリコン（ＳｉＯ２）等の絶縁層が形成される。この際、この絶縁層の膜厚は、溝ＳＴＡ２内部の空間が、絶縁層ＯＳＴ２に対応する位置においては絶縁層によって埋め込まれる程度に厚く調整される。また、この絶縁層の膜厚は、溝ＳＴＡ２内部の空間が、導電層１４１に対応する位置においては絶縁層によって埋め込まれない程度に薄く調整される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４８に示す様に、図４７を参照して説明した工程において形成された絶縁層の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、図２６～図２９を参照して説明した工程を実行する。
次に、例えば図４９に示す様に、溝ＳＴＡを介して絶縁層１１０Ａを除去する。この工程は、例えば、図３０～図３３を参照して説明した工程と同様に行う。
次に、例えば図５０に示す様に、導電層１１０を形成する。この工程は、例えば、図３４～図３６を参照して説明した工程と同様に行う。
その後、第１実施形態に係る半導体記憶装置の製造方法に含まれる製造工程のうち、図３７及び図３８を参照して説明した工程以降の工程を実行する。
［効果］
第２実施形態に係る半導体記憶装置の製造方法では、絶縁層ＯＳＴ２を容易に形成することが可能である。従って、第１実施形態に係る半導体記憶装置の製造方法と比較して、製造工程数を削減可能である。
［第３実施形態］
次に、図５１を参照して、第３実施形態に係る半導体記憶装置について説明する。図５１は、同半導体記憶装置について説明するための模式的な平面図である。尚、図５１においては、支持構造ＨＲの図示を省略している。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図５１に示す様に、第３実施形態に係る半導体記憶装置は、ブロック間構造ＳＴのかわりに、ブロック間構造ＳＴ３を備える。ブロック間構造ＳＴ３は、基本的には、ブロック間構造ＳＴと同様に構成されている。ただし、ブロック間構造ＳＴ３は、絶縁層ＯＳＴのかわりに、絶縁層ＯＳＴ３を備えている。絶縁層ＯＳＴ３は、基本的には絶縁層ＯＳＴと同様に構成されている。ただし、絶縁層ＯＳＴ３は、Ｘ方向ではなく、Ｙ方向に延伸している。
絶縁層ＯＳＴ３のＹ方向における幅ＹＯＳＴ３は、少なくとも、ワード線ＷＬとして機能する導電層１１０のＹ方向における幅ＹＷＬ（図６）の２倍の大きさよりも小さい。
また、図３１及び図３２を参照して説明した工程では、絶縁層１１０Ａを、溝ＳＴＡから、少なくとも、幅ＹＷＬ（図６）の１／２以上の領域において除去する。従って、絶縁層ＯＳＴ３のＹ方向における幅ＹＯＳＴ３が、導電層１１０のＹ方向における幅ＹＷＬ（図６）以上の大きさである場合、例えば図５２に示す様に、絶縁層ＯＳＴ３よりもコンタクトＣ４側の領域に、絶縁層ＯＳＴ３に対応する溝ＳＴＡから供給された薬液が侵入することを抑制可能である。
また、絶縁層ＯＳＴ３のＹ方向における幅ＹＯＳＴ３が、導電層１１０のＹ方向における幅ＹＷＬ（図６）よりも小さく、且つ、ＹＷＬの１／２以上の大きさである場合、例えば図５３に示す様に、絶縁層ＯＳＴ３よりもコンタクトＣ４側の領域に、絶縁層ＯＳＴ３に対応する溝ＳＴＡから供給された薬液が侵入すると考えられる。ただし、この場合であっても、メモリブロックＢＬＫ間における導電層１１０のショートは抑制可能である。
尚、絶縁層ＯＳＴ３のＹ方向における幅ＹＯＳＴ３が、導電層１１０のＹ方向における幅ＹＷＬ（図６）の１／２の大きさよりも小さい場合、図３１及び図３２を参照して説明した工程において、メモリブロックＢＬＫ間における導電層１１０のショートが発生してしまう恐れがある。
従って、絶縁層ＯＳＴ３のＹ方向における幅ＹＯＳＴ３は、幅ＹＷＬの１／２以上の大きさであることが望ましく、幅ＹＷＬ以上の大きさであることがより望ましい。
［第４実施形態］
次に、図５４を参照して、第４実施形態に係る半導体記憶装置について説明する。図５４は、同半導体記憶装置について説明するための模式的な平面図である。尚、図５４においては、支持構造ＨＲの図示を省略している。
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図５４に示す様に、第４実施形態に係る半導体記憶装置は、ブロック間構造ＳＴのかわりに、ブロック間構造ＳＴ４を備える。ブロック間構造ＳＴ４は、基本的には、ブロック間構造ＳＴと同様に構成されている。ただし、ブロック間構造ＳＴ４は、絶縁層ＯＳＴのかわりに、絶縁層ＯＳＴ４を備えている。絶縁層ＯＳＴ４は、基本的には絶縁層ＯＳＴと同様に構成されている。ただし、絶縁層ＯＳＴ４は、Ｘ方向ではなく、Ｘ方向及びＹ方向の間の方向（図５４の斜め方向）に延伸する第１部分ＯＳＴ４１及び第２部分ＯＳＴ４２を備えている。第１部分ＯＳＴ４１及び第２部分ＯＳＴ４２の延伸方向は、例えば、Ｘ方向及びＹ方向に対して４５°の角度差を有する方向であっても良い。また、第１部分ＯＳＴ４１及び第２部分ＯＳＴ４２の延伸方向は、お互いに交差する。また、第１部分ＯＳＴ４１及び第２部分ＯＳＴ４２の一端部は、絶縁層１４２に接続されている。
尚、例えば、第１部分ＯＳＴ４１及び第２部分ＯＳＴ４２の延伸方向における長さをＬＯＳＴ４１，ＬＯＳＴ４２とし、これら延伸方向のＸ方向との角度差をθとする場合、ＬＯＳＴ４１ｓｉｎθ，ＬＯＳＴ４２ｓｉｎθは、少なくとも、ワード線ＷＬとして機能する導電層１１０のＹ方向における幅ＹＷＬ（図６）よりも小さい。
また、長さＬＯＳＴ４１，ＬＯＳＴ４２は、ＬＯＳＴ４１（１＋ｓｉｎθ），ＬＯＳＴ４２（１＋ｓｉｎθ）が幅ＹＷＬ（図６）の１／２以上の大きさとなる様な大きさであることが望ましい。また、長さＬＯＳＴ４１，ＬＯＳＴ４２は、幅ＹＷＬ（図６）の１／２以上の大きさであることがより望ましい。
尚、第４実施形態に係る半導体記憶装置においては、例えば図５５に示す様に、第１部分ＯＳＴ４１及び第２部分ＯＳＴ４２の近傍に、更にコンタクトＣ４を配置しても良い。この場合、このコンタクトＣ４は、その他のコンタクトＣ４と、Ｙ方向における位置が異なっていても良い。
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。以下、図５６～図６４を参照して、その他の実施形態に係る半導体記憶装置について説明する。図５６、図５７、及び、図６０～図６４は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図５８及び図５９は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図５８及び図５９においては、支持構造ＨＲの図示を省略している。
例えば図８の例では、ゲート絶縁膜１３０が、トンネル絶縁膜１３１と、電荷蓄積膜１３２と、ブロック絶縁膜１３３と、を備えていた。しかしながら、例えば図５６に示す様に、ゲート絶縁膜１３０は、これらの構成に加えて、高誘電率膜１３４を備えていても良い。高誘電率膜１３４は、例えば、アルミナ（Ａｌ２Ｏ３）等の絶縁性の金属酸化物を含んでいても良い。この場合、例えば図５７に示す様に、ブロック間構造ＳＴ，ＳＴ２，ＳＴ３，ＳＴ４は、絶縁層１１０Ａ及び高誘電率膜１３４を含む絶縁層１１０Ｂを備えていても良い。また、導電層１１０Ｃ４ＴのＹ方向の側面は、この絶縁層１１０ＢのＹ方向の側面を構成する高誘電率膜１３４と接していても良い。
また、例えば、第３実施形態に係る絶縁層ＯＳＴ３及び第４実施形態に係る絶縁層ＯＳＴ４の、延伸方向と直交する方向における幅は、第１実施形態と同様に、上記幅Ｙ１４２（図１０）と等しくても良い。また、例えば図５８及び図５９に示す様に、第３実施形態に係る絶縁層ＯＳＴ３及び第４実施形態に係る絶縁層ＯＳＴ４の、延伸方向と直交する方向における幅ＸＯＳＴ３，ＷＯＳＴ４は、第２実施形態と同様に、上記幅Ｙ１４２より小さくても良い。後者の場合、絶縁層ＯＳＴ３及び絶縁層ＯＳＴ４を、第２実施形態に係る絶縁層ＯＳＴ２と同様の方法によって形成しても良い。
また、第１実施形態～第４実施形態においては、図１６及び図１７を参照して説明した工程、又は、これに対応する工程において、メモリホールＭＨ及び貫通孔ＨＨＲを同時に形成していた。その結果、例えば図６０に例示する様に、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置と、支持構造ＨＲの上端の高さ位置と、が一致していた。また、第１実施形態～第４実施形態においては、図２０～図２３を参照して説明した工程、又は、これに対応する工程において、溝ＳＴＡ等を形成し、この溝ＳＴＡ等の内部に、絶縁層ＯＳＴ，ＯＳＴ２，ＯＳＴ３，ＯＳＴ４と、導電層１４１及び絶縁層１４２と、の双方を形成していた。その結果、例えば図６０に例示する様に、絶縁層ＯＳＴ，ＯＳＴ２，ＯＳＴ３，ＯＳＴ４の上端の高さ位置と、導電層１４１及び絶縁層１４２の上端の高さ位置と、が一致していた。
しかしながら、この様な構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。
例えば、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の形成は、溝ＳＴＡの形成よりも前に実行しても良い。この場合、例えば、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の形成は、半導体層１２０及びゲート絶縁膜１３０、並びに、支持構造ＨＲの形成と同時に実行しても良い。この場合、例えば図６１に例示する様に、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の上端の高さ位置は、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置、及び、支持構造ＨＲの上端の高さ位置と一致しても良い。
また、例えば、支持構造ＨＲの形成は、半導体層１２０及びゲート絶縁膜１３０の形成よりも前又は後に実行しても良い。前者の場合、支持構造ＨＲの上端の高さ位置は、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置より下方に設けられても良い。また、後者の場合、例えば図６２に例示する様に、支持構造ＨＲの上端の高さ位置は、半導体層１２０の上端に設けられた不純物領域１２１の上端の高さ位置より上方に設けられても良い。
この様な場合、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の形成は、支持構造ＨＲの形成と同時に実行しても良い。この場合、例えば図６３に例示する様に、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の上端の高さ位置は、支持構造ＨＲの上端の高さ位置と一致していても良い。
また、この様な場合、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の形成は、支持構造ＨＲの形成よりも前又は後に実行しても良い。前者の場合、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の上端の高さ位置は、支持構造ＨＲの上端の高さ位置より下方に設けられても良い。また、後者の場合、例えば図６４に例示する様に、絶縁層ＯＳＴ，ＯＳＴ３，ＯＳＴ４の上端の高さ位置は、支持構造ＨＲの上端の高さ位置より上方に設けられても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１１０Ｃ４Ｔ…導電層、１１０Ａ，１１０Ｂ…絶縁層、１２０…半導体層、ＯＳＴ…絶縁層、ＭＣＡ…メモリセルアレイ、ＢＬＫ…メモリブロック、ＳＴ…ブロック間構造、ＷＬ…ワード線、Ｃ４…コンタクト、ＲＭＨ…メモリホール領域、ＲＣ４Ｔ…コンタクト接続領域。

Claims (5)

  1. 半導体基板及びメモリセルアレイを備え、
    前記半導体基板は、第１方向に並ぶ第１領域及び第２領域を備え、
    前記メモリセルアレイは、
    前記第１領域及び前記第２領域にわたって前記第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ第１導電層及び第２導電層と、
    前記第１領域に設けられ、前記第１導電層に対向する第１半導体層と、
    前記第１領域に設けられ、前記第２導電層に対向する第２半導体層と、
    前記第２領域に設けられ、前記第１導電層及び前記第２導電層の間に位置する第１絶縁層と、
    前記第２領域に設けられ、前記第１方向に並び、前記第１絶縁層によって外周面が囲われた複数のコンタクト電極と、
    前記第１導電層及び前記第２導電層の間に設けられ、前記第２領域で前記第１絶縁層の前記第１方向における一方側の側面に接する第２絶縁層と
    を備え、
    複数の前記第１導電層が前記第１方向及び前記第２方向と交差する第３方向に互いに離間して設けられ、
    複数の前記第２導電層が前記第３方向に互いに離間して設けられ、
    複数の前記第１絶縁層が、前記第３方向における前記複数の第１導電層及び前記複数の第２導電層とそれぞれ対応する位置に互いに離間して設けられ、
    前記複数の第１絶縁層の各第１絶縁層の前記第２方向における一方側の側面は、前記複数の第１導電層のうちの対応する位置の第１導電層にそれぞれ接し、
    前記各第１絶縁層の前記第２方向における他方側の側面は、前記複数の第２導電層のうちの対応する位置の第２導電層に接する
    半導体記憶装置。
  2. 前記第２絶縁層は前記第１方向に延伸する
    請求項１記載の半導体記憶装置。
  3. 前記第２絶縁層の前記第２方向における幅は、前記第１導電層及び前記第２導電層の前記第１領域に設けられた部分の間の前記第２方向における距離よりも小さい
    請求項２記載の半導体記憶装置。
  4. 前記第２絶縁層は前記第２方向に延伸する
    請求項１記載の半導体記憶装置。
  5. 前記第１方向及び前記第２方向は、お互いに直交し、
    前記第２絶縁層は、前記第１方向及び前記第２方向に対して斜めの方向に延伸する第１部分を備える
    請求項１記載の半導体記憶装置。
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