JP2022190632A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2022190632A JP2022190632A JP2021099066A JP2021099066A JP2022190632A JP 2022190632 A JP2022190632 A JP 2022190632A JP 2021099066 A JP2021099066 A JP 2021099066A JP 2021099066 A JP2021099066 A JP 2021099066A JP 2022190632 A JP2022190632 A JP 2022190632A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- conductive layer
- region
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 152
- 238000003860 storage Methods 0.000 title abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 33
- 238000009413 insulation Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 description 61
- 101150024689 OST3 gene Proteins 0.000 description 30
- 239000012535 impurity Substances 0.000 description 28
- 238000000034 method Methods 0.000 description 27
- 102100039486 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 4 Human genes 0.000 description 17
- 101000609775 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 4 Proteins 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 102100039104 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit DAD1 Human genes 0.000 description 13
- 101000884921 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit DAD1 Proteins 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 101710150311 Dolichyl-phosphooligosaccharide-protein glycotransferase Proteins 0.000 description 10
- 101710202156 Dolichyl-phosphooligosaccharide-protein glycotransferase 1 Proteins 0.000 description 10
- 101710202150 Dolichyl-phosphooligosaccharide-protein glycotransferase 2 Proteins 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- OVGWMUWIRHGGJP-WVDJAODQSA-N (z)-7-[(1s,3r,4r,5s)-3-[(e,3r)-3-hydroxyoct-1-enyl]-6-thiabicyclo[3.1.1]heptan-4-yl]hept-5-enoic acid Chemical compound OC(=O)CCC\C=C/C[C@@H]1[C@@H](/C=C/[C@H](O)CCCCC)C[C@@H]2S[C@H]1C2 OVGWMUWIRHGGJP-WVDJAODQSA-N 0.000 description 7
- 101000988961 Escherichia coli Heat-stable enterotoxin A2 Proteins 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- VWBBRFHSPXRJQD-QNTKWALQSA-L levomefolate calcium Chemical compound [Ca+2].C([C@@H]1N(C=2C(=O)N=C(N)NC=2NC1)C)NC1=CC=C(C(=O)N[C@@H](CCC([O-])=O)C([O-])=O)C=C1 VWBBRFHSPXRJQD-QNTKWALQSA-L 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008602 contraction Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000004627 transmission electron microscopy Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1領域(RMH)及び第2領域(RC4T)にわたって第1方向(X)に延伸し、第2方向(Y)に並ぶ第1導電層(110)及び第2導電層(110)と、第1領域に設けられ、第1導電層に対向する第1半導体層(120)と、第1領域に設けられ、第2導電層に対向する第2半導体層(120)と、第2領域に設けられ、第1導電層及び第2導電層の間に位置する第1絶縁層(110A)と、第1方向に並び、第1絶縁層によって外周面が囲われた複数のコンタクト電極(C4)と、第1導電層及び第2導電層の間に設けられ、第1絶縁層の第1方向における一方側の側面に接する第2絶縁層(OST)と、を備える。第1絶縁層の第2方向における一方側の側面は第1導電層に接し、第1絶縁層の第2方向における他方側の側面は第2導電層に接する。【選択図】図10
Description
本実施形態は、半導体記憶装置に関する。
半導体基板と、この半導体基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン(SiN)等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板及びメモリセルアレイを備える。半導体基板は、第1方向に並ぶ第1領域及び第2領域を備える。メモリセルアレイは、第1領域及び第2領域にわたって第1方向に延伸し、第1方向と交差する第2方向に並ぶ第1導電層及び第2導電層と、第1領域に設けられ第1導電層に対向する第1半導体層と、第1領域に設けられ第2導電層に対向する第2半導体層と、を備える。また、メモリセルアレイは、第2領域に設けられ第1導電層及び第2導電層の間に位置する第1絶縁層と、第2領域に設けられ第1方向に並び第1絶縁層によって外周面が囲われた複数のコンタクト電極と、第1導電層及び第2導電層の間に設けられ、第2領域で第1絶縁層の第1方向における一方側の側面に接する第2絶縁層と、を備える。また、半導体記憶装置においては、複数の第1導電層が第1方向及び第2方向と交差する第3方向に互いに離間して設けられ、複数の第2導電層が第3方向に互いに離間して設けられ、複数の第1絶縁層が、第3方向における複数の第1導電層及び複数の第2導電層とそれぞれ対応する位置に互いに離間して設けられている。また、複数の第1絶縁層の各第1絶縁層の第2方向における一方側の側面は、複数の第1導電層のうちの対応する位置の第1導電層にそれぞれ接し、各第1絶縁層の第2方向における他方側の側面は、複数の第2導電層のうちの対応する位置の第2導電層に接する。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、SEM(Scanning electron microscopy)やTEM(Transmission electron microscopy)等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
[第1実施形態]
[メモリダイMDの回路構成]
図1は、メモリダイMDの一部の構成を示す模式的な回路図である。図1に示す様に、メモリダイMDは、メモリセルアレイMCAと、周辺回路PCと、を備える。
[メモリダイMDの回路構成]
図1は、メモリダイMDの一部の構成を示す模式的な回路図である。図1に示す様に、メモリダイMDは、メモリセルアレイMCAと、周辺回路PCと、を備える。
メモリセルアレイMCAは、複数のメモリブロックBLKを備える。これら複数のメモリブロックBLKは、それぞれ、複数のストリングユニットSUを備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。これら複数のメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路PCに接続される。また、これら複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
メモリストリングMSは、ドレイン側選択トランジスタSTDと、複数のメモリセルMC(メモリトランジスタ)と、ソース側選択トランジスタSTSと、を備える。ドレイン側選択トランジスタSTD、複数のメモリセルMC、及び、ソース側選択トランジスタSTSは、ビット線BL及びソース線SLの間に直列に接続される。以下、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSを、単に選択トランジスタSTD,STSと呼ぶ事がある。
メモリセルMCは、電界効果型のトランジスタである。メモリセルMCは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルMCのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルMCは、1ビット又は複数ビットのデータを記憶する。尚、1のメモリストリングMSに対応する複数のメモリセルMCのゲート電極には、それぞれ、ワード線WLが接続される。これらワード線WLは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
選択トランジスタSTD,STSは、電界効果型のトランジスタである。選択トランジスタSTD,STSは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタSTD,STSのゲート電極には、それぞれ、選択ゲート線SGD,SGSが接続される。1つのドレイン側選択ゲート線SGDは、1つのストリングユニットSU中の全てのメモリストリングMSに共通に接続される。1つのソース側選択ゲート線SGSは、1つのメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
周辺回路PCは、例えば、メモリセルアレイMCA等に供給される電圧を生成する電圧生成回路と、電圧生成回路によって生成された電圧をメモリセルアレイMCA中の構成に供給するドライバ回路及びデコード回路と、ビット線BLの電圧又は電流を検出するセンスアンプ回路と、を備える。また、周辺回路PCは、例えば、キャッシュメモリ、アドレスレジスタ、コマンドレジスタ、ステータスレジスタ、入出力制御回路等を備える。
[メモリダイMDの構造]
図2は、メモリダイMDの模式的な平面図である。図3は、メモリダイMDの模式的な断面図である。尚、図3はメモリダイMDの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図4は、図2のAで示した部分の模式的な拡大図である。図5は、図4のBで示した部分の模式的な拡大図である。図6は、図5のCで示した部分の模式的な拡大図である。図7は、図6に示す構造をD-D´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図8は、図7のFで示した部分の模式的な拡大図である。尚、図8は、YZ断面を示しているが、半導体層120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図8と同様の構造が観察される。図9は、図2のGで示した部分の模式的な拡大図である。図10は、図9のHで示した部分の模式的な拡大図である。図11は、図9に示す構造をI-I´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図12は、図10に示す構造をJ-J´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図13は、図4のKで示した部分の模式的な拡大図である。図14は、図4に示す構造をL-L´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図2は、メモリダイMDの模式的な平面図である。図3は、メモリダイMDの模式的な断面図である。尚、図3はメモリダイMDの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図4は、図2のAで示した部分の模式的な拡大図である。図5は、図4のBで示した部分の模式的な拡大図である。図6は、図5のCで示した部分の模式的な拡大図である。図7は、図6に示す構造をD-D´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図8は、図7のFで示した部分の模式的な拡大図である。尚、図8は、YZ断面を示しているが、半導体層120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図8と同様の構造が観察される。図9は、図2のGで示した部分の模式的な拡大図である。図10は、図9のHで示した部分の模式的な拡大図である。図11は、図9に示す構造をI-I´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図12は、図10に示す構造をJ-J´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図13は、図4のKで示した部分の模式的な拡大図である。図14は、図4に示す構造をL-L´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
メモリダイMDは、例えば図2に示す様に、半導体基板100を備える。図示の例において、半導体基板100にはX方向及びY方向に並ぶ4つのメモリセルアレイ領域RMCAが設けられる。また、メモリセルアレイ領域RMCAは、X方向に並ぶ複数のメモリホール領域RMHと、これらメモリホール領域RMHの間に設けられた複数のコンタクト接続領域RC4Tと、を備える。また、メモリセルアレイ領域RMCAのX方向の中央位置には、X方向に並ぶ2つの第1フックアップ領域RHU1と、これらの間に設けられた第2フックアップ領域RHU2と、が設けられている。また、半導体基板100のY方向の端部には、周辺領域RPが設けられている。
メモリダイMDは、例えば図3に示す様に、半導体基板100と、半導体基板100上に設けられたトランジスタ層LTRと、トランジスタ層LTRの上方に設けられた配線層D0と、配線層D0の上方に設けられた配線層D1と、配線層D1の上方に設けられた配線層D2と、配線層D2の上方に設けられたメモリセルアレイ層LMCAと、メモリセルアレイ層LMCAの上方に設けられた配線層M0と、を備える。
[半導体基板100の構造]
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、図3に示す様な絶縁領域100Iと、が設けられている。
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、図3に示す様な絶縁領域100Iと、が設けられている。
[トランジスタ層LTRの構造]
例えば図3に示す様に、半導体基板100の上面には、図示しない絶縁層を介して、配線層GCが設けられている。配線層GCは、半導体基板100の表面と対向する複数の電極gcを含む。また、半導体基板100の各領域及び配線層GCに含まれる複数の電極gcは、それぞれ、コンタクトCSに接続されている。
例えば図3に示す様に、半導体基板100の上面には、図示しない絶縁層を介して、配線層GCが設けられている。配線層GCは、半導体基板100の表面と対向する複数の電極gcを含む。また、半導体基板100の各領域及び配線層GCに含まれる複数の電極gcは、それぞれ、コンタクトCSに接続されている。
半導体基板100のN型ウェル領域、P型ウェル領域及び半導体基板領域は、それぞれ、周辺回路PCを構成する複数のトランジスタTrのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層GCに含まれる複数の電極gcは、それぞれ、周辺回路PCを構成する複数のトランジスタTrのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトCSは、Z方向に延伸し、下端において半導体基板100又は電極gcの上面に接続されている。コンタクトCSと半導体基板100との接続部分には、N型の不純物又はP型の不純物を含む不純物領域が設けられている。コンタクトCSは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[配線層D0,配線層D1,配線層D2の構造]
例えば図3に示す様に、配線層D0,配線層D1,配線層D2に含まれる複数の配線は、メモリセルアレイMCA中の構成及び周辺回路PC中の構成の少なくとも一方に、電気的に接続される。
例えば図3に示す様に、配線層D0,配線層D1,配線層D2に含まれる複数の配線は、メモリセルアレイMCA中の構成及び周辺回路PC中の構成の少なくとも一方に、電気的に接続される。
配線層D0,配線層D1,配線層D2は、それぞれ、複数の配線d0,配線d1,配線d2を含む。これら複数の配線d0,配線d1,配線d2は、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[メモリセルアレイ層LMCAの構造]
例えば図4に示す様に、メモリセルアレイ層LMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。メモリブロックBLKは、例えば図5に示す様に、Y方向に並ぶ複数のストリングユニットSUを備える。Y方向において隣り合う2つのメモリブロックBLKの間には、ブロック間構造STが設けられる。例えば図6に示す様に、Y方向において隣り合う2つのストリングユニットSUの間には、酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
例えば図4に示す様に、メモリセルアレイ層LMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。メモリブロックBLKは、例えば図5に示す様に、Y方向に並ぶ複数のストリングユニットSUを備える。Y方向において隣り合う2つのメモリブロックBLKの間には、ブロック間構造STが設けられる。例えば図6に示す様に、Y方向において隣り合う2つのストリングユニットSUの間には、酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
[メモリホール領域RMHにおける構造]
メモリブロックBLKは、例えば図7に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備える。
メモリブロックBLKは、例えば図7に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備える。
導電層110は、X方向に延伸する略板状の層である。導電層110は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層110の下方には、導電層112が設けられている。導電層112は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層112は、例えば、タングステン(W)等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層112及び導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層112は、ソース線SL(図1)として機能する。ソース線SLは、例えば、メモリセルアレイ領域RMCA(図2)に含まれる全てのメモリブロックBLKについて共通に設けられている。
また、複数の導電層110のうち、最下層に位置する一又は複数の導電層110は、ソース側選択ゲート線SGS(図1)及びこれに接続された複数のソース側選択トランジスタSTSのゲート電極として機能する。これら複数の導電層110は、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層110は、ワード線WL(図1)及びこれに接続された複数のメモリセルMC(図1)のゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層110は、ドレイン側選択ゲート線SGD及びこれに接続された複数のドレイン側選択トランジスタSTD(図1)のゲート電極として機能する。これら複数の導電層110のY方向における幅YSGD(図6)は、ワード線WLとして機能する導電層110のY方向における幅YWL(図6)よりも小さい。また、Y方向において隣り合う2つの導電層110の間には、ストリングユニット間絶縁層SHEが設けられている。これら複数の導電層110は、それぞれ、ストリングユニットSU毎に電気的に独立している。
半導体層120は、例えば図6に示す様に、X方向及びY方向に所定のパターンで並ぶ。半導体層120は、1つのメモリストリングMS(図1)に含まれる複数のメモリセルMC及び選択トランジスタSTD,STSのチャネル領域として機能する。半導体層120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体層120は、例えば図7に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125が設けられている。また、半導体層120の外周面は、それぞれ導電層110によって囲まれており、導電層110と対向している。
半導体層120の上端部には、リン(P)等のN型の不純物を含む不純物領域121が設けられている。図7の例では、半導体層120の上端部と不純物領域121の下端部との境界線を、破線によって示している。不純物領域121は、コンタクトCh及びコンタクトVy(図6)を介してビット線BLに接続される。
半導体層120の下端部には、リン(P)等のN型の不純物を含む不純物領域122が設けられている。図7の例では、半導体層120の下端部と不純物領域122の上端部との境界線を、破線によって示している。不純物領域122は、上記導電層112に接続されている。
ゲート絶縁膜130は、半導体層120の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜130は、例えば図8に示す様に、半導体層120及び導電層110の間に積層されたトンネル絶縁膜131、電荷蓄積膜132及びブロック絶縁膜133を備える。トンネル絶縁膜131及びブロック絶縁膜133は、例えば、酸化シリコン(SiO2)等の絶縁膜である。電荷蓄積膜132は、例えば、窒化シリコン(SiN)等の電荷を蓄積可能な膜である。トンネル絶縁膜131、電荷蓄積膜132、及び、ブロック絶縁膜133は略円筒状の形状を有し、半導体層120と導電層112との接触部を除く半導体層120の外周面に沿ってZ方向に延伸する。
尚、図8には、ゲート絶縁膜130が窒化シリコン等の電荷蓄積膜132を備える例を示した。しかしながら、ゲート絶縁膜130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造STは、例えば図7に示す様に、Z方向に延伸する導電層141と、導電層141のY方向における側面に設けられた絶縁層142と、を備える。導電層141及び絶縁層142は、図6に示す様にX方向に延伸する。導電層141は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層141は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層141は、例えば、タングステン(W)等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。導電層141はソース線SL(図1)の一部として機能する。絶縁層142は、例えば、酸化シリコン(SiO2)等を含む。尚、ブロック間構造STにおいて導電層141が設けらず、絶縁層142がその側面部分だけでなくコア部分までを構成していても良い。
尚、図示の例において、ブロック間構造STの上端の高さ位置(導電層141及び絶縁層142の上端の高さ位置)は、半導体層120の上端に設けられた不純物領域121の上端の高さ位置よりも上方に設けられている。
[コンタクト接続領域RC4Tにおける構造]
例えば図11に示す様に、コンタクト接続領域RC4Tにおいて、メモリブロックBLKは、Z方向に並ぶ複数の導電層110C4Tと、Z方向に延伸する複数の支持構造HRと、を備える。
例えば図11に示す様に、コンタクト接続領域RC4Tにおいて、メモリブロックBLKは、Z方向に並ぶ複数の導電層110C4Tと、Z方向に延伸する複数の支持構造HRと、を備える。
導電層110C4Tは、X方向に延伸する略板状の層である。導電層110C4Tは、図10に示す様に、メモリホール領域RMH中に設けられた導電層110と連続的に形成されており、導電層110と同じ材料を含んでいる。即ち、導電層110及び導電層110C4Tは、それぞれ、X方向に並ぶ複数のメモリホール領域RMH及び複数のコンタクト接続領域RC4Tにまたがって延伸する導電層の一部である。導電層110C4Tの少なくとも一部のY方向における幅は、導電層110のY方向における幅よりも小さい。図11に示す様に、Z方向に並ぶ複数の導電層110C4Tの間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
支持構造HRは、例えば図10に示す様に、X方向及びY方向に所定のパターンで並ぶ。支持構造HRは、例えば、半導体層120、絶縁層125及びゲート絶縁膜130と同様の材料を含んでいても良い。また、支持構造HRは、例えば、酸化シリコン(SiO2)等の絶縁層を含んでいても良い。
尚、図11の例において、支持構造HRの上端の高さ位置は、ブロック間構造STの上端の高さ位置よりも下方に設けられている。また、図示は省略するものの、支持構造HRの上端の高さ位置は、半導体層120の上端に設けられた不純物領域121の上端の高さ位置と一致する。
例えば図11に示す様に、コンタクト接続領域RC4Tにおいて、少なくとも一部のブロック間構造STは、Z方向に並ぶ複数の絶縁層110Aと、これら複数の絶縁層110Aの間の絶縁層101と、Z方向に延伸する複数のコンタクトC4と、を備える。また、ブロック間構造STは、例えば図10に示す様に、絶縁層110AのX方向における一端に接続された酸化シリコン(SiO2)等の絶縁層OSTを備える。
絶縁層110Aは、X方向に延伸する略板状の層である。絶縁層110Aは、窒化シリコン(SiN)等を含んでいても良い。絶縁層110AのY方向における側面は、導電層110C4Tと接している。また、図10に示す様に、絶縁層110AのX方向における側面の一部は、導電層110C4Tと接している。また、絶縁層110AのX方向における側面の一部は、絶縁層OSTと接している。尚、図示の例において、絶縁層110AのX方向における側面の一部は、絶縁層OSTと絶縁層142との接触部分を中心とする円に沿って曲線状に形成されている。
図11に示す様に、Z方向に並ぶ複数の絶縁層110Aの間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。この絶縁層101は、メモリブロックBLK中に設けられた絶縁層101と連続的に形成されている。複数の絶縁層110Aの間の絶縁層101は、複数の絶縁層110Aとともにコンタクト接続領域RC4Tにおけるブロック間構造STの部分を構成する。
コンタクトC4は、例えば図10に示す様に、X方向に複数並んでいる。コンタクトC4は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。例えば図11に示す様に、コンタクトC4の外周面は、それぞれ絶縁層110A及び絶縁層101によって囲まれており、これらの絶縁層110A及び絶縁層101に接続されている。尚、例えば図3に示す様に、コンタクトC4はZ方向に延伸し、上端において配線層M0中の配線m0と接続され、下端において配線層D2中の配線d2と接続されている。
絶縁層OSTは、例えば図12に示す様に、Z方向に延伸する。絶縁層OSTのX方向における一方側の側面は、Z方向に並ぶ複数の絶縁層110A及び複数の絶縁層101に接する。絶縁層OSTのX方向における他方側の側面は、絶縁層142に接する。また、図示は省略するものの、絶縁層OSTのY方向における両側面は、絶縁層110A及び絶縁層101に接続された部分を除き、Z方向に並ぶ複数の導電層110C4T及び複数の絶縁層101に接する。絶縁層OSTの下端は、導電層112に接続されている。
尚、例えば図10に示す様に、絶縁層OSTのX方向における長さXOSTは、少なくとも、ワード線WLとして機能する導電層110のY方向における幅YWLの1/2以上の大きさを有する。また、絶縁層OSTのY方向における幅YOSTは、導電層141及びこの導電層141のY方向における側面に設けられた一対の絶縁層142を合わせた構成のY方向における幅Y142(Y方向において隣り合う2つの導電層110の間の距離)と等しい。
また、例えば図12の例において、絶縁層OSTの上端の高さ位置は、導電層141及び絶縁層142の上端の高さ位置と一致する。ただし、絶縁層OSTの上端の高さ位置は、導電層141及び絶縁層142の上端の高さ位置より下方に設けられていても良い。また、図示は省略するものの、絶縁層OSTの上端の高さ位置は、半導体層120の上端に設けられた不純物領域121の上端の高さ位置、及び、支持構造HRの上端の高さ位置よりも上方に設けられている。
[第1フックアップ領域RHU1における構造]
例えば、図13に示す様に、第1フックアップ領域RHU1において、メモリブロックBLKは、ドレイン側選択ゲート線SGDとして機能する複数の導電層110のX方向における端部を備える。また、メモリブロックBLKは、Z方向から見てマトリクス状に並ぶ複数のコンタクトCCと、これら複数のコンタクトCCの近傍にそれぞれ設けられた支持構造HRと、を備える。
例えば、図13に示す様に、第1フックアップ領域RHU1において、メモリブロックBLKは、ドレイン側選択ゲート線SGDとして機能する複数の導電層110のX方向における端部を備える。また、メモリブロックBLKは、Z方向から見てマトリクス状に並ぶ複数のコンタクトCCと、これら複数のコンタクトCCの近傍にそれぞれ設けられた支持構造HRと、を備える。
コンタクトCCは、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。コンタクトCCはZ方向に延伸し、上端において配線層M0中の配線m0と接続され、下端において導電層110と接続されている。
[第2フックアップ領域RHU2における構造]
例えば、図3に示す様に、第2フックアップ領域RHU2において、メモリブロックBLKは、ワード線WL又はソース側選択ゲート線SGSとして機能する複数の導電層110のX方向における端部を備える。また、メモリブロックBLKは、X方向に並ぶ複数のコンタクトCCと、これら複数のコンタクトCCの近傍にそれぞれ設けられた支持構造HRと、を備える。
例えば、図3に示す様に、第2フックアップ領域RHU2において、メモリブロックBLKは、ワード線WL又はソース側選択ゲート線SGSとして機能する複数の導電層110のX方向における端部を備える。また、メモリブロックBLKは、X方向に並ぶ複数のコンタクトCCと、これら複数のコンタクトCCの近傍にそれぞれ設けられた支持構造HRと、を備える。
また、例えば図14に示す様に、第2フックアップ領域RHU2において、少なくとも一部のブロック間構造STは、Z方向に並ぶ複数の絶縁層110Aと、これら複数の絶縁層110Aの間の絶縁層101と、Z方向に延伸する複数のコンタクトC4と、を備える。また、ブロック間構造STは、例えば図13に示す様に、絶縁層110AのX方向における一端に接続された酸化シリコン(SiO2)等の絶縁層OSTを備える。
[配線層M0の構造]
例えば図3に示す様に、配線層M0に含まれる複数の配線m0は、メモリセルアレイ層LMCA中の構成及びトランジスタ層LTR中の構成の少なくとも一方に、電気的に接続される。これら複数の配線m0は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。尚、複数の配線m0のうちの一部は、ビット線BL(図6)として機能する。ビット線BLは、例えば図6に示す様に、X方向に並びY方向に延伸する。また、これら複数のビット線BLは、それぞれ、各ストリングユニットSUに含まれる1の半導体層120に接続されている。
例えば図3に示す様に、配線層M0に含まれる複数の配線m0は、メモリセルアレイ層LMCA中の構成及びトランジスタ層LTR中の構成の少なくとも一方に、電気的に接続される。これら複数の配線m0は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。尚、複数の配線m0のうちの一部は、ビット線BL(図6)として機能する。ビット線BLは、例えば図6に示す様に、X方向に並びY方向に延伸する。また、これら複数のビット線BLは、それぞれ、各ストリングユニットSUに含まれる1の半導体層120に接続されている。
[製造方法]
次に、図15~図38を参照して、メモリダイMDの製造方法について説明する。図15、図16、図18、図20、図26~図30、図34及び図37は、同製造方法について説明するための模式的な断面図であり、図7に対応する断面を示している。図21、図24、図31、図32及び図35は、同製造方法について説明するための模式的な平面図であり、図10に対応する平面を示している。図17、図19、図22、図33、図36及び図38は、同製造方法について説明するための模式的な断面図であり、図11に対応する断面を示している。図23及び図25は、同製造方法について説明するための模式的な断面図であり、図12に対応する断面を示している。
次に、図15~図38を参照して、メモリダイMDの製造方法について説明する。図15、図16、図18、図20、図26~図30、図34及び図37は、同製造方法について説明するための模式的な断面図であり、図7に対応する断面を示している。図21、図24、図31、図32及び図35は、同製造方法について説明するための模式的な平面図であり、図10に対応する平面を示している。図17、図19、図22、図33、図36及び図38は、同製造方法について説明するための模式的な断面図であり、図11に対応する断面を示している。図23及び図25は、同製造方法について説明するための模式的な断面図であり、図12に対応する断面を示している。
本実施形態に係るメモリダイMDの製造に際しては、まず、半導体基板100に、トランジスタ層LTR、配線層D0、配線層D1、及び、配線層D2(図3)を形成する。また、配線層D2の上面に、絶縁層101を形成する。
次に、例えば図15に示す様に、絶縁層101上に、シリコン等の半導体層113A、酸化シリコン等の犠牲層113B、シリコン等の犠牲層113C、酸化シリコン等の犠牲層113D、及び、シリコン等の半導体層113Eを形成する。また、複数の絶縁層101及び複数の絶縁層110Aを交互に形成する。この工程は、例えば、CVD(Chemical Vapor Deposition)等の方法によって行われる。
次に、例えば図16に示す様に、半導体層120に対応する位置に、複数のメモリホールMHを形成する。このメモリホールMHは、Z方向に延伸し、複数の絶縁層101及び複数の絶縁層110A、並びに、犠牲層113B,犠牲層113C,犠牲層113D及び半導体層113Eを貫通し、半導体層113Aの上面を露出させる貫通孔である。この工程は、例えば、RIE等の方法によって行う。
尚、例えば図17に示す様に、この工程では、支持構造HRに対応する位置に、複数の貫通孔HHRを形成しても良い。貫通孔HHRは、メモリホールMHと同様に形成される。
次に、例えば図18に示す様に、メモリホールMHの内部に、ゲート絶縁膜130、半導体層120、絶縁層125及び不純物領域121を形成する。この工程では、例えば、CVD等による成膜が行われ、メモリホールMHの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
尚、例えば図19に示す様に、この工程では、貫通孔HHRの内部に、支持構造HRを形成しても良い。この場合、支持構造HRは、ゲート絶縁膜130、半導体層120、絶縁層125及び不純物領域121と同様の構造を含んでも良い。
次に、例えば図20~図23に示す様に、導電層141、絶縁層142及び絶縁層OSTに対応する位置に、溝STAを形成する。溝STAは、Z方向及びX方向に延伸し、複数の絶縁層101及び複数の絶縁層110A、半導体層113E及び犠牲層113DをY方向に分断し、犠牲層113Cの上面を露出させる溝である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図24及び図25に示す様に、溝STA中に、絶縁層OSTを形成する。この工程は、例えば、フォトリソグラフィー及びCVD等の方法によって行う。
次に、例えば図26に示す様に、溝STAのY方向の側面に、窒化シリコン等の保護膜STSWを形成する。この工程では、例えば、CVD等の方法によって溝STAのY方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、RIE等の方法によって、この絶縁膜のうち、溝STAの底面を覆う部分が除去される。
次に、例えば図27に示す様に、犠牲層113B,犠牲層113C,犠牲層113D及びゲート絶縁膜130の一部を除去し、半導体層120の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図28に示す様に、導電層112及び不純物領域122を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図29に示す様に、保護膜STSWを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図30~図33に示す様に、溝STAを介して絶縁層110Aを除去する。これにより、Z方向に並ぶ複数の絶縁層101と、この絶縁層101を支持するメモリホールMH内の構造(半導体層120、ゲート絶縁膜130及び絶縁層125)及び支持構造HRを含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
尚、例えば図31及び図32に示す様に、この工程では、絶縁層110Aが、溝STAに近い領域から、少なくとも、幅YWL(図6)の1/2以上の領域において除去される。また、上述の通り、絶縁層OSTのX方向における長さXOSTは、少なくとも、ワード線WLとして機能する導電層110のY方向における幅YWL(図6)の1/2以上の大きさを有する。従って、例えば図32に示す様に、この工程の終了後、絶縁層OSTのX方向における一端には、絶縁層110Aが残存する。
次に、例えば図34~図36に示す様に、導電層110を形成する。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図37及び図38に示す様に、溝STA内に絶縁層142及び導電層141を形成する。この工程は、例えば、CVD及びRIE等の方法によって行う。尚、溝STA内に導電層141が形成されることなく、溝STA内が絶縁層142によって充填されても良い。
その後、コンタクトCC、コンタクトC4、配線等を形成し、ダイシングによってウェハを分断することにより、メモリダイMDが形成される。
[比較例]
次に、図39及び図40を参照して、比較例に係る半導体記憶装置の構成について説明する。図39は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図40は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、図39及び図40を参照して、比較例に係る半導体記憶装置の構成について説明する。図39は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図40は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
比較例に係る半導体記憶装置においては、絶縁層110A及びコンタクトC4が、ブロック間構造ST中ではなく、メモリブロックBLK中に設けられている。また、比較例に係る半導体記憶装置は、絶縁層OSTを備えておらず、そのかわりに、絶縁層OST´を備えている。絶縁層OST´は、絶縁層110AのY方向の側面と、導電層110C4TのY方向の側面と、の間に設けられており、これらに沿ってX方向に延伸している。また、比較例に係る半導体記憶装置においては、絶縁層110AのY方向の側面が、導電層110ではなく、絶縁層OST´に接続されている。また、絶縁層110AのX方向の側面が、絶縁層OST´に接していない。
次に、図41~図44を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図41~図44は、同製造方法について説明するための模式的な断面図であり、図40に対応する断面を示している。
比較例に係る半導体記憶装置の製造に際しては、半導体層120、ゲート絶縁膜130、支持構造HRの製造後に、例えば図41に示す様に、絶縁層OST´を形成する。この工程は、例えば、RIE及びCVD等の方法によって行う。
次に、例えば図42に示す様に、ブロック間構造STに対応する位置に、溝STA´を形成する。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図43に示す様に、溝STA´を介して絶縁層110Aを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図44に示す様に、導電層110を形成する。この工程は、例えば、CVD等の方法によって行う。
[効果]
比較例に係る半導体記憶装置の製造工程においては、図44を参照して説明した工程において、導電層110の熱収縮等に起因して、導電層110に収縮応力が発生する場合がある。また、比較例に係る半導体記憶装置の製造工程においては、図44を参照して説明した工程を実行する時点で、Z方向に並ぶ複数の絶縁層101が、絶縁層OST´及び溝STA´によって、メモリブロックBLKのY方向の幅よりも狭い範囲で、Y方向に分断されている。この様な場合、導電層110の収縮応力を好適に吸収することが出来ず、複数の導電層110を含む積層構造全体にヨレが生じてしまう恐れがある。
比較例に係る半導体記憶装置の製造工程においては、図44を参照して説明した工程において、導電層110の熱収縮等に起因して、導電層110に収縮応力が発生する場合がある。また、比較例に係る半導体記憶装置の製造工程においては、図44を参照して説明した工程を実行する時点で、Z方向に並ぶ複数の絶縁層101が、絶縁層OST´及び溝STA´によって、メモリブロックBLKのY方向の幅よりも狭い範囲で、Y方向に分断されている。この様な場合、導電層110の収縮応力を好適に吸収することが出来ず、複数の導電層110を含む積層構造全体にヨレが生じてしまう恐れがある。
一方、第1実施形態に係る半導体記憶装置の製造工程においては、図34~図36を参照して説明した工程を実行する時点で、Z方向に並ぶ複数の絶縁層101が、2つのメモリブロックBLKと、その間に設けられた1つのブロック間構造STと、に対応する領域にまたがって連続的に形成されている。この様な場合、導電層110の収縮応力を好適に吸収して、上述の様なヨレの発生を好適に抑制可能である。これにより、半導体記憶装置を好適に製造可能である。
[第2実施形態]
次に、図45を参照して、第2実施形態に係る半導体記憶装置について説明する。図45は、同半導体記憶装置について説明するための模式的な平面図である。尚、図45においては、支持構造HRの図示を省略している。
次に、図45を参照して、第2実施形態に係る半導体記憶装置について説明する。図45は、同半導体記憶装置について説明するための模式的な平面図である。尚、図45においては、支持構造HRの図示を省略している。
第2実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、図45に示す様に、第2実施形態に係る半導体記憶装置は、ブロック間構造STのかわりに、ブロック間構造ST2を備える。ブロック間構造ST2は、基本的には、ブロック間構造STと同様に構成されている。ただし、ブロック間構造ST2は、絶縁層OSTのかわりに、絶縁層OST2を備えている。絶縁層OST2は、基本的には絶縁層OSTと同様に構成されている。ただし、絶縁層OST2のY方向における幅YOST2は、導電層141及びこの導電層141のY方向における側面に設けられた一対の絶縁層142を合わせた構成のY方向における幅Y142よりも小さい。
次に、図46~図50を参照して、第2実施形態に係る半導体記憶装置の製造方法について説明する。図46~図50は、同製造方法について説明するための模式的な平面図であり、図45に対応する平面を示している。尚、図46~図50においては、支持構造HRの図示を省略している。
第2実施形態に係る半導体記憶装置の製造方法においては、例えば、第1実施形態に係る半導体記憶装置の製造方法に含まれる製造工程のうち、図18及び図19を参照して説明した工程までを実行する。
次に、例えば図46に示す様に、導電層141及び絶縁層OST2に対応する位置に、溝STA2を形成する。溝STA2は、基本的には、溝STAと同様に形成される。ただし、図46に示す様に、溝STA2においては、絶縁層OST2に対応する部分のY方向における幅YOST2が、導電層141及び絶縁層142に対応する部分のY方向における幅Y142よりも小さい。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図47に示す様に、溝STA2の内部に、絶縁層OST2を形成する。この工程では、溝STA2の内部に、酸化シリコン(SiO2)等の絶縁層が形成される。この際、この絶縁層の膜厚は、溝STA2内部の空間が、絶縁層OST2に対応する位置においては絶縁層によって埋め込まれる程度に厚く調整される。また、この絶縁層の膜厚は、溝STA2内部の空間が、導電層141に対応する位置においては絶縁層によって埋め込まれない程度に薄く調整される。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図48に示す様に、図47を参照して説明した工程において形成された絶縁層の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、図26~図29を参照して説明した工程を実行する。
次に、例えば図49に示す様に、溝STAを介して絶縁層110Aを除去する。この工程は、例えば、図30~図33を参照して説明した工程と同様に行う。
次に、例えば図50に示す様に、導電層110を形成する。この工程は、例えば、図34~図36を参照して説明した工程と同様に行う。
その後、第1実施形態に係る半導体記憶装置の製造方法に含まれる製造工程のうち、図37及び図38を参照して説明した工程以降の工程を実行する。
[効果]
第2実施形態に係る半導体記憶装置の製造方法では、絶縁層OST2を容易に形成することが可能である。従って、第1実施形態に係る半導体記憶装置の製造方法と比較して、製造工程数を削減可能である。
第2実施形態に係る半導体記憶装置の製造方法では、絶縁層OST2を容易に形成することが可能である。従って、第1実施形態に係る半導体記憶装置の製造方法と比較して、製造工程数を削減可能である。
[第3実施形態]
次に、図51を参照して、第3実施形態に係る半導体記憶装置について説明する。図51は、同半導体記憶装置について説明するための模式的な平面図である。尚、図51においては、支持構造HRの図示を省略している。
次に、図51を参照して、第3実施形態に係る半導体記憶装置について説明する。図51は、同半導体記憶装置について説明するための模式的な平面図である。尚、図51においては、支持構造HRの図示を省略している。
第3実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、図51に示す様に、第3実施形態に係る半導体記憶装置は、ブロック間構造STのかわりに、ブロック間構造ST3を備える。ブロック間構造ST3は、基本的には、ブロック間構造STと同様に構成されている。ただし、ブロック間構造ST3は、絶縁層OSTのかわりに、絶縁層OST3を備えている。絶縁層OST3は、基本的には絶縁層OSTと同様に構成されている。ただし、絶縁層OST3は、X方向ではなく、Y方向に延伸している。
絶縁層OST3のY方向における幅YOST3は、少なくとも、ワード線WLとして機能する導電層110のY方向における幅YWL(図6)の2倍の大きさよりも小さい。
また、図31及び図32を参照して説明した工程では、絶縁層110Aを、溝STAから、少なくとも、幅YWL(図6)の1/2以上の領域において除去する。従って、絶縁層OST3のY方向における幅YOST3が、導電層110のY方向における幅YWL(図6)以上の大きさである場合、例えば図52に示す様に、絶縁層OST3よりもコンタクトC4側の領域に、絶縁層OST3に対応する溝STAから供給された薬液が侵入することを抑制可能である。
また、絶縁層OST3のY方向における幅YOST3が、導電層110のY方向における幅YWL(図6)よりも小さく、且つ、YWLの1/2以上の大きさである場合、例えば図53に示す様に、絶縁層OST3よりもコンタクトC4側の領域に、絶縁層OST3に対応する溝STAから供給された薬液が侵入すると考えられる。ただし、この場合であっても、メモリブロックBLK間における導電層110のショートは抑制可能である。
尚、絶縁層OST3のY方向における幅YOST3が、導電層110のY方向における幅YWL(図6)の1/2の大きさよりも小さい場合、図31及び図32を参照して説明した工程において、メモリブロックBLK間における導電層110のショートが発生してしまう恐れがある。
従って、絶縁層OST3のY方向における幅YOST3は、幅YWLの1/2以上の大きさであることが望ましく、幅YWL以上の大きさであることがより望ましい。
[第4実施形態]
次に、図54を参照して、第4実施形態に係る半導体記憶装置について説明する。図54は、同半導体記憶装置について説明するための模式的な平面図である。尚、図54においては、支持構造HRの図示を省略している。
次に、図54を参照して、第4実施形態に係る半導体記憶装置について説明する。図54は、同半導体記憶装置について説明するための模式的な平面図である。尚、図54においては、支持構造HRの図示を省略している。
第4実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、図54に示す様に、第4実施形態に係る半導体記憶装置は、ブロック間構造STのかわりに、ブロック間構造ST4を備える。ブロック間構造ST4は、基本的には、ブロック間構造STと同様に構成されている。ただし、ブロック間構造ST4は、絶縁層OSTのかわりに、絶縁層OST4を備えている。絶縁層OST4は、基本的には絶縁層OSTと同様に構成されている。ただし、絶縁層OST4は、X方向ではなく、X方向及びY方向の間の方向(図54の斜め方向)に延伸する第1部分OST41及び第2部分OST42を備えている。第1部分OST41及び第2部分OST42の延伸方向は、例えば、X方向及びY方向に対して45°の角度差を有する方向であっても良い。また、第1部分OST41及び第2部分OST42の延伸方向は、お互いに交差する。また、第1部分OST41及び第2部分OST42の一端部は、絶縁層142に接続されている。
尚、例えば、第1部分OST41及び第2部分OST42の延伸方向における長さをLOST41,LOST42とし、これら延伸方向のX方向との角度差をθとする場合、LOST41sinθ,LOST42sinθは、少なくとも、ワード線WLとして機能する導電層110のY方向における幅YWL(図6)よりも小さい。
また、長さLOST41,LOST42は、LOST41(1+sinθ),LOST42(1+sinθ)が幅YWL(図6)の1/2以上の大きさとなる様な大きさであることが望ましい。また、長さLOST41,LOST42は、幅YWL(図6)の1/2以上の大きさであることがより望ましい。
尚、第4実施形態に係る半導体記憶装置においては、例えば図55に示す様に、第1部分OST41及び第2部分OST42の近傍に、更にコンタクトC4を配置しても良い。この場合、このコンタクトC4は、その他のコンタクトC4と、Y方向における位置が異なっていても良い。
[その他の実施形態]
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。以下、図56~図64を参照して、その他の実施形態に係る半導体記憶装置について説明する。図56、図57、及び、図60~図64は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図58及び図59は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図58及び図59においては、支持構造HRの図示を省略している。
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。以下、図56~図64を参照して、その他の実施形態に係る半導体記憶装置について説明する。図56、図57、及び、図60~図64は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図58及び図59は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図58及び図59においては、支持構造HRの図示を省略している。
例えば図8の例では、ゲート絶縁膜130が、トンネル絶縁膜131と、電荷蓄積膜132と、ブロック絶縁膜133と、を備えていた。しかしながら、例えば図56に示す様に、ゲート絶縁膜130は、これらの構成に加えて、高誘電率膜134を備えていても良い。高誘電率膜134は、例えば、アルミナ(Al2O3)等の絶縁性の金属酸化物を含んでいても良い。この場合、例えば図57に示す様に、ブロック間構造ST,ST2,ST3,ST4は、絶縁層110A及び高誘電率膜134を含む絶縁層110Bを備えていても良い。また、導電層110C4TのY方向の側面は、この絶縁層110BのY方向の側面を構成する高誘電率膜134と接していても良い。
また、例えば、第3実施形態に係る絶縁層OST3及び第4実施形態に係る絶縁層OST4の、延伸方向と直交する方向における幅は、第1実施形態と同様に、上記幅Y142(図10)と等しくても良い。また、例えば図58及び図59に示す様に、第3実施形態に係る絶縁層OST3及び第4実施形態に係る絶縁層OST4の、延伸方向と直交する方向における幅XOST3,WOST4は、第2実施形態と同様に、上記幅Y142より小さくても良い。後者の場合、絶縁層OST3及び絶縁層OST4を、第2実施形態に係る絶縁層OST2と同様の方法によって形成しても良い。
また、第1実施形態~第4実施形態においては、図16及び図17を参照して説明した工程、又は、これに対応する工程において、メモリホールMH及び貫通孔HHRを同時に形成していた。その結果、例えば図60に例示する様に、半導体層120の上端に設けられた不純物領域121の上端の高さ位置と、支持構造HRの上端の高さ位置と、が一致していた。また、第1実施形態~第4実施形態においては、図20~図23を参照して説明した工程、又は、これに対応する工程において、溝STA等を形成し、この溝STA等の内部に、絶縁層OST,OST2,OST3,OST4と、導電層141及び絶縁層142と、の双方を形成していた。その結果、例えば図60に例示する様に、絶縁層OST,OST2,OST3,OST4の上端の高さ位置と、導電層141及び絶縁層142の上端の高さ位置と、が一致していた。
しかしながら、この様な構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。
例えば、絶縁層OST,OST3,OST4の形成は、溝STAの形成よりも前に実行しても良い。この場合、例えば、絶縁層OST,OST3,OST4の形成は、半導体層120及びゲート絶縁膜130、並びに、支持構造HRの形成と同時に実行しても良い。この場合、例えば図61に例示する様に、絶縁層OST,OST3,OST4の上端の高さ位置は、半導体層120の上端に設けられた不純物領域121の上端の高さ位置、及び、支持構造HRの上端の高さ位置と一致しても良い。
また、例えば、支持構造HRの形成は、半導体層120及びゲート絶縁膜130の形成よりも前又は後に実行しても良い。前者の場合、支持構造HRの上端の高さ位置は、半導体層120の上端に設けられた不純物領域121の上端の高さ位置より下方に設けられても良い。また、後者の場合、例えば図62に例示する様に、支持構造HRの上端の高さ位置は、半導体層120の上端に設けられた不純物領域121の上端の高さ位置より上方に設けられても良い。
この様な場合、絶縁層OST,OST3,OST4の形成は、支持構造HRの形成と同時に実行しても良い。この場合、例えば図63に例示する様に、絶縁層OST,OST3,OST4の上端の高さ位置は、支持構造HRの上端の高さ位置と一致していても良い。
また、この様な場合、絶縁層OST,OST3,OST4の形成は、支持構造HRの形成よりも前又は後に実行しても良い。前者の場合、絶縁層OST,OST3,OST4の上端の高さ位置は、支持構造HRの上端の高さ位置より下方に設けられても良い。また、後者の場合、例えば図64に例示する様に、絶縁層OST,OST3,OST4の上端の高さ位置は、支持構造HRの上端の高さ位置より上方に設けられても良い。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
100…半導体基板、110…導電層、110C4T…導電層、110A,110B…絶縁層、120…半導体層、OST…絶縁層、MCA…メモリセルアレイ、BLK…メモリブロック、ST…ブロック間構造、WL…ワード線、C4…コンタクト、RMH…メモリホール領域、RC4T…コンタクト接続領域。
Claims (5)
- 半導体基板及びメモリセルアレイを備え、
前記半導体基板は、第1方向に並ぶ第1領域及び第2領域を備え、
前記メモリセルアレイは、
前記第1領域及び前記第2領域にわたって前記第1方向に延伸し、前記第1方向と交差する第2方向に並ぶ第1導電層及び第2導電層と、
前記第1領域に設けられ、前記第1導電層に対向する第1半導体層と、
前記第1領域に設けられ、前記第2導電層に対向する第2半導体層と、
前記第2領域に設けられ、前記第1導電層及び前記第2導電層の間に位置する第1絶縁層と、
前記第2領域に設けられ、前記第1方向に並び、前記第1絶縁層によって外周面が囲われた複数のコンタクト電極と、
前記第1導電層及び前記第2導電層の間に設けられ、前記第2領域で前記第1絶縁層の前記第1方向における一方側の側面に接する第2絶縁層と
を備え、
複数の前記第1導電層が前記第1方向及び前記第2方向と交差する第3方向に互いに離間して設けられ、
複数の前記第2導電層が前記第3方向に互いに離間して設けられ、
複数の前記第1絶縁層が、前記第3方向における前記複数の第1導電層及び前記複数の第2導電層とそれぞれ対応する位置に互いに離間して設けられ、
前記複数の第1絶縁層の各第1絶縁層の前記第2方向における一方側の側面は、前記複数の第1導電層のうちの対応する位置の第1導電層にそれぞれ接し、
前記各第1絶縁層の前記第2方向における他方側の側面は、前記複数の第2導電層のうちの対応する位置の第2導電層に接する
半導体記憶装置。 - 前記第2絶縁層は前記第1方向に延伸する
請求項1記載の半導体記憶装置。 - 前記第2絶縁層の前記第2方向における幅は、前記第1導電層及び前記第2導電層の前記第1領域に設けられた部分の間の前記第2方向における距離よりも小さい
請求項2記載の半導体記憶装置。 - 前記第2絶縁層は前記第2方向に延伸する
請求項1記載の半導体記憶装置。 - 前記第1方向及び前記第2方向は、お互いに直交し、
前記第2絶縁層は、前記第1方向及び前記第2方向に対して斜めの方向に延伸する第1部分を備える
請求項1記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021099066A JP2022190632A (ja) | 2021-06-14 | 2021-06-14 | 半導体記憶装置 |
US17/643,917 US20220399275A1 (en) | 2021-06-14 | 2021-12-13 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021099066A JP2022190632A (ja) | 2021-06-14 | 2021-06-14 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022190632A true JP2022190632A (ja) | 2022-12-26 |
Family
ID=84389951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021099066A Pending JP2022190632A (ja) | 2021-06-14 | 2021-06-14 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20220399275A1 (ja) |
JP (1) | JP2022190632A (ja) |
-
2021
- 2021-06-14 JP JP2021099066A patent/JP2022190632A/ja active Pending
- 2021-12-13 US US17/643,917 patent/US20220399275A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20220399275A1 (en) | 2022-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110875323B (zh) | 半导体存储装置 | |
JP2020038930A (ja) | 半導体メモリ装置及び半導体メモリ装置の製造方法 | |
US10910391B2 (en) | Semiconductor memory device having a plurality of first semiconductor films | |
US10461090B2 (en) | Semiconductor memory device and method of manufacturing the same | |
US20220077173A1 (en) | Semiconductor memory device | |
US20220059562A1 (en) | Semiconductor memory device | |
TWI767301B (zh) | 半導體記憶裝置 | |
JP2022048039A (ja) | 半導体記憶装置 | |
US11251193B2 (en) | Semiconductor memory device | |
JP2022014007A (ja) | 半導体記憶装置 | |
US20230309302A1 (en) | Semiconductor memory device | |
US11917829B2 (en) | Semiconductor memory device | |
US20220285389A1 (en) | Semiconductor memory device | |
JP2022190632A (ja) | 半導体記憶装置 | |
JP2023045154A (ja) | 半導体記憶装置 | |
TW202234671A (zh) | 半導體記憶裝置 | |
JP2022139975A (ja) | 半導体記憶装置 | |
TW202135239A (zh) | 半導體記憶裝置 | |
US20230298634A1 (en) | Semiconductor memory device and method for manufacturing semiconductor memory device | |
US11744070B2 (en) | Semiconductor memory device | |
US20230072833A1 (en) | Semiconductor memory device | |
US20240081084A1 (en) | Semiconductor memory device and method of manufacturing the same | |
US20230065666A1 (en) | Semiconductor memory device | |
US20230082844A1 (en) | Semiconductor memory device | |
JP2023124107A (ja) | 半導体記憶装置及びその製造方法 |