CN110875323B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供容易高集成化的半导体存储装置。实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，在与第1方向交叉的第2方向与第1导电层并排。第1半导体层与第1导电层对向，在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，在第3方向延伸，第2方向的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-161679号(申请日：2018年8月30日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
半导体存储装置的高集成化正在进展。
发明内容
实施方式提供一种容易高集成化的半导体存储装置。
一实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、及第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，且在与第1方向交叉的第2方向上与第1导电层并排。第1半导体层与第1导电层对向，且在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，且在第3方向延伸，第2方向上的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。于在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。
图2是半导体存储装置的示意性的俯视图。
图3是存储单元阵列MA的示意性的立体图。
图4是存储单元MC及漏极选择晶体管STD的示意性的立体图。
图5是存储单元MC的示意性的剖视图。
图6是漏极选择晶体管STD的示意性的剖视图。
图7A是存储单元阵列MA的示意性的俯视图。
图7B是图7A的一部分的放大图。
图8是存储单元阵列MA的示意性的剖视图。
图9是存储单元阵列MA的示意性的剖视图。
图10～34是表示第1实施方式的半导体存储装置的制造方法的示意性的剖视图。
图35是第1比较例的半导体存储装置的示意性的俯视图。
图36是第2比较例的半导体存储装置的示意性的俯视图。
图37是表示比较例的制造方法的示意性的剖视图。
图38是表示该制造方法的示意性的剖视图。
图39是其他实施方式的存储单元阵列的示意性的剖视图。
具体实施方式
其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非旨在表示限定本发明。
另外，在本说明书中，将与基板的表面交叉的方向称为第1方向，将与第1方向交叉的方向称为第2方向，将与在第1方向及第2方向延伸的平面交叉的方向称为第3方向。另外，将相对于基板的表面平行的特定的方向称为X方向，将相对于基板的表面平行且与X方向垂直的方向称为Y方向，将相对于基板的表面垂直的方向称为Z方向。此外，在以下的说明中，对X方向、Y方向及Z方向分别与第3方向、第2方向及第1方向对应的情况进行例示。但是，第1方向、第2方向及第3方向并不限定于Z方向、Y方向及X方向。
另外，在本说明书中，“上”或“下”等的表达是以基板为基准。例如，将沿着所述第1方向离开基板的方向称为上，将沿着第1方向接近基板的方向称为下。另外，在关于某构成言及下表面或下端的情况下，是指该构成的基板侧的面或端部，在言及上表面或上端的情况下，是指该构成的与基板相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面。
[第1实施方式]
[构成]
图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。为了方便说明，在图1中将一部分的构成省略。
本实施方式的半导体存储装置具备存储单元阵列MA、及对存储单元阵列MA进行控制的周边电路PC。
存储单元阵列MA具备多个存储器区块MB。这些多个存储器区块MB分别具备多个子区块SB。这些多个子区块SB分别具备多个存储器单元MU。这些多个存储器单元MU的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器单元MU的另一端分别经由共通的下部配线SC及源极线SL连接于周边电路PC。
存储器单元MU具备串联连接于位线BL及下部配线SC之间的漏极选择晶体管STD、存储器串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS仅称为选择晶体管(STD、STS)。
存储器串MS具备串联连接的多个存储单元MC。存储单元MC为具备半导体膜、栅极绝缘膜、及栅极电极的电场效应型的晶体管。半导体膜作为通道区域而发挥功能。栅极绝缘膜具备能够存储数据的存储器部。该存储器部例如为氮化硅膜(SiN)或浮动栅极等电荷储存膜。在该情况下，存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。栅极电极连接于字线WL。字线WL与属于1个存储器串MS的多个存储单元MC对应地设置，且共通连接于1个存储器区块MB中的所有存储器串MS。
选择晶体管(STD、STS)为具备半导体膜、栅极绝缘膜、及栅极电极的电场效应型的晶体管。半导体膜作为通道区域而发挥功能。漏极选择晶体管STD的栅极电极连接于漏极选择线SGD。漏极选择线SGD与子区块SB对应地设置，且共通连接于1个子区块SB中的所有漏极选择晶体管STD。源极选择晶体管STS的栅极电极连接于源极选择线SGS。源极选择线SGS共通连接于1个存储器区块MB中的所有源极选择晶体管STS。
周边电路PC例如产生读出动作、写入动作、删除动作所需要的电压，并施加至位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)。周边电路PC例如包含设置在与存储单元阵列MA相同的芯片上的多个晶体管及配线。
图2是本实施方式的半导体存储装置的示意性的俯视图。为了方便说明，在图2中将一部分的构成省略。
在本实施方式中，存储单元阵列MA及周边电路PC设置在基板S上。在图示的例中，在基板S上，2个存储单元阵列MA并排设置在X方向。存储单元阵列MA具备排列在Y方向的多个存储器区块MB。另外，这些多个存储器区块MB具备排列在Y方向的多个子区块SB。
其次，参照图3～图6，对存储单元阵列MA等的示意性的构成进行说明。为了方便说明，在图3～图6中将一部分的构成省略。
图3是表示由图2的A所示的部分的构成的示意性的立体图。在图3中，表示基板S及设置在基板S上的存储单元阵列MA。
基板S例如为包括单晶硅(Si)等的半导体基板。基板S例如具备在半导体基板的上表面具有n型的杂质层，进而在该n型的杂质层中具有p型的杂质层的双重井结构。此外，设置在基板S的表面的层101既可以为绝缘层，也可以包含构成周边电路PC的一部分的晶体管。
存储单元阵列MA具备在Z方向延伸的多个半导体层110、与半导体层110对向的多个导电层120、设置在半导体层110与导电层120之间的栅极绝缘膜130、设置在比多个导电层120更靠上方且与半导体层110对向的导电层140、设置在半导体层110与导电层140之间的栅极绝缘膜150、连接于半导体层110的下端的配线160、以及连接于半导体层110的上端的多条配线170。以下，存在将包含半导体层110、栅极绝缘膜130等的大致圆柱状的构成称为存储器结构180的情况。
半导体层110为在X方向及Y方向排列着多个，且在Z方向延伸的大致圆筒状的半导体层。半导体层110作为1个存储器单元MU(图1)中所包含的多个存储单元MC及漏极选择晶体管STD的通道区域而发挥功能。在半导体层110的中心部分嵌入着氧化硅(SiO2)等绝缘层111。半导体层110例如为非掺杂的多晶硅(p-Si)等半导体层。
半导体层110的下端连接于半导体层112。半导体层112经由栅极绝缘膜113与导电层121对向，作为源极选择晶体管STS(图1)的通道区域而发挥功能。半导体层112例如为非掺杂的多晶硅(p-Si)等半导体层。
半导体层110的上端连接于半导体层114。半导体层114例如为注入着磷(P)等n型的杂质的半导体层。
导电层120为在Z方向排列着多个，且在X方向及Y方向延伸的大致板状的导电层。导电层120作为1个字线WL(图1)及连接于该字线WL的多个存储单元MC的栅极电极而发挥功能。
导电层120具有由特定的图案形成的多个贯通孔，在该贯通孔的内部配置半导体层110及栅极绝缘膜130。也就是说，例如，如图4所示，在特定的XY截面S1中，导电层120包围半导体层110的外周面。
例如，如图5所示，导电层120为包含氮化钛(TiN)等障壁金属膜125及钨(W)等金属膜126的积层膜。障壁金属膜125覆盖金属膜126的贯通孔的内周面，且沿着金属膜126的上表面及下表面在X方向及Y方向延伸。
在导电层120与配线160之间，如图3所示，进而设置导电层121。导电层121作为源极选择线SGS(图1)及连接于源极选择线SGS的多个源极选择晶体管STS的栅极电极而发挥功能。导电层121具有与导电层120相同的构成。
在导电层120、121之间，设置氧化硅(SiO2)等绝缘层122。另外，在导电层120的X方向的端部设置接触部123。接触部123连接于在Z方向延伸的接点124。
栅极绝缘膜130设置在半导体层110及导电层120的各交叉部。栅极绝缘膜130例如如图5所示，具备积层在半导体层110及导电层120之间的隧道绝缘膜131、电荷储存膜132、阻挡绝缘膜133、及高介电绝缘膜134。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷储存膜132例如为氮化硅(SiN)等能够储存电荷的膜。高介电绝缘膜134例如为氧化铝(Al2O3)或氧化铪(HfO)等介电常数较高的膜。
栅极绝缘膜130中所包含的一部分的膜(131、132、133)沿着半导体层110的外周面在Z方向延伸。另一方面，栅极绝缘膜130中所包含的一部分的膜(134)覆盖导电层120的贯通孔的内周面，沿着导电层120的上表面及下表面在X方向及Y方向延伸。
如图3所示，导电层140为经由绝缘层141在Y方向排列着多个，且在X方向延伸的大致板状的导电层。导电层140作为1个漏极选择线SGD(图1)及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极而发挥功能。
导电层140具有由特定的图案形成的多个贯通孔148，且在该贯通孔148的内部配置半导体层110及栅极绝缘膜150。也就是说，在特定的XY截面中，导电层140包围半导体层110的外周面。另外，如图4所示，在导电层140的Y方向的侧面，设置着与贯通孔148的一部分的形状对应的凹部143。也就是说，在导电层140的Y方向的侧面，设置着在X方向并排的多个平面部142及凹部143，也在该凹部143配置半导体层110及栅极绝缘膜150。在特定的XY截面S2中，凹部143与半导体层110的外周面的一部分对向。
例如，如图6所示，导电层140为包含氮化钛(TiN)等障壁金属膜144及钨(W)等金属膜145的积层膜。障壁金属膜144覆盖金属膜145的X方向的侧面、贯通孔的内周面，且沿着金属膜145的下表面在X方向及Y方向延伸。此外，障壁金属膜144不设置在金属膜145的上表面。在图示的例中，金属膜145的上表面成为导电层140的上表面。
在导电层140的X方向的端部，如图3所示，设置接触部146。接触部146连接于在Z方向延伸的接点147。此外，导电层140的接触部146(第2部分)的Z方向的厚度W2小于导电层140的与半导体层110对向的部分(第1部分)的Z方向的厚度W1。
栅极绝缘膜150设置在半导体层110及导电层140的各交叉部。例如，如图6所示，栅极绝缘膜150具备积层在半导体层110及导电层140之间的隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133。在图示的例中，隧道绝缘膜131、电荷储存膜132及阻挡绝缘膜133沿着半导体层110的外周面在Z方向延伸。
如图3所示，配线160为在X方向及Y方向延伸的大致板状的导电层。配线160(图3)作为下部配线SC(图1)而发挥功能。配线160例如包含半导体层161及金属层162。半导体层161例如为注入着磷(P)等n型的杂质的半导体层，且连接于多个半导体层112。金属层162例如为包含氮化钛(TiN)等障壁金属膜及钨(W)等金属膜的积层膜。
配线170在Y方向延伸，且在X方向排列多个。配线170作为位线BL(图1)而发挥功能。配线170经由在Z方向延伸的接点(电极)171连接于半导体层114。配线170及接点171例如为包含氮化钛(TiN)等障壁金属膜及钨(W)等金属膜的积层膜。
存储器结构180作为存储器单元MU(图1)而发挥功能。存储器结构180为包含半导体层110、绝缘层111、半导体层112、栅极绝缘膜113、半导体层114、栅极绝缘膜130及栅极绝缘膜150的大致圆柱状的构成。另外，在接点147的附近等，设置虚设结构181。虚设结构181具备与存储器结构180大致相同的结构。但是，虚设结构181的上端不连接于接点171。虚设结构181抑制在制造工序中形成的结构的倒塌。
其次，参照图7A～图9，对存储单元阵列MA的更具体的构成进行说明。为了方便说明，在图7A～图9中将一部分的构成省略。
图7A是由图2的B所示的区域的放大图。如图所示，在存储单元阵列MA中，多个存储器区块MB经由区块分断结构ST，排列在Y方向。存储器区块MB具备排列着多个存储器结构180的存储器区域MR、与排列着多个接触部123、146的接触区域CR。
在存储器区域MR，多个存储器结构180无论导电层140的配置如何都以均一图案配置。
存储器结构180的配置的图案能够适当变更。例如，在图示的例中，以像接近的3个存储器结构180的中心位置位于正三角形的顶点这样的图案排列。然而，例如，也可为以像接近的3个存储器结构180的中心位置位于垂直等腰三角形的顶点这样的图案，也可为以像位于其他等腰三角形的顶点这样的图案。另外，也可为以像接近的4个存储器结构180的中心位置位于正方形的顶点这样的图案，也可为以其他周期性的图案排列。
作为存储器结构180的配置的图案了例示几个图案。这些图案如图7A所例示，包含以与子区块分断结构SHE(绝缘层141)的位置关系而言Y方向的位置不同的3个存储器结构180a、180b、180c。以下，将这样的3个存储器结构180分别称为第1存储器结构180a、第2存储器结构180b及第3存储器结构180c。在图示的例中，这些第1～第3存储器结构180a、180b、180c的中心位置在XY平面上沿着与X方向交叉的直线L大致等间隔地并排。另外，第1存储器结构180a及第3存储器结构180c包含在最接近第2存储器结构180b的多个存储器结构180d中。例如，在图示的例中，在第2存储器结构180b的附近配置着6个存储器结构180d。从第1存储器结构180a到第2存储器结构180b为止的距离与从第3存储器结构180c到第2存储器结构180b为止的距离大致一致。这些距离也与从其他存储器结构180d到第2存储器结构180b为止的距离大致一致。此外，在图示的例中，第1存储器结构180a及第2存储器结构180b的外周面由相同的导电层140(第1导电层140a)覆盖，第3存储器结构180c的外周面由其他的导电层140(第2导电层140b)覆盖。
另外，在存储器区域MR，多个导电层140经由子区块分断结构SHE排列在Y方向。在本实施方式中，无论存储器结构180的配置如何，于在Y方向相邻的导电层140之间都设置着固定以上的距离。另一方面，存储器结构180在XY平面中以大致均一的图案配置，存储器结构180间的Y方向的最小间隔小于子区块分断结构SHE的Y方向的宽度。结果，一部分的存储器结构180从导电层140的Y方向的侧面露出。也就是说，一部分的存储器结构180的外周面由导电层140包围，而相对于此，一部分的存储器结构180的外周面不由导电层140包围。
例如，在与图7A对应的XY截面中，第1导电层140a包围第1存储器结构180a的外周面。另外，在第1导电层140a的Y方向的侧面，设置与第2存储器结构180b的外周面的一部分对向的凹部。另外，在第2导电层140b的第1导电层140a侧的侧面，设置与第3存储器结构180c的外周面的一部分对向的凹部。进而，绝缘层141与第2存储器结构180b及第3存储器结构180c的外周面的一部分相接。此外，虽然图示省略，但是在特定的XY截面中，导电层120包围第1存储器结构180a的外周面、第2存储器结构180b的外周面、及第3存储器结构180c的外周面。
另外，如图7B放大所示，绝缘层141具备排列于X方向的多个窄幅部P1，及分别配置于这些多个窄幅部P1之间的多个宽幅部P2。窄幅部P1在与直线L平行的方向上与存储器结构180并排。图7B例示了设置在第2存储器结构180b及第3存储器结构180c之间的窄幅部P1。宽幅部P2在与直线L平行的方向上与导电层140的侧面并排。宽幅部P2的与直线L平行的方向上的长度l2大于窄幅部P1的与直线L平行的方向上的长度l1。
图8是将图7A所示的结构在A-A'线切断，沿着箭头的方向观察的情况下的剖视图。在该截面中，导电层120分别从Y方向的一侧(例如，图8的右侧)及另一侧(例如，图8的左侧)与多个存储器结构180对向。另外，如上所述，导电层140隔着绝缘层141在Y方向排列着多个。导电层140分别相对于一部分的存储器结构180从X方向的一侧及另一侧对向，相对于一部分的存储器结构180，在与所述凹部143对应的端面，仅从Y方向的一侧对向。
在接触区域CR，如图7A所示，多个接触部123、146排列在X方向及Y方向。另外，在接触部123、146分别设置接点124、147、及配置在该接点124，147的周围的多个虚设结构181。
图9是将图7A所示的结构在B-B'线切断，沿着箭头的方向观察的情况下的剖视图。在该截面中，在导电层140的接触部146的上表面，设置着障壁金属膜144。接点147贯通该障壁金属膜144，与金属膜145相接。
[制造方法]
其次，参照图10～图34，对本实施方式的半导体存储装置的制造方法进行说明。此外，图10、13～15、17～20、22～23、25～27、29、31及33表示与图7A中的A-A'线对应的截面，图11、12、16、21、24、28、30、32及34表示与图8中的B-B'线对应的截面。
如图10所示，在该制造方法中，在基板S上，形成所述基板S上的层101、配线160、牺牲层121A、多个牺牲层120A及绝缘层122、以及牺牲层140A。牺牲层121A、120A、140A例如包括氮化硅(SiN)等。该工序例如利用化学气相沉积法(Chemical VaporDeposition：CVD)等来进行。
其次，如图11所示，在牺牲层140A形成阶差。另外，对多个牺牲层120A及绝缘层122、以及牺牲层140A进行加工，形成像图3所例示那样的阶梯状的结构。
牺牲层140A的加工例如利用反应性离子蚀刻(Reactive Ion Etching：RIE)等来进行。在该工序中，将牺牲层140A的一部分去除，使牺牲层140A的X方向的端部的Z方向的厚度比其他部分更薄。
在多个牺牲层120A及绝缘层122的加工时，例如，首先形成抗蚀剂。其次，重复进行抗蚀剂的一部分的去除(细化)、由利用磷酸的湿式蚀刻等而进行的牺牲层120A的去除、及由利用氢氟酸的湿式蚀刻等而进行的绝缘层122的去除。
其次，如图12所示，形成氧化硅(SiO2)等绝缘层149。绝缘层149至少覆盖牺牲层140A的X方向的端部。该工序例如由利用CVD等方法的成膜与利用RIE的回蚀等方法来进行。
其次，如图13所示，在牺牲层140A及绝缘层149形成在X方向延伸的槽，并将这些层(140A、149)在Y方向分断。该工序例如利用RIE等方法来进行。
其次，如图14所示，在所述槽形成氧化硅(SiO2)等绝缘层141。该工序例如由利用CVD等方法的成膜与利用RIE的回蚀等方法来进行。
其次，如图15及图16所示，形成多个开口op1。开口op1为在Z方向延伸，贯通绝缘层122及牺牲层120A，使半导体层161个上表面露出的贯通孔。该工序例如利用RIE等方法来进行。
此外，如图15所示，一部分的开口op1(a)的内周面包含牺牲层140A的贯通孔的内周面。另外，一部分的开口op1(b)的内周面包含在Y方向并排的牺牲层140A及绝缘层141的Y方向的侧面。另外，如图16所示，一部分的开口op1(c)的内周面包含在Z方向并排的牺牲层140A及绝缘层149的贯通孔的内周面。另外，一部分的开口op1(d)的内周面包含绝缘层149的贯通孔的内周面。
其次，如图17所示，在开口op1的底面形成半导体层112，在半导体层112的上表面及开口op1的内周面，依次成膜积层膜130A及非晶硅层110A。积层膜130A包含参照图5所说明的隧道绝缘膜131、电荷储存膜132及阻挡绝缘膜133。半导体层112的形成例如利用外延生长等方法来进行。积层膜130A及非晶硅层110A的成膜例如利用CVD等方法来进行。
其次，如图18所示，将积层膜130A及非晶硅层110A的覆盖半导体层112的上表面的部分去除。该工序例如利用RIE等来进行。
其次，如图19所示，在半导体层112的上表面及非晶硅层110A的内周面，成膜非晶硅层110A及绝缘层111。该工序例如利用CVD等来进行。
其次，如图20及图21所示，从非晶硅层110A形成半导体层110，将半导体层110及绝缘层111的一部分去除，形成半导体层114。半导体层110的形成例如通过利用退火处理等方法将非晶硅层110A的结晶结构改质来进行。半导体层110等的一部分的去除例如利用RIE等方法来进行。半导体层114的形成例如利用CVD及RIE等方法来进行。
其次，如图22所示，形成开口op2。开口op2为在Z方向及X方向延伸，将绝缘层141、绝缘层122及牺牲层120A在Y方向分断，使半导体层161的上表面露出的槽。在该工序中，例如，利用CVD等方法，在图20所示的结构的上表面形成氧化硅(SiO2)等绝缘层191。其次，利用湿式蚀刻等方法，在与该绝缘层191的开口op2对应的部分，形成在X方向延伸的槽。其次，将该绝缘层191作为掩模进行RIE等，由此形成开口op2。
其次，如图23及图24所示，形成存储器结构180、虚设结构181及导电层120。在该工序中，例如，经由开口op2(图23)进行利用磷酸的湿式蚀刻等，将牺牲层120A去除。其次，经由开口op2对半导体层112的侧面进行氧化处理等，形成栅极绝缘膜113。其次，利用经由开口op2的CVD等，在积层膜130A的侧面、以及绝缘层122的上表面、下表面及侧面，成膜高介电绝缘膜134(图5)及导电层120。其次，利用湿式蚀刻等将导电层120的一部分去除，将导电层120在Z方向分断。
其次，如图25所示，在开口op2形成氧化硅(SiO2)等绝缘层192。该工序例如利用CVD等方法来进行。
其次，如图26所示，将绝缘层192的一部分去除而使牺牲层140A的上表面露出。该工序例如由利用RIE的回蚀等方法来进行。
其次，如图27及图28所示，将牺牲层140A去除。该工序例如由利用磷酸的湿式蚀刻等来进行。在该工序中，使存储器结构180及虚设结构181的上端附近的外周面中与牺牲层140A相接的部分露出。另外，如图28所示，在牺牲层140A的X方向的端部所处的部分形成开口op3。开口op3将底面设为绝缘层122的上表面，将X方向的侧面设为绝缘层149的X方向的侧面，将上表面设为绝缘层149的下表面，与外部连通。
其次，如图29及图30所示，在绝缘层122的上表面、存储器结构180及虚设结构181的上端附近的外周面、以及开口op3，成膜障壁金属膜144及金属膜145。该工序例如利用CVD等来进行。
其次，如图31及图32所示，将障壁金属膜144及金属膜145的一部分去除，形成导电层140。该工序例如利用蚀刻等来进行。蚀刻例如以将障壁金属膜144及金属膜145比绝缘层141、149更容易去除的条件进行。在该工序中，将障壁金属膜144及金属膜145在X方向分断。
其次，如图33及图34所示，在导电层140的上表面形成氧化硅(SiO2)等绝缘层193。该工序例如利用CVD等方法来进行。
其次，通过形成接点124、147、171、配线170、及其他配线等，来制造参照图3～图8所说明的半导体存储装置。
[效果]
图35是表示第1比较例的半导体存储装置的存储器区域MR'的构成的示意性的俯视图。在存储器区域MR'中，在子区块分断结构SHE'的附近未设置存储器结构180。也就是说，存储器结构180无论导电层140'的配置如何都不以均一的图案配置。
图36是表示第2比较例的半导体存储装置的存储器区域MR”的构成的示意性的俯视图。第2比较例与第1比较例大致相同，但在子区块分断结构SHE”的附近，设置着具有与存储器结构180的结构类似的结构180”。另外，如果将存储器结构180及结构180”结合，那么无论导电层140”的配置如何都以均一的图案配置。但是，结构180”不连接于位线BL等，不作为存储器串MS(图1)而利用。
此处，如参照图7A所说明，在本实施方式中，多个存储器结构180无论导电层140的配置如何都以均一的图案配置。根据这样的构成，能够提供使存储器区域MR中的每单位面积的存储器结构180的数量增大、使存储容量增大、而容易高集成化的半导体存储装置。
在采用这样的构成的情况下，存在如下情况：像参照图7A所说明那样的第1存储器结构180a、第2存储器结构180b及第3存储器结构180c中第1存储器结构180a及第2存储器结构180b的外周面由第1导电层140a覆盖，第3存储器结构180c的外周面由第2导电层140b覆盖。
此处，存在考虑到制造工序上的方便或耐压等关系，优选为在导电层140间设置固定距离的情况。因此，在本实施方式中，无论存储器结构180的配置如何，于在Y方向相邻的导电层140之间都设置固定以上的距离。
在采用这样的结构的情况下，如图7A等中所例示，存在配置在导电层140的Y方向的侧面附近的存储器结构180从导电层140的Y方向的侧面露出的情况。存在如下情况，即，这样的存储器结构180的外周面并不由导电层140的贯通孔包围，而仅外周面的一部分与形成在导电层140的Y方向的侧面的凹部对向。
另外，在采用这样的结构的情况下，由导电层140包围外周面的存储器结构180与不由导电层140包围外周面的存储器结构180之间，漏极选择晶体管STD的阈值电压等可能不同。因此，在本实施方式中，在位于存储器区块MB的Y方向的端部的导电层140的区块分断结构ST侧的侧面，也设置与存储器结构180对向的凹部。
在制造这样的结构的半导体存储装置的情况下，例如，也考虑到形成与导电层140对应的牺牲层140A(图10)，然后形成存储器结构180，然后将牺牲层140A在Y方向分断。然而，在本实施方式中，采用了一部分的存储器结构180从导电层140的Y方向的侧面露出的结构。因此，于在存储器结构180的形成后进行牺牲层140A的分断的情况下，有存储器结构180的一部分曝露于蚀刻的气体等而被破坏的危险。因此，在本实施方式中，在将牺牲层140A分断之后形成存储器结构180。由此，能够抑制存储器结构180的破坏。
此处，在采用这样的方法的情况下，例如，在图22所示的工序中，牺牲层140A已经在Y方向分断。因此，无法使所有牺牲层140A的Y方向的侧面露出于开口op2。因此，牺牲层140A的去除及导电层140的成膜无法经由开口op2进行。因此，在本实施方式中，从图26所示的结构的上表面将牺牲层140A去除(图27、图28)，从上方进行导电层140的成膜(图29、图30)。在采用这样的方法的情况下，如参照图4所说明，存在如下情况：在导电层140的下表面及侧面形成障壁金属膜144，在导电层140的上表面未形成障壁金属膜144。
另外，在本实施方式中，在图31及图32所示的工序中，将障壁金属膜144及金属膜145的一部分去除。在该工序中，如图32所示，将导电层140的成为接触部146的部分的上表面由绝缘层149覆盖。此处，如果假设如图37所示，在不覆盖成为接触部146的部分的上表面的情况下，如图38所示，有障壁金属膜144及金属膜145中相当于接触部146的部分完全被去除，而无法形成接触部146的危险。其原因在于，如图7A所示，有接触区域CR中的虚设结构181的密度小于存储器区域MR中的存储器结构180的密度，而蚀刻等的速度产生差的危险。此外，在采用这样的方法的情况下，如参照图3所说明，存在接触部146的Z方向的厚度W2小于与半导体层110对向的部分的Z方向的厚度W1的情况。
另外，在本实施方式中，使导电层120的成膜(图23)与导电层140的成膜(图29、图30)在不同的工序中进行。因此，存在导电层120及导电层140的一者包含另一者中所不包含的材料等的情况。相同地，存在栅极绝缘膜130及栅极绝缘膜150的一者包含另一者中所不包含的材料等的情况。例如，在本实施方式中，栅极绝缘膜130包含高介电绝缘膜134(图5)，而相对于此，栅极绝缘膜150不包含高介电绝缘膜134(图6)。
[其他实施方式]
如参照图7A所说明，在第1实施方式中，多个存储器结构180无论导电层140的配置如何都以均一的图案配置。然而，存储器结构180的配置的图案只要为能够高集成化的图案，则也可以不均一。在该情况下，第1～第3存储器结构180a、180b、180c只要Y方向的位置不同即可，也可以不沿着直线L并排。
另外，在第1实施方式中，一部分的存储器结构180的外周面与形成在导电层140的Y方向的侧面的凹部对向。然而，导电层140也可以覆盖所有存储器结构180的外周面。
另外，在第1实施方式中，如图8等所例示，导电层140设置在比多个导电层120靠上方。然而，导电层140只要Z方向的位置(所述的第1方向的位置)与多个导电层120不同即可，例如也可以设置在多个导电层120的下方。
例如，在图39的例中，在以基板S'为基准观察的情况下，导电层140设置在比多个导电层120靠下方。另外，在导电层140的下方，设置着构成周边电路PC(图1)的多个晶体管Tr及配线W。
这样的构成例如通过在第1实施方式的基板S上形成与第1实施方式类似的结构，在另一基板S'上形成多个晶体管Tr及配线W，将基板S上的结构与基板S'上的结构贴合来形成。
另外，第1实施方式中的结构或制造方法等能够适当变更。
[备注]
在本说明书中，例如，对下述事项进行了说明。
[事项1]
一种半导体存储装置，具备：
基板；
第1半导体层，在与所述基板的表面交叉的第1方向延伸；
多个第1栅极电极，排列在所述第1方向，与所述第1半导体层对向；
第1栅极绝缘膜，设置在所述第1半导体层与所述第1栅极电极之间，包含第1存储器部；
第2栅极电极，所述第1方向的位置与所述多个第1栅极电极不同，与所述第1半导体层对向；以及
电极，所述第1方向的位置与所述多个第1栅极电极不同，连接于所述第1半导体层的所述第1方向的一端；
在与所述第1方向交叉的第1截面中，所述第1栅极电极包围所述第1半导体层的外周面，
在与所述第1方向交叉的第2截面中，在所述第2栅极电极的所述第2方向的侧面，设置着与所述第1半导体层的外周面的一部分对向的凹部。
[事项2]
根据事项1所述的半导体存储装置，还具备：
第2半导体层，在所述第1方向延伸；以及
第2栅极绝缘膜，设置在所述第2半导体层与所述第1栅极电极之间，包含第2存储器部；
在所述第1截面中，所述第1栅极电极包围所述第2半导体层的外周面，
在所述第2截面中，所述第2栅极电极包围所述第2半导体层的外周面。
[事项3]
根据事项1所述的半导体存储装置，还具备：
第3半导体层，在所述第1方向延伸；
第3栅极绝缘膜，设置在所述第3半导体层与所述第1栅极电极之间，包含第3存储器部；以及
第3栅极电极，所述第1方向的位置与所述多个第1栅极电极不同，与所述第3半导体层对向；
在所述第1截面中，所述第1栅极电极包围所述第3半导体层的外周面，
在所述第2截面中，在所述第3栅极电极的所述第2栅极电极侧的侧面，设置着与所述第3半导体层的外周面的一部分对向的凹部。
[事项4]
根据事项1所述的半导体存储装置，其中
还具备第4栅极绝缘膜，该第4栅极绝缘膜设置在所述第1半导体层与所述第2栅极电极之间，
所述第1栅极绝缘膜及所述第4栅极绝缘膜具备第1绝缘膜、电荷储存膜、及第2绝缘膜。
[事项5]
根据事项4所述的半导体存储装置，其中
所述第1栅极绝缘膜还具备设置在所述第2绝缘膜与所述第1栅极电极之间的金属氧化膜，
所述第4栅极绝缘膜不具备金属氧化膜。
[事项6]
一种半导体存储装置，具备：
基板；
第1半导体层，在与所述基板的表面交叉的第1方向延伸；
多个第1栅极电极，排列在所述第1方向，与所述第1半导体层对向；
第1栅极绝缘膜，设置在所述第1半导体层与所述第1栅极电极之间，包含第1存储器部；
第2栅极电极，所述第1方向的位置与所述多个第1栅极电极不同，与所述第1半导体层对向；以及
电极，所述第1方向的位置与所述多个第1栅极电极不同，连接于所述第1半导体层的所述第1方向的一端；
在将与所述第1方向交叉的方向设为第2方向的情况下，在沿着所述第1方向及所述第2方向的截面中，
所述第1栅极电极从所述第2方向的一侧及另一侧与所述第1半导体层对向，
所述第2栅极电极在所述第2方向的端面中从所述第2方向的一侧与所述第1半导体层对向。
[事项7]
根据事项6所述的半导体存储装置，还具备：
第2半导体层，在所述第1方向延伸；以及
第2栅极绝缘膜，设置在所述第2半导体层与所述第1栅极电极之间，包含第2存储器部；
在所述截面中，
所述第1栅极电极从所述第2方向的一侧及另一侧与所述第2半导体层对向，
所述第2栅极电极从所述第2方向的一侧及另一侧与所述第2半导体层对向。
[事项8]
根据事项6所述的半导体存储装置，还具备：
第3半导体层，在所述第1方向延伸；
第3栅极绝缘膜，设置在所述第3半导体层与所述第1栅极电极之间，包含第3存储器部；以及
第3栅极电极，所述第1方向的位置与所述多个第1栅极电极不同，与所述第3半导体层对向；
在所述截面中，
所述第1栅极电极从所述第2方向的一侧及另一侧与所述第3半导体层对向，
所述第3栅极电极在所述第2方向的端面中从所述第2方向的另一侧与所述第1半导体层对向。
[事项9]
根据事项6所述的半导体存储装置，其中
所述第1栅极绝缘膜及所述第2栅极绝缘膜具备第1绝缘膜、电荷储存膜、及第2绝缘膜。
[事项10]
根据事项9所述的半导体存储装置，其中
所述第1栅极绝缘膜还具备设置在所述第2绝缘膜与所述第1栅极电极之间的金属氧化膜，
所述第2栅极绝缘膜不具备金属氧化膜。
[事项11]
一种半导体存储装置，具备：
基板；
半导体层，在与所述基板的表面交叉的第1方向延伸；
多个第1栅极电极，排列在所述第1方向，与所述半导体层对向；
栅极绝缘膜，设置在所述半导体层与所述第1栅极电极之间，包含存储器部；以及
第2栅极电极，所述第1方向的位置与所述多个第1栅极电极不同，与所述半导体层对向；
所述第2栅极电极具备与所述半导体层对向的第1部分及连接于接点的第2部分，
所述第2栅极电极的所述第2部分的所述第1方向的厚度小于所述第1部分的所述第1方向的厚度。
[事项12]
一种半导体存储装置，具备：
基板；
多个存储器结构，在与所述基板的表面交叉的第1方向延伸，排列在与所述第1方向交叉的第2方向、及与在所述第1方向及所述第2方向延伸的平面交叉的第3方向；以及
多个导电层，在所述第2方向延伸，排列在所述第3方向，在与所述第1方向交叉的截面中，覆盖所述多个存储器结构的外周面；
所述多个存储器结构包含所述第3方向的位置不同的第1～第3存储器结构，所述第1存储器结构及所述第3存储器结构包含在所述截面中最接近所述第2存储器结构的多个存储器结构，
所述多个导电层包含：第1导电层，在所述截面中覆盖所述第1存储器结构及所述第2存储器结构的所述外周面；以及第2导电层，在所述截面中覆盖所述第3存储器结构的所述外周面。
[事项13]
根据事项12所述的半导体存储装置，其中所述第1～第3存储器结构在所述截面中，沿着特定的直线大致等间隔地并排。
[事项14]
根据事项12所述的半导体存储装置，其中
如果将从最接近所述第2存储器结构的存储器结构到所述第2存储器结构为止的距离设为第1距离，那么
从所述第2存储器结构到所述第1存储器结构为止的距离与所述第1距离一致或大致一致，
从所述第2存储器结构到所述第3存储器结构为止的距离与所述第1距离一致或大致一致。
[事项15]
根据事项12所述的半导体存储装置，其中
还具备绝缘层，该绝缘层设置在所述第1导电层与所述第2导电层之间，在所述第2方向延伸，
所述绝缘层与所述第2存储器结构及所述第3存储器结构的外周面的一部分相接。
[其他]
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或它的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。
[符号的说明]
110 半导体层
120 导电层
130 栅极绝缘膜
140 导电层
150 栅极绝缘膜
160 配线
170 配线
180 存储器结构
S 基板
MA 存储单元阵列

Claims (20)

1.一种半导体存储装置，具备：
第1导电层，在第1方向延伸；
第1绝缘层，在所述第1方向延伸，在与所述第1方向交叉的第2方向上与所述第1导电层并排；
第1半导体层，与所述第1导电层对向，在与所述第1方向及所述第2方向交叉的第3方向延伸；
第2半导体层，与所述第1导电层对向，在所述第3方向延伸，所述第2方向上的位置与所述第1半导体层不同；
第1接触电极，连接于所述第1半导体层；以及
第2接触电极，连接于所述第2半导体层；
于在所述第1方向及所述第2方向延伸的第1截面中，
所述第1半导体层的外周面由所述第1导电层遍及全周地包围，
所述第2半导体层的外周面由所述第1导电层及所述第1绝缘层包围。
2.根据权利要求1所述的半导体存储装置，具备：
第2导电层，在所述第1方向延伸，在所述第2方向上与所述第1绝缘层并排；
第3半导体层，与所述第2导电层对向，在所述第3方向延伸，所述第2方向上的位置与所述第1半导体层及所述第2半导体层不同；以及
第3接触电极，连接于所述第3半导体层；
在所述第1截面中，
所述第2半导体层的外周面由所述第1导电层及所述第2导电层中的仅所述第1导电层以及所述第1绝缘层包围，
所述第3半导体层的外周面由所述第1导电层及所述第2导电层中的仅所述第2导电层以及所述第1绝缘层包围。
3.根据权利要求2所述的半导体存储装置，其中
在所述第1截面中，所述第1半导体层、所述第2半导体层及所述第3半导体层在与所述第1方向交叉的第4方向并排。
4.根据权利要求2所述的半导体存储装置，具备：
第1栅极绝缘膜，设置在所述第1导电层及所述第1半导体层之间，与所述第1导电层及所述第1半导体层的外周面相接；
第2栅极绝缘膜，设置在所述第1导电层及所述第2半导体层之间、以及所述第1绝缘层及所述第2半导体层之间，与所述第1绝缘层及所述第2半导体层的外周面相接；以及
第3栅极绝缘膜，设置在所述第2导电层及所述第3半导体层之间、以及所述第1绝缘层及所述第3半导体层之间，与所述第1绝缘层及所述第3半导体层的外周面相接。
5.根据权利要求2所述的半导体存储装置，其中
具备第3导电层，该第3导电层的所述第3方向的位置与所述第1导电层及所述第2导电层不同，与所述第1半导体层、所述第2半导体层及所述第3半导体层的外周面对向，
于在所述第1方向及所述第2方向延伸的第2截面中，所述第1半导体层、所述第2半导体层及所述第3半导体层的外周面由所述第3导电层遍及全周地包围。
6.根据权利要求1所述的半导体存储装置，其中
所述第1导电层具备与所述第1半导体层及所述第2半导体层对向的第1部分以及连接于接触电极的第2部分，
所述第2部分的所述第3方向的厚度小于所述第1部分的所述第3方向的厚度。
7.根据权利要求1所述的半导体存储装置，具备：
第1存储单元、与连接于该第1存储单元及所述第1接触电极的第1选择晶体管；以及
第2存储单元、与连接于该第2存储单元及所述第2接触电极的第2选择晶体管；
所述第1选择晶体管包含所述第1半导体层的一部分及所述第1导电层的一部分，
所述第2选择晶体管包含所述第2半导体层的一部分及所述第1导电层的一部分。
8.一种半导体存储装置，具备：
第1导电层，在第1方向延伸；
第2导电层，与所述第1方向交叉的第2方向的位置与所述第1导电层不同；
第1绝缘层，在所述第1方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上与所述第2导电层并排；
第1半导体层，与所述第1导电层、所述第2导电层及所述第1绝缘层对向，在所述第2方向延伸；以及
第1接触电极，连接于所述第1半导体层；
于在所述第1方向及所述第3方向延伸的第1截面中，所述第1半导体层的外周面由所述第1导电层遍及全周地包围，
于在所述第1方向及所述第3方向延伸的第2截面中，所述第1半导体层的外周面由所述第2导电层及所述第1绝缘层包围。
9.根据权利要求8所述的半导体存储装置，具备：
第3导电层，在所述第1方向延伸，在所述第3方向上与所述第1绝缘层并排；
第2半导体层，与所述第1导电层、所述第3导电层及所述第1绝缘层对向，在所述第2方向延伸；以及
第2接触电极，连接于所述第2半导体层；
在所述第1截面中，所述第2半导体层的外周面由所述第1导电层遍及全周地包围，
在所述第2截面中，所述第2半导体层的外周面由所述第3导电层及所述第1绝缘层包围。
10.根据权利要求8所述的半导体存储装置，具备：
第1存储单元；以及
第1选择晶体管，连接于该第1存储单元及所述第1接触电极；
所述第1存储单元包含所述第1半导体层的一部分及所述第1导电层的一部分，所述第1选择晶体管包含所述第1半导体层的一部分及所述第2导电层的一部分。
11.一种半导体存储装置，具备：
第1导电层，在第1方向延伸；
第2导电层，在所述第1方向延伸，在与所述第1方向交叉的第2方向上与所述第1导电层并排；
第1绝缘层，在所述第1方向延伸，设置在所述第1导电层及所述第2导电层之间；
第1半导体层，与所述第1导电层及所述第1绝缘层对向，在与所述第1方向及所述第2方向交叉的第3方向延伸；
第2半导体层，与所述第2导电层及所述第1绝缘层对向，在所述第3方向延伸，所述第2方向上的位置与所述第1半导体层不同；以及
第1栅极绝缘膜，设置在所述第1导电层及所述第1半导体层之间、以及所述第1绝缘层及所述第1半导体层之间，与所述第1绝缘层及所述第1半导体层的外周面相接。
12.根据权利要求11所述的半导体存储装置，其中
具备第2栅极绝缘膜，该第2栅极绝缘膜设置在所述第2导电层及所述第2半导体层之间、以及所述第1绝缘层及所述第2半导体层之间，与所述第1绝缘层及所述第2半导体层的外周面相接。
13.根据权利要求11所述的半导体存储装置，具备：
第1存储单元、与连接于该第1存储单元的第1选择晶体管；以及
第2存储单元、与连接于该第2存储单元的第2选择晶体管；
所述第1选择晶体管包含所述第1半导体层的一部分及所述第1导电层的一部分，
所述第2选择晶体管包含所述第2半导体层的一部分及所述第2导电层的一部分。
14.一种半导体存储装置，具备：
第1导电层，在第1方向延伸；
第2导电层，在所述第1方向延伸，在与所述第1方向交叉的第2方向上与所述第1导电层并排；
第1绝缘层，在所述第1方向延伸，设置在所述第1导电层及所述第2导电层之间；
第1半导体层，与所述第1导电层及所述第1绝缘层对向，在与所述第1方向及所述第2方向交叉的第3方向延伸；以及
第2半导体层，与所述第2导电层及所述第1绝缘层对向，在所述第3方向延伸；
于在所述第1方向及所述第2方向延伸的第1截面中，
所述第1半导体层及所述第2半导体层在与所述第1方向交叉的第4方向并排，所述第1绝缘层包含设置在所述第1半导体层及所述第2半导体层之间的第1部分、及所述第4方向的长度比所述第1部分更大的第2部分。
15.根据权利要求14所述的半导体存储装置，其中
具备第3半导体层，该第3半导体层与所述第1导电层对向，在所述第3方向延伸；
在所述第1截面中，所述第3半导体层的外周面由所述第1导电层遍及全周地包围。
16.根据权利要求14所述的半导体存储装置，具备：
第1栅极绝缘膜，设置在所述第1导电层及所述第1半导体层之间、以及所述第1绝缘层及所述第1半导体层之间；以及
第2栅极绝缘膜，设置在所述第2导电层及所述第2半导体层之间、以及所述第1绝缘层及所述第2半导体层之间。
17.根据权利要求14所述的半导体存储装置，具备：
第4半导体层，与所述第1导电层及所述第1绝缘层对向，在所述第3方向延伸，在所述第1方向上与所述第1半导体层相邻；以及
第5半导体层，与所述第2导电层及所述第1绝缘层对向，在所述第3方向延伸，在所述第1方向上与所述第2半导体层相邻；
在所述第1截面中，
所述第1绝缘层设置在所述第4半导体层及所述第5半导体层之间，包含所述第4方向的长度比所述第2部分更小的第3部分，
所述第1绝缘层的所述第2部分设置在所述第1绝缘层的所述第1部分及所述第1绝缘层的所述第3部分之间。
18.根据权利要求14所述的半导体存储装置，其中
在所述第1截面中，所述第1绝缘层具备：
多个所述第2部分，排列在所述第1方向；以及
多个所述第1部分，分别配置在所述多个第2部分之间，所述第4方向上的长度小于所述第2部分。
19.根据权利要求14所述的半导体存储装置，具备：
第1存储单元、与连接于该第1存储单元的第1选择晶体管；以及
第2存储单元、与连接于该第2存储单元的第2选择晶体管；
所述第1选择晶体管包含所述第1半导体层的一部分及所述第1导电层的一部分，
所述第2选择晶体管包含所述第2半导体层的一部分及所述第2导电层的一部分。
20.根据权利要求14所述的半导体存储装置，其中
所述第2方向与所述第4方向为不同的方向。
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