KR102624201B1 - 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치 - Google Patents

저항 변화 메모리층을 구비하는 비휘발성 메모리 장치 Download PDF

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Abstract

일 실시예에 따르는 비휘발성 메모리 장치는 기판, 상기 기판 상에 배치되는 게이트 전극 구조물, 상기 기판 상에서 상기 게이트 전극 구조물의 일 측벽면의 적어도 일부분을 커버하는 게이트 유전층, 상기 게이트 유전층 상에서 순차적으로 배치되는 채널층 및 저항 변화 구조물, 및 상기 저항 변화 구조물의 내부에 배치되는 복수의 비트 라인 구조물을 포함한다.

Description

저항 변화 메모리층을 구비하는 비휘발성 메모리 장치{non volatile memory device having resistance change memory layer}
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치에 관한 것으로서, 보다 상세하게는 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 신호 저장 동작의 신뢰성을 모두 담보할 수 있는 비휘발성 메모리 장치 구조에 대한 연구가 지속되고 있다. 현재는, 전하 저장 구조물로서, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 플래시 메모리와 같은 비휘발성 메모리 장치가 널리 적용되고 있다.
최근에는 상기 플래시 메모리와는 다른 구조를 가지는 다양한 비휘발성 메모리 장치가 제안되고 있다. 상기 비휘발성 메모리 장치의 일 예로서, 저항 변화 메모리 소자가 있다. 상기 플래시 메모리는 전하 저장을 통한 메모리 기능을 구현하는데 반해, 상기 저항 변화 메모리 소자는 메모리 셀 내 메모리층의 저항을, 고저항과 저저항 사이에서 가변적으로 변화시키고, 상기 변화된 저항을 비휘발적으로 저장함으로써, 소정의 신호 정보를 상기 메모리 셀에 기록할 수 있다.
본 개시의 일 실시 예는, 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 실시 예는 램덤 억세스 가능한 저항 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치는 기판, 상기 기판 상에 배치되는 게이트 전극 구조물, 상기 기판 상에서 상기 게이트 전극 구조물의 일 측벽면의 적어도 일부분을 커버하는 게이트 유전층, 상기 게이트 유전층 상에서 순차적으로 배치되는 채널층 및 저항 변화 구조물, 및 상기 저항 변화 구조물의 내부에 배치되는 복수의 비트 라인 구조물을 포함한다.
본 개시의 실시 예에 따르는 비휘발성 메모리 장치는 기판, 상기 기판 상에 서로 이격하여 배치되는 한 쌍의 게이트 전극 구조물, 상기 한 쌍의 게이트 전극 구조물의 일 측벽면 상에서 순차적으로 배치되는 게이트 유전층 및 채널층, 상기 기판 상에서 상기 한 쌍의 게이트 적층체 사이를 채우도록 배치되며, 한 쌍의 상기 채널층과 각각 접하도록 배치되는 저항 변화 구조물, 및 상기 저항 변화 구조물의 내부에 복수의 비트 라인 구조물을 포함한다.
상술한 본 개시의 실시 예에 따르면, 게이트 전극 구조물, 게이트 유전층, 채널층, 저항 변화 구조물, 및 비트 라인 구조물을 기판 상에 3차원적으로 배치하여, 랜덤 억세스 가능한 메모리 셀을 구비하는 비휘발성 메모리 장치를 효과적으로 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다.
도 3은 도 1의 비휘발성 메모리 장치를 A-A'로 절취한 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 개략적인 회로도이다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 구동 방법을 개략적으로 설명하는 도면이다.
도 6은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 7은 도 6의 비휘발성 메모리 장치의 일 평면도이다.
도 8은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 9는 도 8의 비휘발성 메모리 장치의 일 평면도이다.
도 10는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 11은 도 10의 비휘발성 메모리 장치의 일 평면도이다.
도 12는 도 10의 비휘발성 메모리 장치를 B-B'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, x-방향이라 함은, x-y-z 좌표계에서, x-축과 평행한 방향을 의미한다. 마찬가지료, y-방향이라 함은, x-y-z 좌표계에서, y-축과 평행한 방향을 의미하며, z-방향이라 함은, x-y-z 좌표계에서, z-축과 평행한 방향을 의미한다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다. 도 3은 도 1의 비휘발성 메모리 장치를 A-A'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 비휘발성 메모리 장치(1)는 기판(101), 제1 내지 제3 게이트 전극 구조물(12. 14, 16), 제1 내지 제3 게이트 전극 구조물(12, 14, 16)의 일 측벽면에 인접하여 배치되는 제1 내지 제4 게이트 유전층(310, 320, 330, 340), 제1 내지 제4 게이트 유전층(310, 320, 330, 340) 상에 배치되는 제1 내지 제4 채널층(410, 420, 430, 440), 제1 내지 제4 채널층(410, 420, 430, 440)과 접하도록 배치되는 제1 및 제2 저항 변화 구조물(22, 24), 및 제1 및 제2 저항 변화 구조물(22, 24) 내부에 배치되는 제1 내지 제8 비트 라인 구조물(32a, 32b, 32c, 32d, 34a, 34b, 34c, 34d)를 포함한다.
기판(101)은 반도체를 포함할 수 있다. 구체적으로, 상기 반도체는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 기판(101)은 n형 또는 p형의 도펀트로 도핑될 수 있다. 일 예로서, 기판(101)은 도핑된 n형 또는 p형 도펀트를 도핑된 웰 영역을 포함할 수 있다.
기판(101) 상에는 베이스 절연층(110)이 배치될 수 있다. 베이스 절연층(110)은 제1 내지 제3 게이트 전극 구조물(12. 14, 16), 제1 내지 제4 게이트 유전층(310, 320, 330, 340), 제1 내지 제4 채널층(410, 420, 430, 440), 제1 및 제2 저항 변화 구조물(22, 24), 및 제1 내지 제8 비트 라인 구조물(32a, 32b, 32c, 32d, 34a, 34b, 34c, 34d)을 기판(101)과 각각 전기적으로 절연할 수 있다.
도 1에 도시되지는 않았지만, 기판(101)과 베이스 절연층(110) 사이에는 적어도 한 층 이상의 전도층 및 절연층이 배치될 수 있다. 상기 전도층 및 절연층은 다양한 회로 패턴을 형성할 수 있다. 즉, 상기 전도층 및 절연층은 복층의 배선을 형성하거나, 캐패시터, 저항과 같은 수동 소자, 또는 다이오드, 트랜지스터와 같은 능동 소자를 구성할 수 있다.
도 1을 다시 참조하면, 베이스 절연층(110) 상에 제1 게이트 전극 구조물(12)이 배치될 수 있다. 제1 게이트 전극 구조물(12)은 베이스 절연층(110) 상에서, 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d), 및 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)을 포함할 수 있다. 이때, 제1 게이트 전극 구조물(12)은 제1 방향(즉, z-방향)에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다. 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)에 의해 제1 방향(즉, z-방향)에 대해 서로 전기적으로 절연될 수 있다. 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 제2 방향(즉, y-방향)으로 연장되는 전도 라인일 수 있다. 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 각각 소정의 전위를 가지도록 독립적으로 제어될 수 있다.
일 실시 예에 있어서, 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 각각 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체층, 금속, 전도성 금속 실리사이드, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)은 각각 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다.
도 1 및 도 3을 참조하면, 베이스 절연층(110) 상에서 제1 게이트 전극 구조물(12)의 일 측벽면(12S)을 커버하는 제1 게이트 유전층(310)이 배치될 수 있다. 도시되는 바와 같이, 제1 게이트 전극 구조물(12)의 일 측벽면(12S)은 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면일 수 있다. 제1 게이트 유전층(310)은 상기 제1 및 상기 제2 방향에 수직인 제3 방향(즉, x-방향)으로, 소정의 두께를 가질 수 있다. 제1 게이트 유전층(310)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 지르큐늄 산화물 등을 포함할 수 있다.
제1 게이트 유전층(310) 상에 제1 채널층(410)이 배치될 수 있다. 일 예로서, 제1 채널층(410)은 상기 제1 및 상기 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 또한, 제1 채널층(410)은 상기 제3 방향(즉, x-방향)으로 소정의 두께를 가질 수 있다.
한편, 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)에 소정의 게이트 전압이 인가될 때, 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)이 제3 방향(즉, x-방향)으로 커버하는 채널층(410)의 일 영역의 전하 밀도가 변화할 수 있다. 일 예로서, 소정의 문턱 전압 이상의 게이트 전압이 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)에 인가될 때, 채널층(410)의 상기 일 영역의 전하 밀도가 충분히 커지고 이에 따라 채널층(410) 내에 전도성 채널이 형성될 수 있다. 상기 전도성 채널은 제3 방향(즉, x-방향)으로 소정의 폭을 가지고 및 제2 방향(즉, y-방향)으로 소정의 길이를 가질 수 있다. 상기 전도성 채널이 형성됨으로써, 채널층(410)의 상기 일 영역은 부도체에서 전도체로 변환될 수 있다. 상기 전도성 채널은 제2 방향(즉, y-방향)을 따라 연장되도록 형성될 수 있다. 도시되지는 않았지만, 제1 채널층(410)의 일 단부에 제1 채널층(410)과 전기적으로 연결되는 소소 라인이 배치될 수 있다. 상기 소스 라인은 제1 채널층(410)에 소정의 소스 전압을 제공할 수 있다. 상기 전도성 채널이 형성된 후에, 상기 전도성 채널은 상기 소스 라인에서 제공하는 상기 소스 전압에 의해 소정의 채널 전위를 유지할 수 있다.
제1 채널층(410)은 일 예로서, 도핑된 반도체, 금속 산화물, 전이금속- 디칼코게나이드(transition metal di-chalcogenide, TDMC)을 포함할 수 있다. 상기 반도체는 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 금속 산화물은 인듐-갈륨-아연 산화물을 포함할 수 있다. 일 실시 예에서, 제1 채널층(410)은 n형 도펀트로 도핑될 실리콘을 포함할 수 있다. 다르게는, 제1 채널층(410)은 c-축 정렬된 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함할 수 있다. 상기 전이금속-디칼코게나이드는 일 예로서, 몰리브덴-디설파이드(MoS2), 몰리브덴디셀레나이드(MoSe2,) 몰리브덴디텔루라이드(MoTe2), 텅스텐디설파이드(WS2), 텅스텐디셀루라이드(WSe2) 등을 포함할 수 있다.
도 1 내지 도 3을 다시 참조하면, 베이스 절연층(110) 상에서 제1 저항 변화 구조물(22)이 제1 채널층(410)과 접하도록 배치될 수 있다. 제1 저항 변화 구조물(22)은 제1 방향(즉, z-방향)을 따라 소정의 높이를 구비하고, 제2 방향(즉, y-방향)을 따라 소정의 길이를 구비하며, 제3 방향(즉, x-방향)을 따라 소정의 폭을 가질 수 있다. 제1 저항 변화 구조물(22)은 제2 방향(즉, y-방향)으로 연장됨으로써 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)을 커버할 수 있다. 일 실시 예에 있어서, 제1 저항 변화 구조물(22)은 제1 채널층(410)의 일 측벽면과 접하는 제1 측벽면(22S1)을 구비할 수 있다. 제1 저항 변화 구조물(22)의 제2 측벽면(22S1)은 제2 채널층(420)과 접할 수 있다.
제1 저항 변화 구조물(22)은 산소 공공을 구비하는 산화물을 포함할 수 있다. 상기 산화물은 일 예로서, 실리콘 산화물, 알루미늄 산화물, 탄탈륨산화물, 티타늄 산화물, 하프늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 저항 변화 구조물(22)의 내부에 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)이 배치될 수 있다. 즉, 제1 저항 변화 구조물(22)은 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)을 둘러싸도록 배치될 수 있다.
제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)은 베이스 절연층(110) 상에서, 제1 방향(즉, z-방향)으로 연장될 수 있다. 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)은 필라 형태를 가질 수 있다. 도 2 및 도 3을 참조하면, 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)은 제1 저항 변화 구조물(22)의 제1 측벽면(22S1)과 제3 방향(즉, x-방향)으로 제1 간격(d1) 이격하여 배치되며, 제1 저항 변화 구조물(22)의 제2 측벽면(22S2)과 제3 방향(즉, x-방향)에 대해 제2 간격(d2)으로 이격하여 배치될 수 있다. 다시 말하면, 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)은 제1 채널층(410)으로부터 제3 방향(즉, x-방향)으로 제1 간격(d1)으로 이격하여 배치되며, 제2 채널층(420)으로부터 제3 방향(즉, x-방향)으로 제2 간격(d2)으로 이격하여 배치될 수 있다. 일 실시 예에서, 제1 간격(d2)과 제2 간격(d2)은 동일한 크기를 가질 수 있다
제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은, 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)에는 소정의 비트라인 전압이 인가될 수 있다. 상기 비트라인 전압은 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d) 각각에 대하여 독립적으로 제어될 수 있다. 상기 비트라인 전압이 인가된 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)은 소정의 비트 전위를 유지할 수 있다.
도 1 내지 도 3을 다시 참조하면, 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 중 어느 하나의 게이트 전극층 패턴에 소정의 게이트 전압이 인가되어, 상기 어느 하나의 게이트 전극층 패턴이 커버하는 제1 채널층(410)의 일 영역에 제1 전도성 채널이 형성될 수 있다. 상기 제1 전도성 채널은 제2 방향(즉, y-방향)을 따라 연장될 수 있다. 상기 제1 전도성 채널이 형성되면, 제1 채널층(410)과 전기적으로 연결되는 상기 소스 라인으로부터 상기 소스 전압이 상기 제1 전도성 채널에 인가됨으로써, 상기 제1 전도성 채널은 소정의 채널 전위를 가질 수 있다. 이때, 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d) 중 어느 하나의 비트 라인 구조물에 비트라인 전압이 인가되면, 상기 어느 하나의 비트 라인 구조물은 비트 전위를 유지할 수 있다.
이때, 상기 제1 전도성 채널과 상기 어느 하나의 비트라인 구조물이 중첩되는 곳에 위치하는 제1 저항 변화 구조물(22)의 일 영역은 비휘발성 메모리 장치(1)의 저항 메모리 셀로 기능할 수 있다. 상기 저항 메모리 셀에서는 상기 채널 전위와 상기 비트 전위의 차이에 의한 전압이 인가될 때, 쓰기 동작 또는 읽기 동작이 수행될 수 있다. 구체적으로, 상기 전압의 크기가 소정의 셋 전압 또는 리셋 전압의 크기보다 클 경우, 상기 저항 메모리 셀의 셋 동작 또는 리셋 동작이 수행될 수 있다. 상기 셋 동작은 상기 저항 메모리 셀의 전기적 저항을 상대적으로 고저항 상태에서 상대적으로 저저항 상태로 변환하는 동작을 의미할 수 있다. 상기 변환된 저저항 상태의 저항은 상기 셋 전압이 제거된 후에도 상기 저항 메모리 셀에 비휘발적으로 저장될 수 있다. 상기 리셋 동작은 상기 저항 메모리 셀의 전기적 저항을 상대적 저저항 상태에서 상대적 고저항 상태로 변환하는 동작을 의미할 수 있다. 상기 변환된 고저항 상태의 저항은 상기 리셋 전압이 제거된 후에도 상기 저항 메모리 셀에 비휘발적으로 저장될 수 있다. 상기 전압의 크기가 소정의 읽기 전압에 해당될 경우, 상기 저항 메모리 셀에 대한 읽기 동작이 수행될 수 있다. 상기 읽기 동작은 상기 전도성 채널과 상기 어느 하나의 비트라인 구조물 사이의 전류를 측정하여, 상기 저항 메모리 셀에 저장된 저항을 판독하는 동작을 의미할 수 있다.
도 1 내지 도 3을 다시 참조하면, 제1 저항 변화 구조물(22)의 제2 측벽면(22S1) 상에 제2 채널층(420)이 배치될 수 있다. 도 2 및 도 3에 도시되는 바와 같이, 제2 채널층(420)은 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)과 제3 방향(즉, x-방향)으로, 제2 간격(d2)만큼 이격하여 배치될 수 있다. 제2 채널층(420)의 구성은 제1 채널층(410)의 구성과 실질적으로 동일할 수 있다.
제2 채널층(420) 상에는 제2 게이트 유전층(320)이 배치될 수 있다. 제2 게이트 유전층(320)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 또한, 제2 게이트 유전층(320)은 제3 방향(즉, x-방향)으로 소정의 두께를 가질 수 있다. 제2 게이트 유전층(320)의 구성은 제1 게이트 유전층(310)의 구성과 실질적으로 동일할 수 있다.
베이스 절연층(110) 상에서, 제2 게이트 유전층(320)과 접하도록 제2 게이트 전극 구조물(14)이 배치될 수 있다. 제2 게이트 전극 구조물(14)은 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 및 제1 내지 제5 게이트 절연층 패턴(134a, 134b, 134c, 134d, 134e)을 포함할 수 있다. 제2 게이트 전극 구조물(14)은 제2 방향(즉, y-방향)으로 연장될 수 있다. 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 및 제1 내지 제5 게이트 절연층 패턴(134a, 134b, 134c, 134d, 134e)의 구성은 제1 게이트 전극 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 및 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)의 구성과 실질적으로 동일하다.
도 1 내지 도 3을 다시 참조하면, 제2 게이트 유전층(320)이 형성된 제2 게이트 전극 구조물(14)의 측벽면과 반대쪽에 위치하는 측벽면에 제3 게이트 유전층(330)이 배치될 수 있다. 일 실시 예에서, 제3 게이트 유전층(330)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치되고, 제3 방향(즉, x-방향)으로 소정의 두께를 가질 수 있다. 제3 게이트 유전층(330)은 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 및 제1 내지 제5 게이트 절연층 패턴(134a, 134b, 134c, 134d, 134e)을 커버하도록 배치될 수 있다. 제3 게이트 유전층(330)의 구성은 제2 게이트 유전층(320)의 구성과 실질적으로 동일할 수 있다.
제3 게이트 유전층(330) 상에 제3 채널층(430)이 배치될 수 있다. 일 실시 예에서, 제3 채널층(430)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치되고, 제3 방향(즉, x-방향)으로 소정의 두께를 가질 수 있다. 제3 채널층(430)의 구성은 제2 채널층(420)의 구성과 실질적으로 동일할 수 있다.
도 1 내지 도 3을 다시 참조하면, 베이스 절연층(110) 상에서, 제2 저항 변화 구조물(24)이 제3 채널층(430)과 접하도록 배치될 수 있다. 제2 저항 변화 구조물(24)은 제1 방향(즉, z-방향)을 따라 소정의 높이를 구비하고, 제2 방향(즉, y-방향)을 따라 소정의 길이를 구비하며, 제3 방향(즉, x-방향)을 따라 소정의 폭을 가질 수 있다. 일 실시 예에 있어서, 제2 저항 변화 구조물(24)은 제3 채널층(430)의 일 측벽면과 접하는 제1 측벽면(24S1)을 구비할 수 있다. 제2 저항 변화 구조물(24)의 제2 측벽면(24S2)은 제4 채널층(440)과 접할 수 있다. 제2 저항 변화 구조물(24)의 구성은 제1 저항 변화 구조물(22)의 구성과 실질적으로 동일할 수 있다.
제2 저항 변화 구조물(24)의 내부에 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d)이 배치될 수 있다. 즉, 제2 저항 변화 구조물(24)은 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d)을 둘러싸도록 배치될 수 있다.
제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d)는 제3 방향(즉, x-방향)으로, 제3 채널층(430)과 제3 간격(d3)으로 이격하여 배치되고, 제4 채널층(440)과 제4 간격(d4)으로 이격하여 배치될 수 있다. 일 실시 예에서, 제3 간격(d3)과 제4 간격(d4)은 동일한 크기를 가질 수 있다. 한편, 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d)의 구성은 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)의 구성과 실질적으로 동일하다.
도 1 내지 도 3을 다시 참조하면, 저항 메모리 셀의 동작과 관련하여, 제2 게이트 전극 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 중 어느 하나의 게이트 전극층 패턴에 소정의 게이트 전압이 인가될 수 있다. 이 때, 상기 어느 하나의 게이트 전극층 패턴이 제3 방향(즉, z-방향)으로 커버하는 제2 및 제3 채널층(420, 430)의 일 영역에 제2 및 제3 전도성 채널이 각각 형성될 수 있다. 상기 제2 및 제3 전도성 채널은 제2 방향(즉, y-방향)을 따라 각각 연장될 수 있다. 상기 제2 및 제3 전도성 채널이 형성되면, 제2 및 제3 채널층(420, 430)과 각각 전기적으로 연결되는 소스 라인들로부터 소정의 소스 전압이 상기 제2 및 제3 전도성 채널에 인가됨으로써, 상기 제2 및 제3 전도성 채널은 소정의 채널 전위를 각각 가질 수 있다. 이때, 제1 내지 제8 비트 라인 구조물(32a, 32b, 32c, 32d, 34a, 34b, 34c, 34d) 중 적어도 하나의 비트 라인 구조물에 비트라인 전압이 인가되면, 상기 적어도 하나의 비트 라인 구조물과 상기 제2 및 제3 전도성 채널 사이의 저항 메모리 셀 영역에 상술한 바와 같은 쓰기 동작 또는 읽기 동작이 발생할 수 있다. 상기 저항 메모리 셀 영역은 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)과 상기 제2 전도성 채널이 제3 방향(즉, x-방향)으로 중첩되는 제1 저항 변화 구조물(22)의 영역일 수 있다. 또한, 상기 저항 메모리 셀 영역은 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d)과 상기 제3 전도성 채널이 제3 방향(즉, x-방향)으로 중첩되는 곳에 위치하는 제2 저항 변화 구조물(24)의 영역일 수 있다.
도 1 내지 도 3을 다시 참조하면, 제4 채널층(440) 상에 제4 게이트 유전층(340)이 배치될 수 있다. 제4 게이트 유전층(340)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치되고, 제3 방향(즉, x-방향)으로 소정의 두께를 가질 수 있다. 제4 게이트 유전층(340)의 구성은 제3 게이트 유전층(330)의 구성과 실질적으로 동일할 수 있다.
베이스 절연층(110) 상에서 제4 게이트 유전층(340)과 접하도록 제3 게이트 전극 구조물(16)이 배치될 수 있다. 제3 게이트 전극 구조물(16)은 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(126a, 126b, 126c, 126d) 및 제1 내지 제5 게이트 절연층 패턴(136a, 136b, 136c, 136d, 136e)을 포함할 수 있다. 제3 게이트 전극 구조물(16)은 제2 방향(즉, y-방향)으로 연장될 수 있다. 제1 내지 제4 게이트 전극층 패턴(126a, 126b, 124c, 126d) 및 제1 내지 제5 게이트 절연층 패턴(136a, 136b, 136c, 136d, 136e)의 구성은 제1 게이트 전극 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 및 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)의 구성과 실질적으로 동일하다.
도 1 내지 도 3을 다시 참조하면, 저항 메모리 셀의 동작과 관련하여 제3 게이트 전극 구조물(16)의 제1 내지 제4 게이트 전극층 패턴(126a, 126b, 126c, 126d) 중 어느 하나의 게이트 전극층 패턴에 소정의 게이트 전압이 인가될 수 있다. 이 때, 상기 어느 하나의 게이트 전극층 패턴이 제3 방향(즉, x-방향)으로 커버하는 제4 채널층(440)의 일 영역에 제4 전도성 채널이 각각 형성될 수 있다. 상기 제4 전도성 채널은 제2 방향(즉, y-방향)을 따라 연장될 수 있다. 상기 제4 전도성 채널이 형성되면, 제4 채널층(440)과 전기적으로 연결되는 소스 라인으로부터 소정의 소스 전압이 상기 제4 전도성 채널에 인가됨으로써, 상기 제4 전도성 채널은 소정의 채널 전위를 각각 가질 수 있다. 이때, 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d) 중 적어도 하나의 비트 라인 구조물에 비트라인 전압이 인가되면, 상기 적어도 하나의 비트 라인 구조물과 상기 제4 전도성 채널 사이의 저항 메모리 셀 영역에 상술한 바와 같은 쓰기 동작 또는 읽기 동작이 발생할 수 있다. 상기 저항 메모리 셀 영역은 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d)과 상기 제4 전도성 채널이 제3 방향(즉, x-방향)으로 중첩되는 곳에 위치하는 제2 저항 변화 구조물(24)의 영역일 수 있다.
한편, 몇몇 다른 실시 예들에 있어서, 제1 내지 제3 게이트 전극 구조물(12, 14, 16)의 게이트 전극층 패턴의 개수는 각각 반드시 4개에 한정되지 않고 다른 다양한 개수가 가능하다. 또한, 게이트 절연층 패턴의 개수는 각각 반드시 5개에 한정되지 않고 다른 다양한 개수가 가능하다. 마찬가지로, 제1 및 제2 저항 변화 구조물(22, 24) 내부의 비트 라인 구조물의 개수는 각각 반드시 4개에 한정되지 않고 다른 다양한 개수가 가능하다.
한편, 몇몇 다른 실시 예들에 있어서, 베이스 절연층(110) 상에서, 한 쌍의 게이트 전극 구조물(12, 14) 사이에, 양 측벽면에 한 쌍의 게이트 유전층(310, 320) 및 한 쌍의 채널층(410, 420)을 구비하는 저항 변화 구조물(22)이 배치되는 구조를 비휘발성 메모리 장치의 단위 유닛으로 할 수 있다.
도 1 내지 도 3을 다시 참조하면, 상기 단위 유닛에서, 한 쌍의 게이트 전극 구조물(12, 14)은 베이스 절연층(110) 상에서 서로 이격하여 배치될 수 있다. 제1 게이트 유전층(310) 및 제1 채널층(410), 제2 게이트 유전층(320) 및 제2 채널층(420)은 한 쌍의 게이트 전극 구조물(12, 14)의 일 측벽면 상에 각각 순차적으로 배치될 수 있다. 저항 변화 구조물(22)이 베이스 절연층(110) 상에서 한 쌍의 게이트 전극 구조물(12, 14) 사이를 채우도록 배치되며, 제1 및 제2 채널층(410, 420)과 각각 접하도록 배치될 수 있다. 저항 변화 구조물(22) 내부에는 제1 방향(즉, z-방향)으로 연장되며, 제2 방향(즉, y-방향)을 따라 서로 이격하여 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d)가 배열될 수 있다. 상기 단위 유닛은 제3 방향(즉, x-방향)을 따라 반복하여 배치될 수 있다. 이로서, 복수의 단위 유닛을 포함하는 비휘발성 메모리 장치(1)를 구현할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 개략적인 회로도이다. 도 4의 회로도(2)는 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 일부분에 대응될 수 있다.
도 4를 참조하면, 제1 내지 제8 저항 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)이 개시된다. 제1 내지 제8 저항 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)은 각각 제1 내지 제8 선택 트랜지스터(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8)와 제1 내지 제8 저항 메모리층(CR1, CR2, CR3, CR4, CR5, CR6, CR7, CR8)을 포함할 수 있다. 제1 내지 제8 저항 메모리층(CR1, CR2, CR3, CR4, CR5, CR6, CR7, CR8)은 각각 제1 내지 제8 선택 트랜지스터(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8)의 드레인 단에 연결될 수 있다.
일 실시 예에서, 제1 내지 제4 선택 트랜지스터(TR1, TR2, TR3, TR4)는 서로 직렬 연결되어 하나의 스트링을 형성할 수 있다. 도 4에 도시되는 바와 같이, 제1 선택 트랜지스터(TR1)의 소스 단은 제1 글로벌 소스 라인(GSL1)에 전기적으로 연결될 수 있다. 제1 내지 제4 선택 트랜지스터(TR1, TR2, TR3, TR4)의 게이트들은 제1 글로벌 게이트 라인(GGL1)에 공통으로 연결될 수 있다. 즉, 제1 글로벌 게이트 라인(GGL1)에 소정의 문턱 전압 이상의 게이트 전압이 인가되면, 제1 내지 제4 선택 트랜지스터(TR1, TR2, TR3, TR4)는 동시에 턴온되어 전도성 채널들(CH1, CH2, CH3, CH4)이 형성될 수 있다. 전도성 채널들(CH1, CH2, CH3, CH4)은 제1 글로벌 소스 라인(GSL1)으로부터 제공되는 전압에 의해, 소정의 채널 전위를 유지할 수 있다.
한편, 제1 내지 제4 저항 메모리 셀(MC1, MC2, MC3, MC4)의 제1 내지 제4 저항 메모리층(CR1, CR2, CR3, CR4)의 일단은 제1 내지 제4 선택 트랜지스터(TR1, TR2, TR3, TR4)의 드레인 단과 각각 연결되며, 제1 내지 제4 저항 메모리층(CR1, CR2, CR3, CR4)의 타단은 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4)에 각각 연결될 수 있다. 이때, 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4) 중 어느 하나의 비트 라인이 선택되는 경우, 선택된 비트 라인에 비트 라인 전압이 인가될 수 있다. 이에 따라, 상기 선택된 비트 라인은 소정의 비트 전위를 유지할 수 있다.
일 실시 예에 있어서, 상기 게이트 전압에 의해 제1 내지 제4 선택 트랜지스터(TR1, TR2, TR3, TR4)가 동시에 턴온되고, 제1 비트 라인(BL1)에 상기 비트 라인 전압이 인가될 때, 제1 저항 메모리 셀(MC1)의 제1 저항 메모리층(CR1)의 양단에는 상기 채널 전위 및 상기 비트 전위의 차에 의한 동작 전압이 인가될 수 있다. 상기 동작 전압은 제1 저항 메모리층(CR1)에 대한 쓰기 동작 또는 읽기 동작을 수행하는 기록 전압 또는 읽기 전압일 수 있다. 마찬가지로, 상기 게이트 전압에 의해 제1 내지 제4 선택 트랜지스터(TR1, TR2, TR3, TR4)가 동시에 턴온되고, 제2 내지 제4 비트 라인(BL2, BL3, BL4) 중 어느 하나에 상기 비트 라인 전압이 인가될 때, 대응하는 제2 내지 제4 저항 메모리 셀(MC2, MC3, MC4) 중 어느 하나에 대한 상기 쓰기 동작 또는 상기 읽기 동작이 수행될 수 있다.
일 실시 예에 있어서, 제5 내지 제8 선택 트랜지스터(TR5, TR6, TR7, TR8)는 서로 직렬 연결되어 하나의 스트링을 형성할 수 있다. 도 4에 도시되는 바와 같이, 제5 선택 트랜지스터(TR5)의 소스 단은 제2 글로벌 소스 라인(GSL2)에 전기적으로 연결될 수 있다. 제5 내지 제8 선택 트랜지스터(TR5, TR6, TR7, TR8)의 게이트들은 제2 글로벌 게이트 라인(GGL2)에 공통으로 연결될 수 있다. 즉, 제2 글로벌 게이트 라인(GGL2)에 소정의 문턱 전압 이상의 게이트 전압이 인가되면, 제5 내지 제8 선택 트랜지스터(TR5, TR6, TR7, TR8)는 동시에 턴온되어 전도성 채널들(CH5, CH6, CH7, CH8)이 형성될 수 있다. 전도성 채널(CH5, CH6, CH7, CH8)들은 제2 글로벌 소스 라인(GSL2)으로부터 제공되는 전압에 의해, 소정의 채널 전위를 유지할 수 있다.
한편, 제5 내지 제8 저항 메모리 셀(MC5, MC6, MC7, MC8)의 제5 내지 제8 저항 메모리층(CR5, CR6, CR7, CR8)의 일단은 제5 내지 제8 선택 트랜지스터(TR5, TR6, TR7, TR8)의 드레인 단과 각각 연결되며, 제5 내지 제8 저항 메모리층(CR5, CR6, CR7, CR8)의 타단은 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4)에 각각 연결될 수 있다. 이때, 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4) 중 어느 하나가 선택되는 경우, 선택된 비트 라인에 비트 라인 전압이 인가될 수 있다. 상기 선택된 비트 라인은 소정의 비트 전위를 유지할 수 있다.
일 실시 예에 있어서, 상기 게이트 전압에 의해 제5 내지 제8 선택 트랜지스터(TR5, TR6, TR7, TR8)가 동시에 턴온되고, 제1 비트 라인(BL1)에 상기 비트 라인 전압이 인가될 때, 제5 저항 메모리 셀(MC5)의 제5 저항 메모리층(CR5)의 양단에는 상기 채널 전위 및 상기 비트 전위의 차에 의한 동작 전압이 인가될 수 있다. 상기 동작 전압은 제5 저항 메모리층(CR5)에 대한 쓰기 동작 또는 읽기 동작을 수행하는 기록 전압 또는 읽기 전압일 수 있다. 마찬가지로, 상기 게이트 전압에 의해 제5 내지 제8 선택 트랜지스터(TR5, TR6, TR7, TR8)가 동시에 턴온되고, 제2 내지 제4 비트 라인(BL2, BL3, BL4) 중 어느 하나에 상기 비트 라인 전압이 인가될 때, 대응하는 제6 내지 제8 저항 메모리 셀(MC6, MC7, MC8) 중 어느 하나에 대한 상기 쓰기 동작 또는 상기 읽기 동작이 각각 수행될 수 있다.
도 4를 다시 참조하면, 제1 및 제5 저항 메모리층(CR1, CR5)는 제1 비트 라인(BL1)을 공유할 수 있다. 마찬가지로, 제2 및 제6 저항 메모리층(CR2, CR6), 제3 및 제7 저항 메모리층(CR3, CR7), 제4 및 제8 저항 메모리층(CR4, CR8)은 각각 제2 비트 라인(BL2), 제3 비트 라인(BL3), 제4 비트 라인(BL4)을 공유할 수 있다.
한편, 제1 및 제2 글로벌 게이트 라인(GGL1, GGL2) 중 어느 하나의 선택 및 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4) 중 어느 하나의 선택에 의해 제1 내지 제8 저항 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 중 쓰기 동작 또는 읽기 동작이 수행될 어느 하나의 저항 메모리 셀이 결정될 수 있다. 즉, 비휘발성 메모리 장치(2)는 랜덤 억세스가 가능한 쓰기 동작 또는 읽기 동작을 수행할 수 있다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 구동 방법을 개략적으로 설명하는 도면이다. 도 5는 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1) 중 도 4의 회로도에 대응되는 일 부분이다. 도 5는 비휘발성 메모리 장치(1)의 일부분을 z-방향에 수직인 평면으로 투시한 도면이다. 설명의 편의상, 도 5에서는 도 4의 제1 내지 제8 저항 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)을 구현하는 구성으로서, 제1 게이트 전극 구조물(12)의 제4 게이트 전극층 패턴(122d), 제1 게이트 유전층(310), 제1 채널층(410), 제1 저항 변화 구조물(22), 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d), 제2 채널층(420), 제2 게이트 유전층(320) 및 제2 게이트 전극 구조물(14)의 제4 게이트 전극층 패턴(124d)을 개시하고 있다. 설명의 편의상 생략되고 있지만, 다른 저항 메모리 셀의 동작과 관련되는, 제2 게이트 전극 구조물(14)의 제4 게이트 전극층 패턴(124d), 제3 게이트 유전층(330), 제3 채널층(430), 제2 저항 변화 구조물(24), 제5 내지 제8 비트 라인 구조물(34a, 34b, 34c, 34d), 제4 채널층(440), 제4 게이트 유전층(340) 및 제3 게이트 전극 구조물(16)의 제4 게이트 전극층 패턴(126d)의 구성 및 기능도 실질적으로 동일하게 설명될 수 있다.
이하에서는, 일 예로서, 제1 메모리 셀(MC1) 및 제8 메모리 셀(MC8)의 구동 방법을 구체적으로 설명한다.
일 실시 예로서, 제1 메모리 셀(MC1)은, 제1 게이트 전극 구조물(12)의 제4 게이트 전극층 패턴(122d), 제1 게이트 유전층(310), 제1 채널층(410), 제1 저항 변화 구조물(22) 및 제1 비트 라인 구조물(32a)에 의해 구성될 수 있다.
제1 메모리 셀(MC1)의 구동에 있어서, 먼저, 제1 게이트 전극 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 중 제4 게이트 전극층 패턴(122d)이 선택될 수 있다. 제4 게이트 전극층 패턴(122d)은 도 4의 제1 글로벌 게이트 전극 라인(GGL1)에 대응될 수 있다. 제4 게이트 전극층 패턴(122d)에 소정의 문턱 전압 이상의 게이트 전압이 인가될 때, 제4 게이트 전극층 패턴(122d)이 제3 방향(즉, x-방향)으로 커버하는 제1 채널층(410) 내에 전도성 채널이 형성될 수 있다. 상기 전도성 채널은 제2 방향(즉, y-방향)을 따라 연장될 수 있다.
상기 전도성 채널이 형성되면, 제1 채널층(410)의 일 단부에 배치되는 제1 글로벌 소스 라인(미도시)으로부터 소스 전압이 상기 전도성 채널에 인가될 수 있다. 이에 따라, 상기 전도성 채널을 통하여 제2 방향(즉, y-방향)으로 소정의 채널 전류(Ich1)가 흐르며, 상기 전도성 채널은 소정의 채널 전위를 유지할 수 있다.
이어서, 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d) 중 제1 비트 라인 구조물(32a)가 선택될 수 있다. 상기 선택된 제1 비트 라인 구조물(32a)에 비트 라인 전압이 인가될 때, 제1 비트 라인 구조물(32a)는 소정의 비트 전위를 유지할 수 있다.
상술한 바와 같이, 제1 채널층(410) 내의 상기 전도성 채널이 상기 채널 전위를 유지하고, 제1 비트 라인 구조물(32a)이 상기 비트 전위를 유지할 때, 제1 채널층(410)과 제1 비트 라인 구조물(32a)이 중첩되는 위치에 있는 제1 저항 변화 구조물(22)의 일 영역에 상기 채널 전위와 상기 비트 전위의 차이에 해당하는 동작 전압이 인가될 수 있다. 상기 동작 전압이 인가될 때, 상기 전도성 채널과 제1 비트 라인 구조물(32a) 사이에 전하의 흐름(CF1)이 발생할 수 있다.
상기 동작 전압은 제1 저항 메모리 셀(MC1)에 대응되는 제1 저항 변화 구조물(22)의 일 영역에 대해 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 상기 쓰기 동작은 소정의 쓰기 동작 전압에 의해, 제1 채널층(410)과 제1 비트 라인 구조물(32a)이 중첩되는 제1 저항 변화 구조물(22)의 일 영역에서, 제3 방향(즉, x-방향)을 따르는 상기 일 영역의 전기적 저항을 가변적으로 변화시키는 동작일 수 있다. 상기 쓰기 동작 전압이 제1 저항 변화 구조물(22)로부터 제거된 후에, 상기 변화된 저항은 제1 저항 변화 구조물(22)의 상기 일 영역 내에 비휘발적으로 저장될 수 있다. 상기 읽기 동작은 소정의 읽기 동작 전압에 의해, 상기 중첩되는 제1 저항 변화 구조물(22)의 일 영역의 제3 방향(즉, x-방향)을 따르는 저항을 판독하는 동작일 수 있다.
일 실시 예에 있어서, 상기 저항 변화는, 서로 다른 쓰기 전압이 제1 저항 변화 구조물(22)에 인가될 때, 상기 중첩되는 제1 저항 변화 구조물(22)의 상기 일 영역 내에 제3 방향(즉, x-방향)으로 전도성 필라멘트가 생성되거나, 상기 생성된 전도성 필라멘트가 제3 방향(즉, x-방향)에 대해 부분적으로 단절되는 동작을 통해 발생할 수 있다. 다른 실시 예에 있어서, 상기 저항 변화는, 서로 다른 쓰기 전압에 의해, 상기 중첩되는 제1 저항 변화 구조물(22)의 일 영역 내에 절연성 박막이 생성되거나 또는 상기 생성된 절연박 박막이 제거되는 동작을 통해 발생할 수 있다.
다른 실시 예로서, 제8 저항 메모리 셀(MC8)은, 제2 전극 구조물(14)의 제4 게이트 전극층 패턴(124d), 제2 게이트 유전층(320), 제2 채널층(420), 제1 저항 변화 구조물(22) 및 제4 비트 라인 구조물(32d)에 의해 구성될 수 있다.
제8 메모리 셀(MC8)의 구동에 있어서, 먼저, 제2 게이트 전극 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 중 제4 게이트 전극층 패턴(124d)이 선택될 수 있다. 제4 게이트 전극층 패턴(124d)은 도 4의 제2 글로벌 게이트 전극 라인(GGL2)에 대응될 수 있다. 제4 게이트 전극층 패턴(124d)에 소정의 문턱 전압 이상의 게이트 전압이 인가될 때, 제4 게이트 전극층 패턴(124d)이 커버하는 제2 채널층(420) 내에 전도성 채널이 형성될 수 있다. 상기 전도성 채널은 제2 방향(즉, y-방향)을 따라 연장될 수 있다.
상기 전도성 채널이 형성되면, 제2 채널층(420)의 일 단부에 배치되는 제2 글로벌 소스 라인(미도시)으로부터 소스 전압이 인가될 수 있다. 이에 따라. 상기 전도성 채널을 통하여 제2 방향(즉, y-방향)에 평행한 방향으로 소정의 채널 전류(Ich2)가 흐르며, 상기 전도성 채널은 소정의 채널 전위를 유지할 수 있다.
이어서, 제1 내지 제4 비트 라인 구조물(32a, 32b, 32c, 32d) 중 제4 비트 라인 구조물(32d)가 선택될 수 있다. 상기 선택된 제4 비트 라인 구조물(32d)에 비트 라인 전압이 인가될 때, 제4 비트 라인 구조물(32d)는 소정의 비트 전위를 유지할 수 있다.
상술한 바와 같이, 제2 채널층(420) 내의 상기 전도성 채널이 상기 채널 전위를 유지하고, 제4 비트 라인 구조물(32d)이 상기 비트 전위를 유지할 때, 제2 채널층(420)과 제4 비트 라인 구조물(32d)이 중첩되는 위치에 있는 제1 저항 변화 구조물(22)의 일 영역에 상기 채널 전위와 상기 비트 전위의 차이에 해당하는 동작 전압이 인가될 수 있다. 상기 동작 전압이 인가될 때, 상기 전도성 채널과 제1 비트 라인 구조물(32d) 사이에 전하의 흐름(CF2)이 발생할 수 있다.
상기 동작 전압은 제8 저항 메모리 셀(MC8)에 대응되는 제1 저항 변화 구조물(22)의 일 영역에 대해 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 상기 쓰기 동작은 소정의 쓰기 동작 전압에 의해, 제2 채널층(420)과 제4 비트 라인 구조물(32d)이 중첩되는 곳에 위치하는제1 저항 변화 구조물(22)의 일 영역에서, 제3 방향(즉, x-방향)을 따르는 상기 일 영역의 전기적 저항을 가변적으로 변화시키는 동작일 수 있다. 상기 쓰기 동작 전압이 제1 저항 변화 구조물(22)로부터 제거된 후에, 상기 변화된 저항은 제1 저항 변화 구조물(22)의 상기 일 영역 내에 비휘발적으로 저장될 수 있다. 상기 읽기 동작은 소정의 읽기 동작 전압에 의해, 제2 채널층(420)과 접하는 제1 저항 변화 구조물(22)의 일 영역에 대해 제3 방향(즉, x-방향)을 따르는 저항을 판독하는 동작일 수 있다.
일 실시 예에 있어서, 상기 저항 변화는, 서로 다른 쓰기 전압이 제1 저항 변화 구조물(22)에 인가될 때, 상기 중첩되는 제1 저항 변화 구조물(22)의 상기 일 영역 내에 제3 방향(즉, x-방향)으로 전도성 필라멘트가 생성되거나, 상기 생성된 전도성 필라멘트가 제3 방향(즉, x-방향)에 대해 부분적으로 단절되는 동작을 통해 발생할 수 있다. 다른 실시 예에 있어서, 상기 저항 변화는, 서로 다른 쓰기 전압에 의해, 상기 중첩하는 제1 저항 변화 구조물(22)의 일 영역 내에 절연성 박막이 생성되거나 또는 상기 생성된 절연박 박막이 제거되는 동작을 통해 발생할 수 있다.
도 6은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 7은 도 6의 비휘발성 메모리 장치의 일 평면도이다.
도 6 및 도 7을 참조하면, 비휘발성 메모리 장치(3)는 도 1 내지 도 3의 비휘발성 메모리 장치(1)와 대비하여, 제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j)를 더 포함한다.
제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j)은 베이스 절연층(110) 상에서 제1 방향(즉, z-방향)을 따라 연장되도록 배치될 수 있다. 제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j)은 제1 및 제2 저항 변화 구조물(22, 24) 내부에서 서로 이격하여 배치될 수 있다. 제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j)은 제2 방향(즉, y-방향)을 따라 이웃하는 제1 내지 제8 비트 라인 구조물(32a, 32b, 32c, 32d, 34a, 34b, 34c, 34d) 사이에 배치될 수 있다. 제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j)은 제2 방향(즉, y-방향)을 따라 이웃하는 제1 및 제2 저항 변화 구조물(22, 24)의 영역, 즉, 이웃하는 저항 메모리층 사이를 전기적으로 분리할 수 있다. 이에 따라, 서로 이웃하는 저항 메모리층 사이에서 전기적 신호가 서로 간섭하는 것을 방지할 수 있다.
일 실시 예에서, 제1 내지 제5 셀 절연 구조물(50a, 50b, 50c, 50d, 50e)은 제3 방향(즉, x-방향)으로 제1 및 제2 채널층(410, 420)과 각각 접하도록 배치될 수 있다. 제6 내지 제10 셀 절연 구조물(50f, 50g, 50h, 50i, 50j)은 제3 방향(즉, x-방향)으로 제3 및 제4 채널층(430, 440)과 각각 접하도록 배치될 수 있다.
도 8은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 9는 도 8의 비휘발성 메모리 장치의 일 평면도이다.
도 8 및 도 9를 참조하면, 비휘발성 메모리 장치(4)는 도 6 및 도 7의 비휘발성 메모리 장치(3)와 대비하여, 제1 내지 제4 채널층(410, 420, 430, 440)을 향해 돌출되는 팁 부분(62a1, 62a2, 62b1, 62b2, 62c1, 62c2, 62d1, 62d2, 64a1, 64a2, 64b1, 64b2, 64c1, 64c2, 64d1. 64d2)을 구비하는 제1 내지 제8 비트 라인 구조물(62a, 62b, 62c, 62d, 64a, 64b, 64c, 64d)을 포함할 수 있다.
도 8 및 도 9를 참조하면, 제1 내지 제8 비트 라인 구조물(62a, 62b, 62c, 62d, 64a, 64b, 64c, 64d)은 제1 방향(즉, z-방향)에 수직인 평면 상에서 4개의 꼭지점을 가지는 마름모 형태를 가질 수 있다. 이 중 2개의 꼭지점은 제1 내지 제4 채널층(410, 420, 430, 440) 방향으로 배치될 수 있다. 즉, 제1 내지 제4 비트 라인 구조물(62a, 62b, 62c, 62d)은 제1 및 제2 채널층(410, 420)을 향해 돌출되는 팁 부분(62a1, 62a2, 62b1, 62b2, 62c1, 62c2, 62d1, 62d2)을 구비할 수 있다. 또한, 제5 내지 제8 비트 라인 구조물(64a, 64b, 64c, 64d)은 제3 및 제4 채널층(430, 440)을 향해 돌출되는 팁 부분(64a1, 64a2, 64b1, 64b2, 64c1, 64c2, 64d1, 64d2)을 구비할 수 있다.
제1 내지 제8 비트 라인 구조물(62a, 62b, 62c, 62d, 64a, 64b, 64c, 64d)의 돌출되는 팁 부분(62a1, 62a2, 62b1, 62b2, 62c1, 62c2, 62d1, 62d2, 64a1, 64a2, 64b1, 64b2, 64c1, 64c2, 64d1, 64d2)은 제1 내지 제8 비트 라인 구조물(62a, 62b, 62c, 62d, 64a, 64b, 64c, 64d)에전압이 인가될 때, 돌출되는 팁 부분(64a1, 64a2, 64b1, 64b2, 64c1, 64c2, 64d1, 64d2)에 전계가 집중되도록 할 수 있다. 상기 집중된 전계에 의해, 제1 및 제2 저항 변화 구조물(22, 24) 내부에서의 저항 변화 동작이 효과적으로 발생할 수 있다. 일 예로서, 상기 전계가 집중된 제1 및 제2 저항 변화 구조물(22, 24) 내부에, 전도성 필라멘트가 우선적으로 생성되거나, 생성된 전도성 필라멘트가 전계 집중 효과에 의해 효과적으로 단절될 수 있다. 다른 예로서, 상기 전계가 집중된 제1 및 제2 저항 구조물(22, 24) 내부에 절연층의 핵생성이 우선적으로 발생하거나, 절연층의 제거가 우선적으로 발생할 수 있다. 이를 통해, 상기 저항 변화를 통한 신호 정보의 기록 및 저장을 효과적으로 진행할 수 있다.
도시되지 않은 몇몇 다른 실시 예에 있어서, 제1 내지 제4 채널층(410, 420, 430, 440)을 향해 돌출되는 팁 부분을 구비하는 제1 내지 제8 비트 라인 구조물(62a, 62b, 62c, 62d, 64a, 64b, 64c, 64d)을 포함하는 구성은, 제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j)을 구비하지 않는 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)에도 적용될 수 있다.
도 10는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 11은 도 10의 비휘발성 메모리 장치의 일 평면도이다. 도 12는 도 10의 비휘발성 메모리 장치를 B-B'로 절취한 단면도이다.
도 10 내지 도 12를 참조하면, 비휘발성 메모리 장치(5)는 도 8 및 도 9와 관련하여 상술한 비휘발성 메모리 장치(4)와 대비하여, 제1 내지 제3 게이트 전극 구조물(72, 74, 76)의 구성이 서로 차별될 수 있다.
본 실시 예에서, 제1 게이트 전극 구조물(72)은 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(722a, 722b, 722c, 722d), 및 제1 내지 제5 게이트 절연층 패턴(732a, 732b, 732c, 732d, 732e)을 포함할 수 있다. 제2 게이트 전극 구조물(74)은 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(724a, 724b, 724c, 724d), 및 제1 내지 제5 게이트 절연층 패턴(734a, 734b, 734c, 734d, 734e)을 포함할 수 있다. 제3 게이트 전극 구조물(76)는 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(726a, 726b, 726c, 726d), 및 제1 내지 제5 게이트 절연층 패턴(736a, 736b, 736c, 736d, 736e)을 포함할 수 있다.
도 10 및 도 12를 참조하면, 제1 게이트 전극 구조물(72)의 제1 내지 제5 게이트 절연층 패턴(732a, 732b, 732c, 732d, 732e)은, 제1 게이트 유전층(310) 및 제1 채널층(410)을 제1 방향(즉, z-방향)에 대해 서로 분리할 수 있다. 이에 따라, 제1 내지 제4 게이트 전극층 패턴(722a, 722b, 722c, 722d)은 제3 방향(즉, x-방향)을 따라 제1 게이트 유전층(310)과 접하도록 배치되며, 제1 내지 제5 게이트 절연층 패턴(732a, 732b, 732c, 732d, 732e)은 제3 방향(즉, x-방향)으로 제1 내지 제5 셀 절연 구조물(50a, 50b, 50c, 50d, 50e) 및 제1 저항 변화 구조물(22)과 접하도록 배치될 수 있다.
마찬가지로, 제2 게이트 전극 구조물(74)의 제1 내지 제5 게이트 절연층 패턴(734a, 734b, 734c, 734d, 734e)은, 제2 및 제3 게이트 유전층(320, 330), 제2 및 제3 채널층(420, 430)을 제1 방향(즉, z-방향)에 대해 서로 분리할 수 있다. 이에 따라, 제1 내지 제4 게이트 전극층 패턴(724a, 724b, 724c, 724d)은 제3 방향(즉, x-방향)을 따라 제2 및 제3 게이트 유전층(320, 330)과 접하도록 배치되며, 제1 내지 제5 게이트 절연층 패턴(734a, 734b, 734c, 734d, 734e)은 제3 방향(즉, x-방향)으로 제1 내지 제10 셀 절연 구조물(50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j), 제1 및 제2 저항 변화 구조물(22, 24)과 접하도록 배치될 수 있다.
마찬가지로, 제3 게이트 전극 구조물(76)의 제1 내지 제5 게이트 절연층 패턴(736a, 736b, 736c, 736d, 736e)은, 제4 게이트 유전층(340), 제4 채널층(440)을 제1 방향(즉, z-방향)에 대해 서로 분리할 수 있다. 이에 따라, 제1 내지 제4 게이트 전극층 패턴(726a, 726b, 726c, 726d)은 제3 방향(즉, x-방향)을 따라 제4 게이트 유전층(340)과 접하도록 배치되며, 제1 내지 제5 게이트 절연층 패턴(736a, 736b, 736c, 736d, 736e)은 제3 방향(즉, x-방향)으로 제6 내지 제10 셀 절연 구조물(50f, 50g, 50h, 50i, 50j), 및 제2 저항 변화 구조물(24)과 접하도록 배치될 수 있다.
도시되지 않은 몇몇 다른 실시 예에 있어서, 본 실시 예의 제1 내지 제3 게이트 전극 구조물(72, 74, 76)의 구성은, 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1), 및 제6 및 도 7과 관련하여 상술한 비휘발성 메모리 장치(3)에 적용될 수 있다.
상술한 바와 같이, 본 개시의 실시 예들에 따르면, 게이트 전극 구조물, 게이트 유전층, 채널층, 저항 변화 구조물, 및 비트 라인 구조물을 기판 상에 3차원적으로 배치하여, 랜덤 억세스 가능한 메모리 셀을 구비하는 비휘발성 메모리 장치를 효과적으로 구현할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101: 기판
12, 14, 16: 제1 내지 제3 게이트 전극 구조물,
72, 74, 76: 제1 내지 제3 게이트 전극 구조물,
310, 320, 330, 340: 제1 내지 제4 게이트 유전층,
410, 420, 430, 440: 제1 내지 제4 채널층,
22, 24: 제1 및 제2 저항 변화 구조물,
32a, 32b, 32c, 32d, 34a, 34b, 34c, 34d, 62a, 62b, 62c, 62d, 64a, 64b, 64c, 64d: 제1 내지 제8 비트 라인 구조물,
50a, 50b, 50c, 50d, 50e, 50f, 50g, 50h, 50i, 50j: 셀 절연 구조물,
62a1, 62a2, 62b1, 62b2, 62c1, 62c2, 62d1, 62d2, 64a1, 64a2, 64b1, 64b2, 64c1, 64c2, 64d1, 64d2: 제1 내지 제8 비트 라인 구조물의 팁 부분,
110: 베이스 절연층,
122a, 122b, 122c, 122d: 제1 내지 제4 게이트 전극층 패턴,
132a, 132b, 132c, 132d, 132e: 제1 내지 제5 게이트 절연층 패턴,
124a, 124b, 124c, 124d: 제1 내지 제4 게이트 전극층 패턴,
134a, 134b, 134c, 134d, 134e: 제1 내지 제5 게이트 절연층 패턴,
126a, 126b, 126c, 126d: 제1 내지 제4 게이트 전극층 패턴,
136a, 136b, 136c, 136d, 136e: 제1 내지 제5 게이트 절연층 패턴,
MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8: 제1 내지 제8 저항 메모리 셀,
TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8: 제1 내지 제8 선택 트랜지스터,
CR1, CR2, CR3, CR4, CR5, CR6, CR7, CR8: 제1 내지 제8 저항 메모리층,
CH1, CH2, CH3, CH4 CH5, CH6, CH7, CH8: 전도성 채널들,
BL1, BL2, BL3, BL4: 제1 내지 제4 비트 라인,
722a, 722b, 722c, 722d: 제1 내지 제4 게이트 전극층 패턴,
732a, 732b, 732c, 732d, 732e: 제1 내지 제5 게이트 절연층 패턴.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 게이트 전극 구조물로서, 상기 게이트 전극 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함하고 상기 게이트 전극 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
    상기 기판 상에서 상기 게이트 전극 구조물의 일 측벽면의 적어도 일부분을 커버하는 게이트 유전층, 상기 게이트 전극 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면임;
    상기 게이트 유전층 상에서, 상기 제1 및 제2 방향에 수직인 제3 방향을 따라 순차적으로 배치되는 채널층 및 저항 변화 구조물; 및
    상기 저항 변화 구조물의 내부에서 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 서로 이격하여 배열되는 복수의 비트 라인 구조물을 포함하고,
    상기 복수의 비트 라인 구조물은 상기 제3 방향에 대해 상기 채널층과 소정의 간격으로 이격되어 배치되는
    비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 복수의 비트 라인 구조물은
    각각 필라(pillar) 형태를 가지는
    비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 복수의 비트 라인 구조물은
    상기 채널층을 향해 돌출되는 팁 부분을 구비하는
    비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 저항 변화 구조물은
    산소 공공을 구비하는 산화물을 포함하는
    비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 산화물은 실리콘 산화물, 알루미늄 산화물, 탄탈륨산화물, 티타늄 산화물, 하프늄산화물로 이루어지는 그룹에서 선택되는 적어도 하나의 산화물인
    비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널층은
    도핑된 반도체, 금속 산화물, 및 전이금속-디칼코게나이드 중 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 전극층 패턴은
    도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 및 전도성 금속 산화물 중에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널층의 일 단부에 배치되어, 상기 채널층과 전기적으로 연결되는 소스 라인을 더 포함하는
    비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 유전층은
    상기 게이트 전극층 패턴의 측벽면 및 상기 게이트 절연층 패턴의 측벽면과 각각 접하도록 배치되는
    비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 절연층 패턴은, 상기 게이트 유전층, 상기 채널층 및 상기 저항 변화 구조물을 상기 제1 방향에 대해 서로 분리하는
    비휘발성 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 게이트 전극층 패턴은 상기 제3 방향을 따라 상기 게이트 유전층과 접하도록 배치되며,
    상기 게이트 절연층 패턴은 상기 제3 방향으로 상기 비트 라인 구조물과 접하도록 배치되는
    비휘발성 메모리 장치
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 기판 상에서 상기 제1 방향을 따라 연장되도록 배치되며, 상기 제2 방향을 따라, 상기 복수의 비트 라인 구조물 사이에 배치되는 셀 절연 구조물을 더 포함하는
    비휘발성 메모리 장치
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 셀 절연 구조물은
    상기 제2 방향으로 상기 저항 변화 구조물을 서로 분리하는
    비휘발성 메모리 장치.
  14. 기판;
    상기 기판 상에 서로 이격하여 배치되는 한 쌍의 게이트 전극 구조물로서, 상기 한 쌍의 게이트 전극 구조물 각각은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함하고, 상기 한 쌍의 게이트 전극 구조물 각각은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
    상기 한 쌍의 게이트 전극 구조물의 일 측벽면 상에서 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 순차적으로 배치되는 게이트 유전층 및 채널층;
    상기 기판 상에서 상기 한 쌍의 게이트 전극 구조물 사이를 채우도록 배치되며, 한 쌍의 상기 채널층과 각각 접하도록 배치되는 저항 변화 구조물; 및
    상기 저항 변화 구조물의 내부에서 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 서로 이격하여 배열되는 복수의 비트 라인 구조물을 포함하는
    비휘발성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 복수의 비트 라인 구조물은 상기 제3 방향에 대하여 상기 한 쌍의 채널층과 각각 소정의 간격으로 이격하여 배치되는
    비휘발성 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 복수의 비트 라인 구조물은
    필라(pillar) 형태를 가지는
    비휘발성 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 복수의 비트 라인 구조물은
    상기 한 쌍의 채널층을 향해 돌출되는 팁 부분을 구비하는
    비휘발성 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 게이트 유전층은
    상기 게이트 전극층 패턴의 측벽면 및 상기 게이트 절연층 패턴의 측벽면과 접하도록 배치되는
    비휘발성 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 게이트 절연층 패턴은, 상기 게이트 유전층, 상기 채널층 및 상기 저항 변화 구조물을 상기 제1 방향에 대해 서로 분리하는
    비휘발성 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 기판 상에서 상기 제1 방향을 따라 연장되도록 배치되며, 상기 제2 방향을 따라, 상기 복수의 비트 라인 구조물 사이에 배치되는 셀 절연 구조물을 더 포함하는
    비휘발성 메모리 장치.
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