CN112466902A - 具有阻变存储层的非易失性存储器件 - Google Patents

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Abstract

本申请公开了一种具有阻变存储层的非易失性存储器件。根据实施例的非易失性存储器件包括：衬底；栅电极结构，其设置在衬底上；栅极电介质层，其覆盖衬底上的栅电极结构的侧壁表面的至少一部分；沟道层和阻变结构，其顺序地设置在栅极电介质层上；以及多个位线结构，其设置在阻变结构内部。

Description

具有阻变存储层的非易失性存储器件
相关申请的交叉引用
本申请要求于2019年9月6日提交的申请号为10-2019-0111072的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开总体上涉及一种非易失性存储器件，并且更具体地，涉及一种具有阻变存储层的非易失性存储器件。
背景技术
随着设计规则的减少和集成度的增大，继续对能够保证结构稳定性和操作可靠性的半导体器件的结构进行研究。当前，作为电荷储存结构，非易失性存储器件，诸如采用了包括电荷隧穿层、电荷俘获层和电荷阻挡层的三层层叠结构的快闪存储器，已经被广泛应用。
近来，已经提出了具有与现有的快闪存储器不同的结构的各种非易失性存储器件。非易失性存储器件的示例是阻变存储器件。尽管快闪存储器通过电荷储存实现存储功能，但是阻变存储器件可以通过在高电阻与低电阻之间改变存储层的电阻并以非易失性的方式储存已改变的电阻来将预定的信号信息写入存储单元。
发明内容
根据本公开的实施例的非易失性存储器件包括：衬底；栅电极结构，其设置在衬底上；栅极电介质层，其覆盖衬底上的栅电极结构的侧壁表面的至少一部分；沟道层(channellayer)和阻变结构，其顺序地设置在栅极电介质层上；以及多个位线结构，其设置在阻变结构之内。
根据本公开的实施例的非易失性存储器件包括：衬底；一对栅电极结构，其被设置为在衬底上彼此间隔开；栅极电介质层和沟道层，其顺序地设置在一对栅电极结构中的每个栅电极结构的侧壁表面；阻变结构，其设置在衬底上的一对栅电极结构之间，并被设置为接触沟道层；以及多个位线结构，其在阻变结构之内在第一方向上延伸。
附图说明
图1是示意性地示出根据本公开的实施例的非易失性存储器件的立体图。
图2是图1的非易失性存储器件的平面图。
图3是图1的非易失性存储器件的沿线A-A′截取的截面图。
图4是根据本公开的实施例的非易失性存储器件的示意性电路图。
图5是示意性地示出根据本公开的实施例的驱动非易失性存储器件的方法的示图。
图6是示意性地示出根据本公开的另一实施例的非易失性存储器件的立体图。
图7是图6的非易失性存储器件的平面图。
图8是示意性示出根据本公开的又一实施例的非易失性存储器件的立体图。
图9是图8的非易失性存储器件的平面图。
图10是示意性地示出根据本公开的又另一实施例的非易失性存储器件的立体图。
图11是图10的非易失性存储器件的平面图。
图12是图10的非易失性存储器件的沿线B-B′截取的截面图。
具体实施方式
现在将在下文中参考附图描述各种实施例。在附图中，为了图示清楚，可能夸大了层和区域的尺寸。总体上，从观察者的角度来描述附图。如果一个元件被称为位于另一元件“上”或“下”，则可以理解为该元件直接位于另一元件“上”或“下”，或者一个附加元件可以介于所述元件与另一元件之间。附图中相同的附图标记表示彼此实质相同的元件。
本文中所使用的术语可以与考虑到它们在实施例中所起的作用而选择的词语相对应，并且这些术语的含义可以根据实施例所属领域的普通技术人员而进行不同的解释。如果进行了具体明确地定义，则可以根据定义来解释这些术语。除非另外定义，否则本文中所使用的术语(包括技术术语和科学术语)具有与实施例所属领域的普通技术人员通常所理解的含义相同的含义。
此外，除非在上下文中另外明确使用，否则词语的单数形式的表达应理解为包括词语的复数形式。将理解的是，术语“包括”或“具有”旨在指定特征、数字、步骤、操作、元件、组件、部件或它们的组合的存在，但不用于排除存在或附加一个或更多个其他特征、数字、步骤、操作、元件、组件、部件或它们的组合的可能性。
本文中，x方向是指在x-y-z坐标系中平行于x轴的方向。类似地，y方向是指在x-y-z坐标系中平行于y轴的方向，而z方向是指在x-y-z坐标系中平行于z轴的方向。
图1是示意性地示出根据本公开的实施例的非易失性存储器件的立体图。图2是图1的非易失性存储器件的平面图。图3是图1的非易失性存储器件的沿线A-A′截取的截面图。
参考图1至图3，非易失性存储器件1可以包括：衬底101，第一至第三栅电极结构12、14和16，以及第一至第四栅极电介质层310、320、330和340，所述栅极电介质层中的每个在y-z平面中实质上被设置为与第一至第三栅电极结构12、14和16之间的侧壁表面相邻。非易失性存储器件1可以包括：第一至第四沟道层410、420、430和440，其分别设置在第一至第四栅极电介质层310、320、330和340上；以及第一阻变结构22和第二阻变结构24，其分别设置在第一沟道层410与第二沟道层420之间以及第三沟道层430至第四沟道层440之间。非易失性存储器件1可以包括第一至第八位线结构32a、32b、32c、32d、34a、34b、34c和34d，所述位线结构分别设置在第一阻变结构22和第二阻变结构24内部。
衬底101可以包括半导体材料。具体地，半导体材料可以包括硅(Si)、锗(Ge)砷化镓(GaAs)、磷化铟(InP)或锗硅(SiGe)等。衬底101可以掺杂有n型或p型掺杂剂。作为示例，衬底101可以包括掺杂有n型或p型掺杂剂的阱区。
基底绝缘层110可以设置在衬底101上。基底绝缘层110可以使第一至第三栅电极结构12、14和16、第一至第四栅极电介质层310、320、330和340、第一至第四沟道层410、420、430和440、第一阻变结构22和第二阻变结构24以及第一至第八位线结构32a、32b、32c、32d、34a、34b、34c和34d与衬底101电绝缘。
尽管未在图1中示出，但是可以在衬底101与基底绝缘层110之间设置至少一个导电层和至少一个绝缘层。导电层和绝缘层可以形成各种电路图案。即，作为非限制性示例，导电层和绝缘层可以形成多个布线，或者可以构成诸如电容器或电阻器的无源元件或者诸如二极管或晶体管的有源元件。
再次参考图1，第一栅电极结构12可以设置在基底绝缘层110上。第一栅电极结构12可以包括在垂直于衬底101的第一方向(即，z方向)上交替地层叠在基底绝缘层110上的第一至第四栅电极层图案122a、122b、122c和122d以及第一至第五栅极绝缘层图案132a、132b、132c、132d和132e。这里，第一栅电极结构12可以在垂直于第一方向(即，z方向)的第二方向(即，y方向)上延伸。第一至第四栅电极层图案122a、122b、122c和122d可以通过第一至第五栅极绝缘层图案132a、132b、132c、132d和132e而关于第一方向(即，z方向)彼此电绝缘。第一至第四栅电极层图案122a、122b、122c和122d可以是在第二方向(即，y方向)上延伸的导线。第一至第四栅电极层图案122a、122b、122c和122d中的每个可以被独立地控制以具有预定的电势。
在一个实施例中，第一至第四栅电极层图案122a、122b、122c和122d可以各自具有导电材料。导电材料可以包括例如掺杂的半导体、金属、导电金属硅化物、导电金属氮化物或导电金属氧化物等。第一至第五栅极绝缘层图案132a、132b、132c、132d和132e可以各自包括绝缘材料。绝缘材料可以包括例如氧化物、氮化物、氮氧化物或类似的材料。
参考图1和图3，覆盖第一栅电极结构12的侧壁表面12S的第一栅极电介质层310可以设置在基底绝缘层110上。如图所示，第一栅电极结构12的一个侧壁表面12S可以是由第一方向和第二方向(即，z方向和y方向)形成的平面。第一栅极电介质层310可以在与第一方向和第二方向垂直的第三方向(即，x方向)上具有预定的厚度。第一栅极电介质层310可以包括：例如，氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪或氧化锆等。
第一沟道层410可以设置在第一栅极电介质层310上。例如，第一沟道层410可以设置在由第一方向和第二方向(即，z方向和y方向)形成的平面上。另外，第一沟道层410可以在第三方向(即，x方向)上具有预定的厚度。
当预定的栅极电压被施加到第一至第四栅电极层图案122a、122b、122c和122d时，第一沟道层410的在第三方向(即，x方向)上分别与第一至第四栅电极层图案122a、122b、122c和122d相对应的区域的电荷密度可以被改变。在实施例中，当向第一至第四栅电极层图案122a、122b、122c和122d施加大于或等于预定阈值电压的栅极电压时，在第一沟道层410的对应区域中的电荷密度可以变得足够大，并且因此，可以在第一沟道层410的相应的区域中形成导电沟道。导电沟道可以在第三方向(即，x方向)上具有预定的宽度，并且可以在第二方向(即，y方向)上具有预定的长度。导电沟道可以在第一方向(即，z方向)上具有与第一至第四栅电极层图案122a、122b、122c和122d的厚度相对应的高度。通过形成导电沟道，第一沟道层410的区域可以从非导体转变为导体。导电沟道可以被形成为沿第二方向(即，y方向)延伸。
尽管未示出，但是电连接到第一沟道层410的源极线可以被设置在第一沟道层410的端部处。源极线可以向第一沟道层410提供预定的源极电压。形成导电沟道之后，导电沟道可以通过由源极线提供的源极电压保持预定的电势。
第一沟道层410可以包括例如掺杂的半导体、金属氧化物或者过渡金属二硫属化物(TMDC)。所述半导体可以包括例如硅(Si)、锗(Ge)或砷化镓(GaAs)。金属氧化物可以包括例如铟镓锌氧化物。在一个实施例中，第一沟道层410可以包括掺杂有n型掺杂剂的硅(Si)。或者，第一沟道层410可以包括c轴对准的铟镓锌氧化物。过渡金属二硫属化物(TMDC)可以包括例如二硫化钼(MoS2)、二硒化钼(MoSe2)、碲化钼(MoTe2)、二硫化钨(WS2)或者二硒化钨(WSe2)。
再次参考图1至图3，第一阻变结构22可以设置在基底绝缘层110上并接触第一沟道层410。第一阻变结构22可以在第一方向(即，z方向)上具有预定的高度，可以在第二方向(即，y方向)上具有预定的长度，并可以在第三方向(即，x方向)上具有预定的宽度。在x方向上看，第一阻变结构22可以在第二方向(即，y方向)上延伸，以覆盖第一至第四源电极层图案122a、122b、122c和122d或与它们共同延伸。在一个实施例中，第一阻变结构22可以具有与第一沟道层410的一个侧壁表面接触的第一侧壁表面22S1。第一阻变结构22的第二侧壁表面22S2可以接触第二沟道层420。
第一阻变结构22可以包括具有氧空位的氧化物材料。氧化物材料可以包括例如氧化硅、氧化铝、氧化钽、氧化钛、氧化铪或它们中两种或多种的组合。
第一至第四位线结构32a、32b、32c和32d可以设置在第一阻变结构22内。即，第一阻变结构22可以被设置为围绕第一至第四位线结构32a、32b、32c和32d的侧壁或与之重叠。
第一至第四位线结构32a、32b、32c和32d可以在第一方向(即，z方向)上从基底绝缘层110延伸或与基底绝缘层110间隔开。第一至第四位线结构32a、32b、32c和32d可以各自具有其横截面为椭圆形或矩形的柱状。参考图2和图3，第一至第四位线结构32a、32b、32c和32d可以被设置为在第三方向(即，x方向)上与第一阻变结构22的第一侧壁表面22S1间隔开第一距离d1，并且可以被设置为在第三方向(即，x方向)上与第一阻变结构22的第二侧壁表面22S2间隔开第二距离d2。换言之，第一至第四位线结构32a、32b、32c和32d可以被设置为在第三方向(即，x方向)上与第一沟道层410间隔开第一距离d1，并且可以被设置为在第三方向(即，x方向)上与第二沟道层420间隔开第二距离d2。在一个实施例中，第一距离d1和第二距离d2可以具有相同或基本相同的大小。
第一至第四位线结构32a、32b、32c和32d可以各自包括导电材料。导电材料可以包括例如掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如n型或p型掺杂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中两种或多种的组合。
可以向第一至第四位线结构32a、32b、32c和32d施加预定的位线电压。可以针对第一至第四位线结构32a、32b、32c和32d中的每个来独立地控制位线电压。被施加了位线电压的第一至第四位线结构32a、32b、32c和32d可以保持预定的位电势(bitpotential)。
再次参考图1至图3，可以向第一至第四栅电极层图案122a、122b、122c和122d中的任意一个施加预定的栅极电压，从而可以在第一沟道层410的在x方向上对应于栅电极层图案之一的区域中形成第一导电沟道。第一导电沟道可以在第二方向(即，y方向)上延伸。当形成了第一导电沟道时，可以从电连接到第一沟道层410的源极线向第一导电沟道施加源极电压，使得第一导电沟道可以具有预定的沟道电势。当向第一至第四位线结构32a、32b、32c和32d中的任意一个施加位线电压时，所述一个位线结构可以保持位电势。
当在x方向上观察时，第一阻变结构22的位于第一导电沟道和所述一个位线结构重叠位置处的区域可以用作非易失性存储器件1的电阻式存储单元。在电阻式存储单元中，当施加了由于沟道电势与位电势之间的差引起的电压时，可以执行写入操作或读取操作。具体地，当所述电压大于预定的置位电压或复位电压时，可以执行电阻式存储单元的置位操作或复位操作。置位操作可以是将电阻式存储单元的电阻从相对高的电阻状态转变为相对低的电阻状态的操作。即使在去除置位电压之后，也可以将转变后的低电阻状态的电阻即低电阻状态以非易失性方式储存在电阻式存储单元中。复位操作可以是将电阻式存储单元的电阻从相对低的电阻状态转变为相对高的电阻状态的操作。即使在去除复位电压之后，也可以将转变后的高电阻状态的电阻以非易失性方式储存在电阻式存储单元中。当电压对应于预定的读取电压时，可以执行对电阻式存储单元的读取操作。读取操作可以是通过测量导电沟道与所述一个位线结构之间的电流来读取储存在电阻式存储单元中的电阻的操作。
参考图1至图3，第二沟道层420可以被设置在第一阻变结构22的第二侧壁表面22S2上。如图2和图3所示，第二沟道层420可以被设置为在第三方向(即，x方向)上与第一至第四位线结构32a、32b、32c和32d间隔开第二距离d2。第二沟道层420的配置可以与第一沟道层410的配置基本上相同。
第二栅极电介质层320可以设置在第二沟道层420上。第二栅极电介质层320可以设置在形成于第一方向和第二方向(即，z方向和y方向)上的平面上。另外，第二栅极电介质层320可以在第三方向(即，x方向)上具有预定厚度。第二栅极电介质层320的配置可以与第一栅极电介质层310的配置基本相同。
第二栅电极结构14可以设置在基底绝缘层110上并与第二栅极电介质层320接触。第二栅电极结构14可以包括在第一方向(即z方向)上交替层叠的第一至第四栅电极层图案124a、124b、124c和124d以及第一至第五栅极绝缘层图案134a、134b、134c、134d和134e。第二栅电极结构14可以在第二方向(即，y方向)上延伸。第二栅电极结构14的第一至第四栅电极层图案124a、124b、124c和124d以及第一至第五栅极绝缘层图案134a、134b、134c、134d和134e的配置可以分别与第一栅电极结构12的第一至第四栅电极层图案122a、122b、122c和122d以及第一至第五栅极绝缘层图案132a、132b、132c、132d和132e的配置基本上相同。
再次参考图1至图3，第三栅极电介质层330可以设置在第二栅电极结构14的与形成有第二栅极电介质层320的侧壁表面相对的侧壁表面上。在一个实施例中，第三栅极电介质层330可以设置在形成于第一方向和第二方向(即，z方向和y方向)上的平面上，并且可以在第三方向(即，x方向)上具有预定的厚度。当在x方向上观察时，第三栅极电介质层330可以被设置为覆盖第一至第四栅电极层图案124a、124b、124c和124d以及第一至第五栅极绝缘层图案134a、134b、134c、134d和134e或与它们共同延伸。第三栅极电介质层330的配置可以与第二栅极电介质层320的配置基本上相同。
第三沟道层430可以设置在第三栅极电介质层330上。在一个实施例中，第三沟道层430可以设置在形成于第一方向和第二方向(即，z方向和y方向)上的平面上，并且可以在第三方向(即，x方向)上具有预定的厚度。第三沟道层430的配置可以与第二沟道层420的配置基本上相同。
再次参考图1至图3，第二阻变结构24可以设置在基底绝缘层110上并与第三沟道层430接触。第二阻变结构24可以在第一方向(即，z方向)上具有预定的高度，可以在第二方向(即，y方向)上具有预定的长度，并且可以在第三方向(即，x方向)上具有预定的宽度。在一个实施例中，第二阻变结构24可以具有与第三沟道层430的侧壁表面接触的第一侧壁表面24S1。第二阻变结构24的第二侧壁表面24S2可以接触第四沟道层440。第二阻变结构24的配置可以与第一阻变结构22的配置基本上相同。
第五至第八位线结构34a、34b、34c和34d可以被设置在第二阻变结构24内。即，第二阻变结构24可以被设置为围绕或包围第五至第八位线结构34a、34b、34c和34d的侧壁。
第五至第八位线结构34a、34b、34c和34d可以在第三方向(即，x方向)上被设置为与第三沟道层430间隔开第三距离d3并与第四沟道层440间隔开第四距离d4。在一个实施例中，第三距离d3与第四距离d4可以具有相同或基本相同的大小。第二阻变结构24中的第五至第八位线结构34a、34b、34c和34d的配置可以与第一阻变结构22中的第一至第四位线结构32a、32b、32c和32d的配置基本上相同。
再次参考图1至图3，结合电阻式存储单元的操作，可以向第二栅电极结构14的第一至第四栅电极层图案124a、124b、124c和124d中的任意一个施加预定的栅极电压。此时，可以在第二沟道层420和第三沟道层430的在第三方向(即，x方向)上被栅电极层图案覆盖或与之重叠的区域中分别形成第二导电沟道和第三导电沟道。第二导电沟道和第三导电沟道可以在第二方向(即，y方向)上延伸。当形成了第二导电沟道和第三导电沟道时，可以从与第二沟道层420和第三沟道层430电连接的源极线向第二导电沟道和第三导电沟道施加预定的源极电压，使得第二导电沟道和第三导电沟道可以各自具有预定的沟道电势。当向第一至第八位线结构32a、32b、32c、32d、34a、34b、34c和34d中的至少一个施加位线电压时，可以在至少一个位线结构与第二导电沟道和第三导电沟道之间的电阻式存储单元区域中发生如上所述的写入操作或读取操作。电阻式存储单元区域可以是第一阻变结构22的其中第一至第四位线结构32a、32b、32c和32d与第二导电沟道在第三方向(即，x方向)上重叠的区域。另外，电阻式存储单元区域可以是第二阻变结构24的其中第五至第八位线结构34a、34b、34c和34d与第三导电沟道在第三方向(即，x方向)上重叠的区域。
再次参考图1至图3，第四栅极电介质层340可以设置在第四沟道层440上。第四栅极电介质层340可以设置在形成于第一方向和第二方向(即，z方向和y方向)上的平面上，并可以在第三方向(即，x方向)上具有预定的厚度。第四栅极电介质层340的配置可以与第三栅极电介质层330的配置基本上相同。
第三栅电极结构16可以设置在基底绝缘层110上并与第四栅极电介质层340接触。第三栅电极结构16可以包括在第一方向(即，z方向)上交替层叠的第一至第四栅电极层图案126a、126b、126c和126d以及第一至第五栅极绝缘层图案136a、136b、136c、136d和136e。第三栅电极结构16可以在第二方向(即，y方向)上延伸。第三栅电极结构16的第一至第四栅电极层图案126a、126b、126c和126d以及第一至第五栅极绝缘层图案136a、136b、136c、136d和136e的配置可以第一栅电极结构12的第一至第四栅电极层图案122a、122b、122c和122d以及第一至第五栅极绝缘层图案132a、132b、132c、132d和132e的配置基本上相同。
再次参考图1至图3，结合电阻式存储单元的操作，可以向第三栅电极结构16的第一至第四栅电极层图案126a、126b、126c和126d中的任意一个施加预定的栅极电压。此时，可以在第四沟道层440的在第三方向(即，x方向)上被栅电极层图案覆盖的区域中形成第四导电沟道。第四导电沟道可以沿第二方向(即，y方向)延伸。当形成了第四导电沟道时，从电连接到沟道层440的源极线向第四导电沟道施加预定的源极电压，使得第四导电沟道可以具有预定的沟道电势。此时，当向第五至第八位线结构34a、34b、34c和34d中的至少一个施加位线电压时，可以在至少一个位线结构与第四导电沟道之间的电阻式存储单元区域中发生如上所述的写入操作或读取操作。电阻式存储单元区域可以是第二阻变结构24的位于第五至第八位线结构34a、34b、34c和34d和第四导电沟道在第三方向(即，x方向)上重叠的区域处的区域。
在其他一些实施例中，第一至第三栅电极结构12、14和16的栅电极层图案的数目不必限于四个，并且各种其他数目是可能的。另外，栅极绝缘层图案的数目不必限于五个，并且各种其他数量是可能的。类似地，在第一阻变结构22和第二阻变结构24内部的位线结构的数目不必限于四个，而是可能为各种其他数目。
在其他一些实施例中，在基底绝缘层110上设置有：一对栅电极结构12和14，它们之间的结构包括阻变结构22；一对栅极电介质层310和320；以及一对沟道层410和420，这可以被指定为单位非易失性存储器件。
再次参考图1至图3，在单位非易失性存储器件中，一对栅电极结构12和14中的每个可以被设置在基底绝缘层110上以在x方向上彼此间隔开。第一栅极绝缘层310和第一沟道层410可以在x方向上顺序地设置在栅电极结构12的侧壁上，并且第二沟道层420和第二栅极绝缘层320可以顺序地设置在栅电极结构14侧壁上。阻变结构22可以设置在基底绝缘层110上并填充一对栅电极结构12和14之间的区域。阻变结构22可以被设置为与第一沟道层410和第二沟道层420接触。第一至第四位线结构32a和32b、32c和32d可以被布置在阻变结构22中，以从基底绝缘层110开始在第一方向(即，z方向)上延伸，并沿第二方向(即，y方向)彼此间隔开。单位非易失性存储器件可以沿第三方向(即，x方向)重复地布置。结果，非易失性存储器件1可以配置有多个单位非易失性存储器件。
图4是根据本公开的实施例的非易失性存储器件的示意性电路图。图4的电路图2可以对应于以上参考图1至图3描述的非易失性存储器件1的一部分。
参考图4，公开了第一至第八电阻式存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8。第一至第八电阻式存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8可以包括对应的第一至第八选择晶体管TR1、TR2、TR3、TR4、TR5、TR6、TR7和TR8以及第一至第八电阻式存储层CR1、CR2、CR3、CR4、CR5、CR6、CR7和CR8。第一至第八电阻式存储层CR1、CR2、CR3、CR4、CR5、CR6、CR7和CR8可以与第一至第八选择晶体管TR1、TR2、TR3、TR4、TR5、TR6、TR7和TR8的对应的漏极端子连接。
在一个实施例中，第一至第四选择晶体管TR1、TR2、TR3和TR4可以彼此串联连接以形成串(string)。如图4所示，第一选择晶体管TR1的源极端子可以电连接到第一全局源极线GSL1。第一至第四选择晶体管TR1、TR2、TR3和TR4的栅极可以被共同连接到第一全局栅极线GGL1。即，当向第一全局栅极线GGL1施加预定阈值电压的或更高的栅极电压时，第一至第四选择晶体管TR1、TR2、TR3和TR4可以同时被导通以分别形成导电沟道CH1、CH2、CH3和CH4。导电沟道CH1、CH2、CH3和CH4可以基于从第一全局源极线GSL1提供的电压而各自保持预定的沟道电势。
第一至第四电阻式存储单元MC1、MC2、MC3和MC4的第一至第四电阻式存储层CR1、CR2、CR3和CR4中的每个的一端可以分别与第一至第四选择晶体管TR1、TR2、TR3和TR4的对应的漏极端子连接。第一至第四电阻式存储层CR1、CR2、CR3和CR4中的每个的另一端可以分别与对应的第一至第四位线BL1、BL2、BL3和BL4连接。这里，当选择第一至第四位线BL1、BL2、BL3和BL4中的任意一个时，可以向所选择的位线施加位线电压。因此，所选择的位线可以保持预定的位电势。
在一个实施例中，当第一至第四选择晶体管TR1、TR2、TR3和TR4同时被栅极电压导通并且位线电压被施加到第一位线BL1时，操作电压(其为沟道电势与位电势之差)可以被施加到第一电阻式存储单元MC1的第一电阻式存储层CR1的两端。操作电压可以是用于对第一电阻式存储层CR1执行写入操作的写入电压或执行读取操作的读取电压。类似地，当第一至第四选择晶体管TR1、TR2、TR3和TR4同时被栅极电压导通并且位线电压被施加到第二至第四位线BL2、BL3和BL4中的任意一个时，可以分别对第二至第四电阻式存储单元MC2、MC3和MC4中对应的任意一个执行写入操作或读取操作。
在一个实施例中，第五至第八选择晶体管TR5、TR6、TR7和TR8可以彼此串联连接以形成串。如图4所示，第五选择晶体管TR5的源极端子可以电连接到第二全局源极线GSL2。第五至第八选择晶体管TR5、TR6、TR7和TR8的栅极可以被共同连接到第二全局栅极线GGL2。即，当向第二全局栅极线GGL2施加预定阈值电压的或更高的栅极电压时，第五至第八选择晶体管TR5、TR6、TR7和TR8可以同时被导通以分别形成导电沟道CH5、CH6、CH7和CH8。导电沟道TR5、TR6、CH7和CH8可以基于从第二全局栅极线GGL2提供的电压而各自保持预定的沟道电势。
第五至第八电阻式存储单元MC5、MC6、MC7和MC8的第五至第八电阻式存储层CR5、CR6、CR7和CR8中的每个的一端可以分别与第五至第八选择晶体管TR5、TR6、TR7和TR8的对应的漏极端子连接。第五至第八电阻式存储层CR5、CR6、CR7和CR8中的每个的另一端可以分别与对应的第一至第四位线BL1、BL2、BL3和BL4连接。此时，当选择第一至第四位线BL1、BL2、BL3和BL4中的任意一个时，可以向所选择的位线施加位线电压。所选择的位线可以保持预定的位电势。
在一个实施例中，当第五至第八选择晶体管TR5、TR6、TR7和TR8同时被栅极电压导通并且位线电压被施加到第一位线BL1时，操作电压(其为沟道电势与位电势之差)可以被施加到第五电阻式存储单元MC5的第五电阻式存储层CR5的两端。操作电压可以是用于对第五电阻式存储层CR5执行写入操作的写入电压或执行读取操作的读取电压。类似地，当第五至第八选择晶体管TR5、TR6、TR7和TR8同时被栅极电压导通并且位线电压被施加到第二至第四位线BL2、BL3和BL4中的任意一个时，可以分别对第六至第八电阻式存储单元MC6、MC7和MC8中对应的任意一个执行写入操作或读取操作。
再次参考图4，第一电阻式存储层CR1与第五电阻式存储层CR5可以共享第一位线BL1。类似地，第二电阻式存储层CR2与第六电阻式存储层CR6、第三电阻式存储层CR3与第七电阻式存储层CR7以及第四电阻式存储层CR4与第八电阻式存储层CR8可以分别共享第二位线BL2、第三位线BL3和第四位线BL4。
通过选择第一全局栅极线GGL1和第二全局栅极线GGL2中的一个，以及通过选择第一至第四位线BL1、BL2、BL3和BL4中的一个，可以将第一至第八电阻式存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的一个确定为对其执行写入操作或读取操作的电阻式存储单元。即，非易失性存储器件2可以利用随机访问来执行写入操作或读取操作。
图5是示意性地示出根据本公开的实施例的驱动非易失性存储器件的方法的示图。图5示出了上面参考图1至图3描述的非易失性存储器件1的图4的电路图的一部分。图5是非易失性存储器件1在垂直于z方向的平面中的截面。
作为用于实施图4的第一至第八电阻式存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的配置，图5示出了第一栅电极结构12的第四栅电极层图案122d、第一栅极电介质层310、第一沟道层410、第一阻变结构22、第一至第四位线结构32a、32b、32c和32d、第二沟道层420、第二栅极电介质层320以及第二栅电极结构的第四栅电极层图案124d。尽管为了便于描述而被省略，但结合其他电阻式存储单元的操作，第二栅电极结构14的第四栅电极层图案124d、第三栅极电介质层330、第三沟道层430、第二阻变结构24、第五至第八位线结构34a、34b、34c和34d、第四沟道层440、第四栅极电介质层340以及第三栅电极结构16的第四栅电极层图案126d的配置和功能可以以与以下描述基本相同的方式来解释或描述。
在下文中，作为示例，将具体描述图4的第一存储单元MC1和第八存储单元MC8的驱动方法。
在一个实施例中，在如图5所示的基本水平的平面中，第一存储单元MC1可以由第一栅电极结构12的第四栅电极层图案122d、第一栅极电介质层310、第一沟道层410、第一阻变结构22以及第一位线结构32a组成。
在驱动第一存储单元MC1时，可以在第一栅电极结构12的第一至第四栅电极层图案122a、122b、122c和122d之中选择第四栅电极层图案122d。第四栅电极层图案122d可以对应于图4的第一全局栅电极线GGL1。当向第四栅电极层图案122d施加预定阈值电压的或更高的栅极电压时，在第三方向(即，x方向)上被第四栅电极层图案122d覆盖或与之对应的第一沟道层410中可以形成导电沟道。导电沟道可以在第二方向(即，y方向)上延伸。
当形成了导电沟道时，可以从设置在第一沟道层410的端部处的第一全局源极线(未示出)向导电沟道施加源极电压。因此，预定的沟道电流Ich1可以在第二方向(即，y方向)上流过导电沟道，并且导电沟道可以保持预定的沟道电势。
可以在第一至第四位线结构32a、32b、32c和32d之中选择第一位线结构32a。当向所选择的第一位线结构32a施加位线电压时，第一位线结构32a可以保持预定的位电势。
如上所述，当第一沟道层410中的导电沟道保持沟道电势并且第一位线结构32a保持位电势时，可以向第一阻变结构22的位于第一沟道层410与第一位线结构32a重叠处的区域施加与沟道电势和位电势之差相对应的操作电压。当施加了操作电压时，在导电沟道与第一位线结构32a之间可以出现电荷流CF1。
操作电压可以导致在第一阻变结构22的与第一电阻式存储单元MC1相对应的区域中的写入操作或读取操作。写入操作可以是使用预定的写入操作电压来可变地改变第一阻变结构22的其中第一沟道层410与第一位线结构32a在第三方向上重叠的区域的电阻的操作。在从第一阻变结构22去除写入操作电压之后，已改变的电阻可以以非易失性方式被储存在第一阻变结构22的所述区域中。读取操作可以是使用预定的读取操作电压来读取第一阻变结构22的在第三方向(即，x方向)上的重叠区域的电阻的操作。
在一个实施例中，所述阻变可以通过以下操作发生：当向第一阻变结构22施加不同的写入电压时，在第三方向上在第一阻变结构22的所述重叠区域中产生导电丝，或者使所产生的导电丝关于第三方向被部分地断开的操作。在另一实施例中，所述阻变可以通过以下操作发生：根据不同的写入电压，在第一阻变结构22的重叠区域中产生绝缘薄膜，或去除所产生的绝缘薄膜。
在另一实施例中，第八电阻式存储单元MC8可以由第二电极结构14的第四栅电极层图案124d、第二栅极电介质层320、第二沟道层420、第一阻变结构22以及第四位线结构32d组成。
在驱动第八存储单元MC8时，可以在第二栅电极结构14的第一至第四栅电极层图案124a、124b、124c和124d之中选择第四栅电极层图案124d。第四栅电极层图案124d可以对应于图4的第二全局栅电极线GGL2。当向第四栅电极层图案124d施加预定阈值电压的或更高的栅极电压时，可以在被第四栅电极层图案124d覆盖或与之对应的第二沟道层420中形成导电沟道。导电沟道可以沿第二方向(即，y方向)延伸。
当形成了导电沟道时，可以从设置在第二沟道层420的端部处的第二全局源极线(未示出)施加源极电压。因此，预定的沟道电流Ich2可以在平行于第二方向(即，y方向)的方向上流过导电沟道，并且导电沟道可以保持预定的沟道电势。
因此，可以从第一至第四位线结构32a、32b、32c和32d之中选择第四位线结构32d。当向所选择的第四位线结构32d施加位线电压时，第四位线结构32d可以保持预定的位电势。
如上所述，当第二沟道层420中的导电沟道保持沟道电势并且第四位线结构32d保持位电势时，可以向第一阻变结构22的位于第二沟道层420与第四位线结构32d重叠处的区域施加与沟道电势和位电势之间的差相对应的操作电压。当施加了操作电压时，可以在导电沟道和与第一位线结构32d之间出现电荷流CF2。
操作电压可以导致针对第一阻变结构22的与第八电阻式存储单元MC8相对应的区域的写入操作或读取操作。写入操作可以是使用预定的写入操作电压来可变地改变第一阻变结构22的其中第二沟道层420与第四位线结构32d在第三方向(即，x方向)上重叠的区域的电阻的操作。在从第一阻变结构22去除写入操作电压之后，已改变的电阻可以以非易失性方式被储存在第一阻变结构22的所述区域中。读取操作可以是使用预定的读取操作电压来读取第一阻变结构22的沿第三方向(即，x方向)与第二沟道层420接触的所述区域的电阻的操作。
在一个实施例中，阻变可以通过以下操作发生：当向第一阻变结构22施加不同的写入电压时，在第一阻变结构22的所述重叠区域中在第三方向(即，x方向)上产生导电丝，或者使所产生的导电丝关于第三方向(即，x方向)被部分地断开。在另一实施例中，阻变可以通过以下操作发生：在第一阻变结构22的区域中产生绝缘薄膜，或者去除所产生的绝缘薄膜。
图6是示出根据本公开的另一实施例的非易失性存储器件的立体图。图7是图6的非易失性存储器件的平面图。
参考图6和图7，与图1至图3的非易失性存储器件1相比，非易失性存储器件3还可以包括第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j。
第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j可以被设置在基底绝缘层110上以在第一方向(即，z方向)上延伸。第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j可以被设置为在第一阻变结构22和第二阻变结构24内部彼此间隔开。第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j可以沿着第二方向(即，y方向)被设置在相邻的第一至第八位线结构32a、32b、32c、32d、34a、34b、34c和34d之间。第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j可以使第一阻变结构22的区域和第二阻变结构24的区域(即，在沿着第二方向(即y方向)相邻的电阻式存储层之间)电隔离。因此，可以防止在相邻的电阻式存储层之间的电信号的互相干扰。
在一个实施例中，第一至第五单元绝缘结构50a、50b、50c、50d和50e可以被设置为在第三方向(即，x方向)上与第一沟道层410和第二沟道层420接触。第六至第十单元绝缘结构50f、50g、50h、50i和50j可以被设置为在第三方向(即，x方向)上与第三沟道层430和第四沟道层440相接触。
图8是示意性示出根据本公开的又一实施例的非易失性存储器件的立体图。图9是图8的非易失性存储器件的平面图。
参考图8和图9，与图6和图7的非易失性存储器件3相比，非易失性存储器件4可以包括第一至八位线结构62a、62b、62c、62d、64a、64b、64c和64d，它们具有在x方向上朝向第一至第四沟道层410、420、430和440突出的具有尖端部分62a1、62a2，62b1、62b2、62c1、62c2、62d1、62d2、64a1、64a2、64b1、64b2、64c1、64c2、64d1和64d2。
参考图8和9，第一至第八位线结构62a、62b、62c、62d、64a、64b、64c和64d中的每个可以具有在垂直于第一方向(即z方向)的平面上具有四个顶点的菱形形状。两个顶点可以设置在第一至第四沟道层410、420、430和440的方向上。即，第一至第四位线结构62a、62b、62c和62d可以具有朝向第一沟道层410和第二沟道层420突出的尖端部分62a1、62a2、62b1、62b2、62c1、62c2、62d1和62d2。另外，第五至第八位线结构64a、64b、64c和64d可以具有朝向第三沟道层430和第四沟道层440突出的尖端部分64a1、64a2、64b1、64b2、64c1、64c2、64d1和64d2。
当向第一至第八位线结构62a、62b、62c、62d、64a、64b、64c和64d施加电压时，第一至八位线结构62a、62b、62c、62d、64a、64b、64c和64d的突出的尖端部分62a1、62a2，62b1、62b2、62c1、62c2、62d1、62d2、64a1、64a2、64b1、64b2、64c1、64c2、64d1和64d2可以允许电场集中于突出的尖端部分62a1、62a2、62b1、62b2、62c1、62c2、62d1、62d2、64a1、64a2、64b1、64b2、64c1、64c2、64d1和64d2。在电场集中的情况下，在第一阻变结构22和第二阻变结构24内部可以更有效地或高效地发生阻变操作。例如，通过第一阻变结构22和第二阻变结构24内部的电场集中效应，可以优先产生导电丝，或者可以使所产生的导电丝有效地断开。在另一示例中，在电场集中的第一阻变结构22和第二阻变结构24之内，可以优先发生绝缘层的成核，或者可以优先发生绝缘层的去除。因此，可以经由阻变而有效地写入和储存信号信息。
在其他一些未示出的实施例中，可以在不具有第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j的非易失性存储器件1(上面参考图1至图3进行了描述)中使用包括具有朝向第一至第四沟道层410、420、430和440突出的尖端部分的第一至第八位线结构62a、62b、62c、62d、64a、64b、64c和64d的配置。
图10是示出根据本公开又一实施例的非易失性存储器件的立体图。图11是图10的非易失性存储器件的平面图。图12是图10的非易失性存储器件的沿线B-B′截取的截面图。
参考图10至图12，与以上参考图8和图9描述的非易失性存储器件4相比，非易失性存储器件5可以在第一至第三栅电极结构72、74和76的配置方面不同。
在一个实施例中，第一栅电极结构72可以包括在第一方向(即，z方向)上交替地层叠的第一至第四栅电极层图案722a、722b、722c和722d以及第一至第五栅极绝缘层图案732a、732b、732c、732d和732e。第二栅电极结构74可以包括在第一方向(即，z方向)上交替地层叠的第一至第四栅电极层图案724a、724b、724c和724d以及第一至第五栅极绝缘层图案734a、734b、734c、734d和734e。第三栅电极结构76可以包括在第一方向(即，z方向)上交替地层叠的第一至第四栅电极层图案726a、726b、726c和726d以及第一至第五栅极绝缘层图案736a、736b、736c、736d和736e。
参考图10和图12，第一栅电极结构72的第一至第五栅极绝缘层图案732a、732b、732c、732d和732e可以将第一栅极电介质层310和第一沟道层410关于第一方向(即，z方向)分隔开。因此，第一至第四栅电极层图案722a、722b、722c和722d可以被设置为在第三方向(即，x方向)上与第一栅极电介质层310接触。第一至第五栅极绝缘层图案732a、732b、732c、732d和732e可以被设置为在第三方向(即，x方向)上与第一至第五单元绝缘结构50a、50b、50c、50d和50e以及第一阻变结构22接触。
类似地，第二栅电极结构74的第一至第五栅极绝缘层图案734a、734b、734c、734d和734e可以将第二栅极电介质层320和第三栅极电介质层330以及第二沟道层420和第三沟道层430关于第一方向(即z方向)分隔开。因此，第一至第四栅电极层图案724a、724b、724c和724d可以被设置为与第二栅极电介质层320和第三栅极电介质层330接触。第二栅电极结构74的第一至第五栅极绝缘层图案734a、734b、734c、734d和734e可以被设置为在第三方向(即，x方向)上分别与第一至第十单元绝缘结构50a、50b、50c、50d、50e、50f、50g、50h、50i和50j以及第一阻变结构22和第二阻变结构24接触。
类似地，第三栅电极结构76的第一至第五栅极绝缘层图案736a、736b、736c、736d和736e可以将第四栅极电介质层340和第四沟道层440关于第一方向(即，z方向)分隔开。因此，第一至第四栅电极层图案726a、726b、726c和726d可以被设置为在第三方向(即，x方向)上接触第四栅极电介质层340。第三栅电极结构76的第一至第五栅极绝缘层图案736a、736b、736c、736d和736e可以被设置为在第三方向(即，x方向)上与第六至第十单元绝缘结构50f、50g、50h、50i和50j以及第二阻变结构24接触。
在其他一些未示出的实施例中，实施例的第一至第三栅电极结构72、74和76的配置可以用在以上参考图1至图3描述的非易失性存储器件1中，以及用于参考图6和图7描述的非易失性存储器件3。
如上所述，根据本公开的实施例，栅电极结构、栅极电介质层、沟道层、阻变结构和位线结构被三维地设置在衬底上以有效地实现具有随机存取存储单元的非易失性存储器件。
以上出于说明性目的已经公开了发明构思的实施例。本领域普通技术人员将理解，在不脱离如所附权利要求中公开的本发明构思的范围和精神的情况下，可以进行各种修改、添加和替换。

Claims (20)

1.一种非易失性存储器件，包括：
衬底；
栅电极结构，其设置在所述衬底上，所述栅电极结构包括：在垂直于所述衬底的第一方向上交替层叠的至少一个栅电极层图案和至少一个栅极绝缘层图案，其中，所述栅电极结构在垂直于所述第一方向的第二方向上延伸；
栅极电介质层，其覆盖所述衬底上的所述栅电极结构的侧壁表面的至少一部分，所述栅电极结构的所述侧壁表面是由所述第一方向和所述第二方向形成的平面；
沟道层和阻变结构，其在与所述第一方向和所述第二方向垂直的第三方向上顺序地设置在所述栅极电介质层上；以及
多个位线结构，其在所述阻变结构之内在所述第一方向上延伸并且在所述第二方向上彼此间隔开，
其中，所述多个位线结构被设置为关于所述第三方向与所述沟道层间隔开。
2.根据权利要求1所述的非易失性存储器件，其中，所述多个位线结构中的每个具有柱状。
3.根据权利要求2所述的非易失性存储器件，其中，所述多个位线结构中的每个具有朝向所述沟道层突出的尖端部分。
4.根据权利要求1所述的非易失性存储器件，其中，所述阻变结构包括具有氧空位的氧化物。
5.根据权利要求4所述的非易失性存储器件，其中，所述氧化物包括选自氧化硅、氧化铝、氧化钽、氧化钛和氧化铪中的至少一种氧化物材料。
6.根据权利要求1所述的非易失性存储器件，其中，所述沟道层包括掺杂的半导体、金属氧化物和过渡金属二硫属化物TMDC中的至少一种。
7.根据权利要求1所述的非易失性存储器件，其中，所述栅电极层图案包括选自掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物和导电金属氧化物中的至少一种。
8.根据权利要求1所述的非易失性存储器件，还包括：
源极线，其设置在所述沟道层的端部处并电连接到所述沟道层。
9.根据权利要求1所述的非易失性存储器件，其中，所述栅极电介质层被设置为与所述栅电极层图案的侧壁表面和所述栅极绝缘层图案的侧壁表面接触。
10.根据权利要求1所述的非易失性存储器件，其中，所述栅极绝缘层图案将所述栅极电介质层、所述沟道层和所述阻变结构关于所述第一方向分隔开。
11.根据权利要求10所述的非易失性存储器件，其中，所述栅电极层图案被设置为在所述第三方向上接触所述栅极电介质层，以及
其中，所述栅极绝缘层图案被设置为在所述第三方向上接触所述位线结构。
12.根据权利要求1所述的非易失性存储器件，还包括：
单元绝缘结构，其被设置为在所述第一方向上延伸并且在所述第二方向上被设置在所述多个位线结构之间。
13.根据权利要求12所述的非易失性存储器件，其中，所述单元绝缘结构在所述第二方向上将所述阻变结构分隔开。
14.一种非易失性存储器件，包括：
衬底；
一对栅电极结构，其被设置为在所述衬底上彼此间隔开，所述一对栅电极结构中的每个栅电极结构包括在垂直于所述衬底的第一方向上交替层叠的至少一个栅电极层图案和至少一个栅极绝缘层图案，其中，所述一对栅电极结构中的每个栅电极结构在垂直于所述第一方向的第二方向上延伸；
栅极电介质层和沟道层，其在与所述第一方向和所述第二方向垂直的第三方向上顺序地设置在所述一对栅电极结构的相应的侧壁表面上；
阻变结构，其设置在所述衬底上的所述一对栅电极结构之间，并被设置为接触沟道层；以及
多个位线结构，其在所述阻变结构之内在所述第一方向上延伸并且在所述第二方向上彼此间隔开。
15.根据权利要求14所述的非易失性存储器件，其中，所述多个位线结构被设置为关于所述第三方向与所述一对沟道层间隔开。
16.根据权利要求14所述的非易失性存储器件，其中，所述多个位线结构中的每个具有柱状。
17.根据权利要求14所述的非易失性存储器件，其中，所述多个位线结构中的每个具有朝向所述一对沟道层突出的尖端部分。
18.根据权利要求14所述的非易失性存储器件，其中，所述栅极电介质层被设置为与所述栅电极层图案的侧壁表面和所述栅极绝缘层图案的侧壁表面接触。
19.根据权利要求14所述的非易失性存储器件，其中，所述栅极绝缘层图案将所述栅极电介质层、所述沟道层和所述阻变结构关于所述第一方向分隔开。
20.根据权利要求14所述的非易失性存储器件，还包括：
单元绝缘结构，其被设置为在所述第一方向上延伸并且在所述第二方向上被设置在所述多个位线结构之间。
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