CN102544016A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器件及其制造方法。所述非易失性存储器件包括沿着第一方向延伸的沟道结构，所述沟道结构包括交替层叠在衬底之上的多个层间电介质层和多个沟道层以使每个层间电介质层与多个沟道层中对应的沟道层相邻。字线在沟道结构之上沿着与第一方向交叉的第二方向延伸，栅电极沿着向下的方向突出于字线以与沟道结构的侧壁接触。存储器栅绝缘层被插入到栅电极与沟道结构之间，其中，与层间电介质层的侧壁相比，沟道层的与栅电极接触的侧壁向栅电极突出。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2010年12月30日提交的韩国专利申请No.10-2010-0138858的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括垂直于衬底层叠的多个存储器单元的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使在电源被切断的情况下也保留所存储的数据。各种非易失性存储器件如快闪存储器件得到广泛的使用。
由于制造成硅衬底之上的单层中的二维存储器件的存储器件的集成度达到了技术极限，所以提出了其中垂直于硅衬底层叠多个存储器单元(memeory cell)的三维非易失性存储器件。
发明内容
本发明的实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件由于在垂直方向上层叠有多个存储器单元而具有增加的集成度，具有简单的制造工艺，并且稳定地执行存储器单元操作。
根据本发明的一个实施例，一种非易失性存储器件包括沿第一方向延伸的沟道结构，所述沟道结构包括交替层叠在衬底之上的多个层间电介质层和多个沟道层以使每个层间电介质层与多个沟道层中相应的一个沟道层相邻。所述非易失性存储器件包括在沟道结构之上的字线，所述字线在沟道结构之上沿着与第一方向相交叉的第二方向延伸；以及栅电极，所述栅电极沿着向下的方向突出于字线并与沟道结构的侧壁接触。存储器栅绝缘层被插入到栅电极与沟道结构之间，其中，与层间电介质层的侧壁相比，沟道层的与栅电极接触的侧壁向栅电极突出。
根据本发明的另一实施例，一种制造非易失性存储器件的方法包括以下步骤：形成沿着第一方向延伸的沟道结构，并且所述沟道结构包括交替层叠在衬底之上的多个层间电介质层和多个沟道层，以使每个层间电介质层与多个沟道层中相应的一个沟道层相邻。所述方法还可以包括以下步骤：在包括沟道结构的衬底之上形成存储器栅绝缘层；以及在存储器栅绝缘层之上形成在沟道结构之上沿着与第一方向相交叉的第二方向延伸的字线以及沿着向下的方向突出于字线并与沟道结构的侧壁接触的栅电极。与层间电介质层的侧壁相比，沟道层的与栅电极接触的侧壁可以向栅电极突出。
附图说明
图1A至图1G图示了根据本发明一个实施例的具有三维结构的非易失性存储器件。
图2A至图4E图示了根据本发明一个实施例的制造具有三维结构的非易失性存储器件的方法。
图5A至图6E图示了根据本发明另一实施例的具有三维结构的非易失性存储器件以及制造该非易失性存储器件的方法。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释成被限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或在衬底上的情况，还表示在第一层与第二层之间或在第一层与衬底之间存在至少第三层的情况。
下面，参照图1A至图4E描述根据本发明一个实施例的具有三维结构的非易失性存储器件及其制造方法。
图1A至图1G示出了根据本发明一个实施例的具有三维结构的非易失性存储器件。图1A是非易失性存储器件的立体图，图1B是非易失性存储器件的俯视图。图1C和图1D分别是通过沿着线X1-X2和线X3-X4截取图1A的非易失性存储器件获得的截面图。图1E和图1F分别是通过沿着线Y1-Y2和线Y3-Y4截取图1A的非易失性存储器件获得的截面图。图1G是将图1A中所示的非易失性存储器件的A部分放大的截面图。
参照图1A至图1G，具有三维结构的非易失性存储器件包括：衬底100；沿着第一方向延伸的沟道结构C，其中沟道结构C包括交替层叠在衬底100之上的多个层间电介质层110和多个沟道层120；沿着第二方向延伸的字线WL，所述第二方向与所述第一方向相交叉并且在沟道结构C之上延伸；沿着向下的方向突出于字线WL以与沟道结构C的侧壁接触的栅电极140A；以及插入在栅电极140A与沟道结构C之间的存储栅绝缘层130。
下面，为了便于描述，层间电介质层110和沟道层120层叠的方向被定义为层叠方向或垂直方向。
衬底100例如可以是单晶硅衬底，所述单晶硅衬底可以包括预定的结构(未示出)，如阱和绝缘层。
沟道结构C包括交替层叠的层间电介质层110和沟道层120。层间电介质层110可以是氧化物层或氮化物层。沟道层120可以是每个都用P型或N型杂质掺杂的多晶硅层或单晶硅层。沟道结构C可以通过沿着第一方向延伸以复数形式提供。多个沟道结构C可以被设置为沿着第二方向彼此平行地被它们之间的空间分隔开。
例如，沟道层120的与栅电极140A接触的侧壁(例如，沿着线X1-X2)可以比层间电介质层110的侧壁朝向栅电极140A突出得更多。换言之，沟道结构C的与栅电极140A接触的侧壁可以具有凹凸形状以使沟道层120的宽度可以比层间电介质层110的宽度更宽。
在本发明的这一实施例中，沟道结构C的与栅电极140A接触的侧壁(例如，沿着线X1-X2)具有所述的凹凸形状，而沟道结构C的未与栅电极140A接触的侧壁(例如，沿着线X3-X4)具有基本上平坦的形状(参见图1C和图1D的截面)，但是本发明的范围不限于此。根据本发明的另一实施例，沟道结构C的与栅电极140A接触的侧壁和沟道结构C的未与栅电极140A接触的侧壁可以具有基本相同的凹凸。这将在之后参照图5A至图6E中描述。
通过沿着第二方向延伸可以在沟道结构C上设置多个字线WL。字线WL可以被设置为彼此平行同时彼此被分隔开。字线WL可以包括，例如，导电层140B和硅化物层140C。导电层140B可以是，例如，金属层或掺杂有杂质的多晶硅层。硅化物层140C可以任选地被设置在导电层140B之上以降低字线WL的电阻。例如，硅化物层140C可以由金属硅化物如硅化钨形成。
栅电极140A被设置在字线WL之下以填充沟道结构C与另一沟道结构C之间的空间。简言之，栅电极140A沿着向下的方向突出于字线WL并且被设置在沟道结构C之间以便与沟道结构C的侧壁接触。据此，一个字线WL可以电连接多个栅电极140A。沟道结构C的侧壁与栅电极140A接触可以是指在它们之间利用存储器栅绝缘层130的间接接触。
如上所述，在沟道结构C与栅电极140A接触的侧壁中，沟道层120的侧壁比层间电介质层110的侧壁向栅电极140A突出得更多，并且栅电极140A的侧壁可以沿着沟道结构C的侧壁轮廓形成。因此，由于栅电极140A不仅与沟道层120的侧壁接触还与沟道层120上表面的一部分和沟道层120下表面的一部分接触，所以可以增加栅电极140A与沟道层120之间的接触面积。
栅电极140A可以是导电层，诸如金属层或掺杂有杂质的多晶硅层。在本发明的这一实施例中，栅电极140A可以是与字线WL的导电层140B的材料基本上相同的材料，但是本发明的范围不必被限定于此。
存储器栅绝缘层130可以通过俘获电荷并使栅电极140A与沟道结构C彼此电绝缘来存储数据。存储器栅绝缘层130可以至少被插入到栅电极140A与沟道结构C之间。存储器栅绝缘层130可以包括，例如，隧道绝缘层130A、电荷俘获层130B和电荷阻挡层130C。隧道绝缘层130A可以被设置为靠近沟道结构C，电荷阻挡层130C可以被设置为靠近栅电极140A，而电荷俘获层130B可以被设置在隧道绝缘层130A与电荷阻挡层130C之间(参照图1G)。
隧道绝缘层130A可以用于沟道层120与电荷俘获层130B之间的电荷隧穿。例如，隧道绝缘层130A可以是氧化物层。电荷俘获层130B通过在其深能级俘获位置中俘获电荷来储存数据。电荷俘获层130B可以是氮化物层。另外，电荷阻挡层130C阻挡电荷俘获层130B内部的电荷向栅电极140A转移。电荷阻挡层130C可以是氧化物层，诸如硅氧化物层或金属氧化物层。据此，存储器栅绝缘层130可以是ONO(氧化物-氮化物-氧化物)层。
存储器栅绝缘层130不仅可以被插入到栅电极140A与沟道结构C之间，还可以被插入到字线WL与沟道结构C之间，以及衬底100与栅电极140A之间，如本发明的这一实施例所示。但是，这与根据本发明实施例的非易失性存储器件的操作无关，并且存储器栅绝缘层130在制造非易失性存储器件的工艺中保留下来。
栅间电介质层150是用于使一个字线WL和所述一个字线WL之下的栅电极140A与相邻字线WL和所述相邻字线WL之下的栅电极140A绝缘的绝缘层。栅间电介质层150可以填充字线WL之间的空间和所述字线WL之间的空间之下的沟道结构C之间的空间。栅间电介质层150未在立体图(图1A)中示出，但是在截面图(图1D、图1E和图1F)中示出。
具有三维结构的非易失性存储器件包括多个存储器单元MC(参照图1B)，所述存储器单元包括沟道层120、存储器栅绝缘层130和栅电极140A。存储器单元MC可以被水平地设置成第一和第二方向的矩阵形式，同时沿着垂直方向被层叠为多个层。层叠的存储器单元的数量与层叠的沟道层120的数量相同。在这一实施例中，存储器单元被层叠为5层，但是本发明的范围不限于此，层叠的沟道层120的数量和存储器单元MC的数量可以改变。
可以通过将存储器单元MC串联耦接来在源极选择线(未示出)与漏极选择线(未示出)之间形成一个串ST，这些存储器单元在预定的一个层中沿着第一方向排列并共用同一个沟道层120。串ST可以沿着垂直方向被层叠在多个层中。被层叠在多个层中同时共用同一个沟道结构C的串ST可以与同一个位线(未示出)耦接。虽然未在图中示出，漏极选择线被形成为分别与沟道层120一一对应并且与串ST耦接。
另外，在预定的层中沿着第二方向排列的共用同一个字线WL的多个存储器单元MC可以形成一个页PAGE。页PAGE可以沿着垂直方向被层叠在多个层中。简言之，一个字线WL与多层页PAGE耦接。
在具有上述结构的非易失性存储器件中，可以通过将与目标页PAGE耦接的漏极选择线使能并将其它漏极选择线禁止来选择目标页PAGE。因此，可以通过以页PAGE为基础读取目标存储器单元MC中存储的数据或将数据存储在目标存储器单元中来执行读取/写入操作。
由于上述根据本发明的实施例的具有三维结构的非易失性存储器件包括沿着垂直方向层叠的多个存储器单元MC，所以可以提高存储器单元MC的集成度。
另外，由于栅电极140A被形成为围绕沟道层120的相比于层间电介质层110突出的部分，因此可以提高栅电极140A与沟道层120之间的接触面积。因此，存储器单元MC可以更稳定地操作。
参照图1A至图4E描述根据本发明的一个实施例的制造具有三维结构的非易失性存储器件的方法。图1A至图1G中描述的非易失性存储器件可以通过图2A至图4E中描述的方法来制造。但是，本发明的范围不限于此。图1A至图1G中描述的非易失性存储器件可以通过其它的制造工艺制造。
图2A至图4E描述了根据本发明一个实施例的制造具有三维结构的非易失性存储器件的方法。图2A至图4E示出了制造图1A至图1G的非易失性存储器件的中间制造工艺。图2A、图3A和图4A是从非易失性存储器件的顶部看到的俯视图。图2B、图3B、图3C、图4B和图4C是沿着图2A、图3A和图4A中所示的非易失性存储器件的线X1-X2和线X3-X4截取的截面图。图1D、图2C、图2D、图3D、图3E、图4D和图4E是沿着图2A、图3A和图4A中所示的非易失性存储器件的线Y1-Y2和线Y3-Y4截取的截面图。对图1A至图1G中相同的组成元件赋予相同的附图标记。因此，省略对这些相同组成元件的详细描述。
参照图2A至图2D，在衬底100之上形成多个初始沟道结构C’，所述多个初始沟道结构C’沿着第一方向延伸并且包括交替层叠的多个层间电介质层112和多个沟道层120。衬底100包括预定的所需结构，诸如阱和隔离层。初始沟道结构C’可以被设置为沿着第二方向彼此被它们之间的预定空间分隔开并且相互平行。使用术语“初始”的原因是因为在后续工艺期间可能存在形状的改变。现在详细地描述形成初始沟道结构C’的方法。
首先，在衬底100之上交替沉积用于形成初始层间电介质层112的绝缘层和用于形成沟道层120的材料层。如上所述，用于形成初始层间电介质层112的绝缘层可以是，例如，氧化物层或氮化物层，用于形成沟道层120的材料层可以是，例如，掺杂有P型杂质或N型杂质的单晶硅层或多晶硅层。
通过选择性地刻蚀绝缘层和材料层可以形成沿着第一方向延伸的多个初始沟道结构C’。由于初始沟道结构C’的初始层间电介质层112和沟道层120被共同地刻蚀，所以初始沟道结构C’的侧壁通常可以被形成为平面。换言之，沟道层120的侧壁和初始层间电介质层112的侧壁被设置在同一水平上而没有突出部分。
作为上述工艺的结果，暴露出衬底100的沟槽T1被设置在初始沟道结构C’之间。
然后，可以对包括初始沟道结构C’的衬底结构执行离子注入工艺，以便控制存储器单元MC的阈值电压。
参照图3A至图3E，在包括多个初始沟道结构C’的衬底100之上形成栅间电介质层150以使栅电极与字线WL彼此绝缘，这将在后面描述。栅间电介质层150可以被形成为填充字线WL之间的空间和设置在字线WL之间的所述空间之下的初始沟道结构C’之间的空间。据此，栅间电介质层150可以具有沿着第二方向延伸的线的形状。
具体而言，在包括初始沟道结构C’的衬底100之上形成绝缘层使所述绝缘层在充分地填充第一沟槽T1的同时在初始沟道结构C’之上具有预定厚度t1。然后，在绝缘层之上形成暴露出将要形成字线WL的区域的掩模图案(未示出)，通过使用掩模图案作为刻蚀掩模并刻蚀绝缘层来暴露出衬底100。据此形成栅间电介质层150。栅间电介质层150沿着第二方向延伸，并且栅间电介质层150的下表面遵循设置在栅间电介质层150之下的结构的轮廓。换言之，栅间电介质层150可以被形成为在初始沟道结构C’中的设置有初始沟道结构C’的部分之上具有预定厚度t1，并且填充第一沟槽T1，在初始沟道结构C’中未设置初始沟道结构C’的部分之上具有预定厚度t1，同时沿着第二方向延伸。栅间电介质层150可以是氧化物层或氮化物层。
作为以上工艺的结果，在初始沟道结构C’之间和栅间电介质层150之间设置有暴露出衬底100的岛型空间，且在岛型空间之上，在栅间电介质层150之间设置有沿着第二方向延伸的线型空间。在下文，由初始沟道结构C’和栅间电介质层150限定的岛型空间和线型空间被称为第二沟槽T2。第二沟槽T2暴露出初始沟道结构C’的侧壁的部分。
参照图4A至图4E，通过将初始沟道结构C’的侧壁中由第二沟槽T2暴露出的初始层间电介质层112的侧壁去除预定的宽度W来缩小初始层间电介质层112的宽度。此后，宽度被缩小的初始层间电介质层112被称为层间电介质层110。可以通过各向同性刻蚀工艺例如湿法刻蚀工艺来对初始层间电介质层112执行将每个初始层间电介质层112的侧壁去除预定宽度W的工艺。
作为所述工艺的结果，在衬底110之上形成了交替层叠有层间电介质层110和沟道层120的最终沟道结构C。此后，为了方便描述，由沟道结构C和栅间电介质层150限定的空间被称为第三沟槽T3。换言之，第三沟槽T3包括沟道结构C之间且在栅间电介质层150之间的岛型空间以及在所述岛型空间的上部中且在栅间电介质层150之间的线型空间。用通过后续工艺形成的栅电极填充第三沟槽T3的岛型空间，通过后续工艺可以用字线WL填充第三沟槽T3的线型空间。在稍后详细描述相应部分时将对此进行描述。
根据所述制造方法，由于层间电介质层110的第二方向宽度比沟道层120的第二方向宽度窄，所以，沟道结构C的侧壁之中的与第三沟槽T3相对应的沟道层120的侧壁相比于层间电介质层110的侧壁向第三沟槽T3的岛型空间突出。简言之，由第三沟槽T3暴露出的沟道结构C的侧壁可以具有凹凸形状，所述凹凸形状包括与层间电介质层110对应的凹部和与沟道层120对应的凸部。
再参照图1A至图1G，在其中形成有第三沟槽T3的衬底结构之上形成存储器栅绝缘层130，然后通过在存储器栅绝缘层130之上形成填充第三沟槽T3的导电层来形成填充第三沟槽T3岛型空间的栅电极140A和填充第三沟槽T3线型空间的字线WL。本文中，字线WL可以具有层叠有导电层140B和硅化物层140C的双层结构，但是本发明的范围不限于此。
具体而言，在包括其中所形成的第三沟槽T3的衬底结构之上顺序地沉积隧道绝缘层130A、电荷俘获层130B和电荷阻挡层130C作为存储器栅绝缘层130。例如，可以顺序地沉积氧化物层、氮化物层和氧化物层作为存储器栅绝缘层130。
然后，在存储器栅绝缘层130之上形成填充第三沟槽T3的导电层。例如，可以通过在包括存储器栅绝缘层130的衬底结构之上沉积导电层并使用存储器栅绝缘层130作为抛光停止层执行抛光工艺来形成填充第三沟槽T3的导电层。填充第三沟槽T3的导电层用于形成栅电极140A和字线WL。填充第三沟槽T3的导电层可以是金属层或掺杂有杂质的多晶硅层。
然后，通过执行硅化工艺在导电层的最上部分中形成硅化物层140C。可以通过使用金属材料如钛(Ti)、钽(Ta)、镍(Ni)和钴(Co)作为源并在约100℃至约1500℃范围的温度下执行热处理来执行硅化工艺。
根据本实施例的工艺，可以形成填充第三沟槽T3岛型空间的栅电极140A和填充第三沟槽T3线型空间的字线WL。在执行硅化工艺时，字线WL可以具有导电层140B和硅化物层140C的双层结构。
在制造根据本发明实施例的非易失性存储器件的方法中，仅仅通过增加一次刻蚀工艺就可以将沟道层120形成为比层间电介质层110突出得更多，据此，在不使工艺复杂化的情况下可以提高所制造的非易失性半导体器件的操作特性。
另外，由于可以通过用导电层填充由沟道结构C和栅间电介质层150限定的第三沟槽T3的方法来形成栅电极140A和字线WL，因此，与使用刻蚀工艺的情况相比，易于将栅电极140A和字线WL图案化和易于保证可靠性。
此外，由于通过用导电层同时填充第三沟槽T3的岛型空间和线型空间可以同时地形成栅电极140A和字线WL，所以可以简化制造工艺。
下面，参照图2A至图2D和图5A至图6E描述根据本发明另一实施例的具有三维结构的非易失性存储器件及其制造方法。
图5A至图6E图示了根据本发明另一实施例的具有三维结构的非易失性存储器件及其制造方法。图5A和图6A是从顶部示出的非易失性存储器件的俯视图。图5B、图6B和图6C是沿着图5A和图6A的线X1-X2和线X3-X4截取的截面图，图5C、图5D、图6D和图6E是沿着图5A和图6A的线Y1-Y2和线Y3-Y4截取的截面图。在本实施例的描述中，描述与前述实施例的区别，省略对其它部分的描述。
再参照图2A至图2D，设置多个初始沟道结构C’，所述初始沟道结构C’沿着第一方向延伸且包括交替层叠在衬底100之上的多个初始层间电介质层112和多个沟道层120。
参照图5A至图5D，通过将初始沟道结构C’的侧壁之中的初始层间电介质层112侧壁的一部分去除而使初始层间电介质层112在第二方向上的宽度缩小预定宽度W。在此，具有缩小的宽度的初始层间电介质层112被称为层间电介质层210。
作为所述工艺的结果，在衬底100之上形成其中交替层叠有层间电介质层210和沟道层120的最终沟道结构C”。下面，为了方便描述，由沟道结构C”限定的空间被称为第四沟槽T4。第四沟槽T4被设置在沟道结构C”之间，并且完全地具有线形。
在所述工艺之后，沟道结构C”侧壁之中的沟道层120的侧壁相比于层间电介质层210的侧壁向第四沟槽T4突出。换言之，沟道结构C”的整个侧壁可以具有凹凸形状，所述凹凸形状包括与层间电介质层210相对应的凹部和与沟道层120相对应的凸部。
参照图6A至图6E，在包括沟道结构C”的衬底100之上形成使栅电极与字线绝缘的栅间电介质层150，所述栅电极和所述字线将在后面描述。栅间电介质层150可以被形成为填充字线之间的空间和所述字线之间的空间之下的沟道结构C”之间的空间，这与本发明的上述实施例中的相同。
作为所述工艺的结果，在沟道结构C”与栅间电介质层150之间设置了暴露出衬底100的岛型空间，并且在所述岛型空间之上的栅间电介质层150之间设置了沿着第二方向延伸的线型空间。岛型空间和线型空间可以具有与上述第三沟槽T3基本相同的形状。
本工艺的后续工艺，即在包括第三沟槽T3的衬底结构之上形成存储器栅绝缘层130、然后在存储器栅绝缘层130之上形成填充第三沟槽T3的栅电极140A和字线WL的工艺，与前述实施例相同。
总之，除了相反地执行图3A至图3E中所示的形成栅间电介质层150的工艺和图4A至图4E中所示的去除沟道层120侧壁的一部分以缩小宽度的工艺之外，制造根据本发明实施例的非易失性存储器件的所述方法基本上与本发明的前述实施例相同。据此，在根据本发明实施例的非易失性存储器件中，相比于层间电介质层210，不仅沟道层120的与栅电极140A接触的侧壁而且沟道层120的未与栅电极140A接触的侧壁向栅电极140A突出。
如上所述，根据本发明实施例制造的非易失性存储器件及其制造方法可以具有前述实施例中可获得的全部效果。
根据本发明实施例的非易失性存储器件及其制造方法由于沿着垂直方向层叠多个存储器单元所以可以提高集成度，可以容易地被制造，并且可以稳定地执行存储器单元操作。
虽然已经结合具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (14)

1.一种非易失性存储器件，包括：
沿着第一方向延伸的沟道结构，所述沟道结构包括交替层叠在衬底之上的多个层间电介质层和多个沟道层以使每个层间电介质层与所述多个沟道层中对应的沟道层相邻；
所述沟道结构之上的字线，所述字线被配置为沿着与所述第一方向相交叉的第二方向延伸；
栅电极，所述栅电极被配置为沿着向下的方向突出于所述字线并且与所述沟道结构的侧壁接触；以及
存储器栅绝缘层，所述存储器栅绝缘层被配置为插入到所述栅电极与所述沟道结构之间，
其中，与所述层间电介质层的侧壁相比，所述沟道层的与所述栅电极接触的侧壁向所述栅电极突出。
2.如权利要求1所述的非易失性存储器件，其中，与所述层间电介质层的侧壁相比，所述沟道层的未与所述栅电极接触的侧壁沿着所述第二方向朝着所述栅电极突出。
3.如权利要求1所述的非易失性存储器件，其中，所述存储器栅绝缘层包括隧道绝缘层、电荷俘获层和电荷阻挡层，并且
所述隧道绝缘层被设置为靠近所述沟道结构，所述电荷阻挡层被设置为靠近所述栅电极，所述电荷俘获层被设置在所述隧道绝缘层与所述电荷阻挡层之间。
4.如权利要求1所述的非易失性存储器件，其中，所述字线包括在所述字线最上层的硅化物层。
5.如权利要求1所述的非易失性存储器件，其中，所述字线包括其中顺序地层叠有导电层和硅化物层的结构，并且
所述字线的导电层与所述栅电极由相同的材料形成。
6.如权利要求1所述的非易失性存储器件，还包括：
栅间电介质层，所述栅间电介质层被配置为填充所述字线与所述栅电极之间的空间。
7.一种制造非易失性存储器件的方法，包括以下步骤：
形成沟道结构，所述沟道结构沿着第一方向延伸并且包括交替层叠在衬底之上的多个层间电介质层和多个沟道层，以使每个层间电介质层与所述多个沟道层中对应的一个沟道层相邻；
在包括所述沟道结构的衬底结构之上形成存储器栅绝缘层；以及
在所述存储器栅绝缘层之上形成在所述沟道结构之上的沿着与所述第一方向交叉的第二方向延伸的字线和沿着向下的方向突出于所述字线并且与所述沟道结构的侧壁接触的栅电极，
其中，与所述层间电介质层的侧壁相比，所述沟道层的与所述栅电极接触的侧壁向所述栅电极突出。
8.如权利要求7所述的方法，其中，形成所述沟道结构的步骤包括以下步骤：
形成初始沟道结构，所述初始沟道结构包括交替层叠在衬底之上的多个初始层间电介质层和多个沟道层，所述初始沟道结构沿着第一方向延伸并且具有平坦的侧壁；以及
将每个初始层间电介质层的每个侧壁的宽度去除预定的宽度。
9.如权利要求8所述的方法，其中，通过各向同性刻蚀工艺来执行将每个层间电介质层的每个侧壁去除预定宽度。
10.如权利要求8所述的方法，还包括以下步骤：
形成栅间电介质层，所述栅间电介质层限定将要形成所述字线和所述栅电极的空间，
其中形成所述栅间电介质层的步骤是在以下步骤中的一个之后执行的：在将每个初始层间电介质层的每个侧壁去除预定宽度之前形成所述初始沟道结构；以及在将每个初始层间电介质层的每个侧壁去除预定宽度之后形成所述初始沟道结构。
11.如权利要求7所述的方法，还包括以下步骤：
形成栅间电介质层，所述栅间电介质层限定将要形成所述字线和所述栅电极的空间。
12.如权利要求11所述的方法，其中，形成所述字线和所述栅电极的步骤包括以下步骤：
用导电层填充由所述栅间电介质层限定的空间。
13.如权利要求12所述的方法，还包括以下步骤：
通过执行硅化工艺在所述导电层的最上层中形成硅化物层。
14.如权利要求7所述的方法，其中，形成所述存储器栅绝缘层的步骤包括以步骤：
顺序地形成隧道绝缘层、电荷俘获层和电荷阻挡层。
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