CN111883512A - 半导体装置及包括半导体装置的存储器装置和系统 - Google Patents

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Abstract

半导体装置及包括半导体装置的存储器装置和系统。根据本公开的实施方式的半导体装置可以包括：层叠结构，其包括交替层叠的多个第一导电图案和多个电介质层，层叠结构具有使得第一导电图案中的任何一个比紧接着位于其上方的第一导电图案进一步突出的阶梯结构；多个第二导电图案，其分别形成在第一导电图案的突出部上方；多个接触插塞，其分别与多个第二导电图案交叠，并且穿过交叠的第二导电图案和层叠结构；以及密封层图案，其插置于第一导电图案和接触插塞之间并且将第一导电图案与接触插塞分离开。

Description

半导体装置及包括半导体装置的存储器装置和系统
技术领域
本专利文档涉及一种存储器装置，并且更具体地，涉及一种存储器装置及用于制造存储器装置的方法。
背景技术
已经开发了可以存储数据并且即使在电源中断时也可以保留所存储的数据的非易失性存储器装置，例如，NAND型闪存装置。
近年来，随着具有在半导体基板上形成为单层的存储器单元的二维存储器装置的集成度的增加已经达到极限，已经提出了具有在半导体基板上层叠成多层的存储器单元的各种三维存储器装置。
发明内容
在一个实施方式中，一种半导体装置可以包括：层叠结构，其包括交替层叠的多个第一导电图案和多个电介质层，层叠结构具有使得第一导电图案中的任何一个比紧接着位于其上方的第一导电图案进一步突出的阶梯结构；多个第二导电图案，其分别形成在第一导电图案的突出部上方；多个接触插塞，其分别与多个第二导电图案交叠，并且穿过交叠的第二导电图案和层叠结构；以及密封层图案，其被插置于第一导电图案和接触插塞之间并且将第一导电图案与接触插塞分离开。
在另一实施方式中，一种用于制造半导体装置的方法可以包括：形成包括交替层叠的多个牺牲层和多个电介质层的层叠结构，层叠结构具有使得牺牲层中的任何一个牺牲层比紧接着位于其上方的牺牲层进一步突出的阶梯结构；在多个牺牲层的突出部上方分别形成多个牺牲焊盘；形成分别与多个牺牲焊盘交叠并穿过交叠的牺牲焊盘和层叠结构的的多个接触孔；通过使牺牲层的通过接触孔暴露出的部分凹陷而形成凹槽；形成填充凹槽的密封层；形成填充接触孔的接触插塞；形成穿过层叠结构的狭缝；去除通过狭缝暴露出的牺牲层和牺牲焊盘；以及用导电材料填充已经从中去除了牺牲层和牺牲焊盘的空间。
在另一实施方式中，一种用于制造半导体装置的方法可以包括：形成包括交替层叠的多个牺牲层和多个电介质层的层叠结构，层叠结构具有使得牺牲层中的任何一个牺牲层比紧接着位于其上方的牺牲层进一步突出的阶梯结构；在多个牺牲层的突出部上方分别形成多个牺牲焊盘；形成分别与多个牺牲焊盘交叠并穿过交叠的牺牲焊盘和层叠结构的多个接触孔；在接触孔的侧壁上形成密封层；形成填充其上形成有密封层的接触孔的接触插塞；形成穿过层叠结构的狭缝；去除通过狭缝暴露出的牺牲焊盘，并去除通过牺牲焊盘的去除而暴露出的密封层；去除通过狭缝暴露出的牺牲层；以及用导电材料填充已经从中去除了牺牲层和牺牲焊盘的空间。
在又一实施方式中，一种存储器装置可以包括：层叠结构，其形成在单元阵列区域和接触区域中并且包括交替层叠的多个第一导电图案和多个电介质层，其中层叠结构具有使得第一导电图案中的任何一个在接触区域中比紧接着位于其上方的第一导电图案进一步突出的阶梯结构；沟道柱，其穿过单元阵列区域的层叠结构；存储器层，其插置于沟道柱和第一导电图案之间；多个第二导电图案，其分别形成在接触区域中的多个第一导电图案的突出部上方；多个接触插塞，其分别与多个第二导电图案交叠，并且穿过交叠的第二导电图案和层叠结构；以及密封层图案，其插置于第一导电图案和接触插塞之间并且将第一导电图案与接触插塞分离开。
在又一实施方式中，一种系统可以包括：存储器装置，其用于存储数据；主机，其访问存储器装置中存储的数据；以及控制器，其用于在主机和存储器装置之间响应于主机的请求来控制存储器装置，其中，存储器装置包括：层叠结构，其形成在单元阵列区域和接触区域中并且包括交替层叠的多个第一导电图案和多个电介质层，其中层叠结构具有使得第一导电图案中的任何一个在接触区域中比紧接着位于其上方的第一导电图案进一步突出的阶梯结构；沟道柱，其穿过单元阵列区域的层叠结构；存储器层，其插置于沟道柱和第一导电图案之间；多个第二导电图案，其分别形成在接触区域中的多个第一导电图案的突出部上方；多个接触插塞，其分别与多个第二导电图案交叠，并且穿过交叠的第二导电图案和层叠结构；以及密封层图案，其插置于第一导电图案和接触插塞之间并且将第一导电图案与接触插塞分离开。
附图说明
图1A是例示根据本公开的实施方式的存储器装置的单元阵列的电路图；图1B是对应于图1A所示的单元阵列的立体图；并且图1C是图1B所示的部分A的放大图。
图2A和图2B分别是例示根据本公开的实施方式的存储器装置的截面图和顶视图。
图3A和图3B至图11A和图11B是例示根据本公开的另一实施方式的存储器装置及用于制造存储器装置的方法的图。
图12A和图12B是例示根据本公开的另一实施方式的存储器装置及用于制造存储器装置的方法的截面图。
图13A和图13B至图17A和图17B是例示根据本公开的另一实施方式的存储器装置及用于制造存储器装置的方法的图。
图18A和图18B至图24A和图24B是例示根据本公开的另一实施方式的存储器装置及用于制造存储器装置的方法的图。
图25示出了能够实现上述实施方式的存储器电路或半导体装置的设备或系统的示例。
具体实施方式
下面将参照附图描述各种实施方式。然而，本公开可以以不同的形式实施并且不应被构造为限于本文阐述的实施方式。相反，提供这些实施方式使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。在整个本公开中，贯穿本公开的各个附图和实施方式，相似的附图标记指代相似的部件。附图不一定按比例绘制，并且在一些情况下，可能已经夸大了比例以清楚地例示实施方式的特征。
各种实施方式涉及可以使得能够改进工艺并且可以具有减小的面积的半导体装置、用于制造该半导体装置的方法以及包括该半导体装置的存储器装置和系统。
图1A是例示根据本公开的实施方式的存储器装置的单元阵列的电路图；图1B是对应于图1A所示的单元阵列的立体图；并且图1C是图1B所示的部分A的放大图。
参照图1A，根据实施方式的存储器装置的单元阵列可以包括多个串、多条位线BL、多条字线WL、多条漏极选择线DSL、多条源极选择线SSL、和公共源极线CSL。这里，串的数量、位线BL的数量、字线WL的数量、漏极选择线DSL的数量以及源极选择线SSL的数量不限于图中所示的那些，并且可以根据需要进行各种更改。
串可以连接在位线BL和公共源极线CSL之间。图1A示出了三个串连接至位线BL中的每一条的情况，但是连接至每条位线BL的串的数量可以以各种方式改变。每个串可以包括串联连接的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。图1A示出了在一个源极选择晶体管SST和一个漏极选择晶体管DST之间串联连接八个存储器单元MC的情况，但是源极选择晶体管SST的数量、漏极选择晶体管DST的数量和连接在它们之间的存储器单元MC的数量可以进行各种改变。在实施方式中，存储器单元MC和串可以分别是NAND闪存单元和NAND串。
源极选择晶体管SST的两个结可以分别连接至公共源极线CSL和相邻存储器单元MC的一个结，并且栅极可以连接至对应的源极选择线SSL。存储器单元MC的两个结可以分别连接至相邻存储器单元MC以及相邻源极选择晶体管SST或相邻漏极选择晶体管DST的一个结，并且栅极可以连接至对应的字线WL。漏极选择晶体管DST的两个结可以分别连接至对应的位线BL和相邻存储器单元MC的一个结，并且栅极可以连接至对应的漏极选择线DSL。
在上述存储器装置中，可以通过控制施加于连接至被选存储器单元MC的字线WL、分别连接至包括被选存储器单元MC的串的源极选择晶体管SST和漏极选择晶体管DST的源极选择线SSL和源极选择线DSL、以及连接至包括被选存储器单元MC的串的位线BL的偏置，来执行针对被选存储器单元MC的诸如写入和读取之类的操作。每个存储器单元MC可以存储一个比特或更多个比特。例如，每个存储器单元MC可以用作单级单元(SLC)、多级单元(MLC)或三级单元。
参照图1B，图1A所示的单元阵列可以具有其中存储器单元MC在垂直于基板SUB的方向上布置和/或层叠的三维结构。
基板SUB可以包括半导体基板，并且还可以包括形成在半导体基板中和/或上的各种元件(未示出)。在一个示例中，基板SUB可以包括诸如硅之类的包含预定导电类型(例如，p型)的杂质的半导体基板、以及形成在半导体基板中并且是与半导体基板的导电类型不同的导电类型(例如，n型)的杂质区域。该杂质区域可以用作公共源极线CSL。在另一示例中，基板SUB可以包括半导体基板和形成在半导体基板上的图案化的半导体层。在图案化的半导体层中，还可以形成用作公共源极线CSL的杂质区域。
在基板(SUB)上，可以设置有多个层叠结构，每个层叠结构沿着X方向延伸，并且其中多个栅电极层GE和多个栅间电介质层IGD沿着Z方向交替层叠。多个层叠结构可以布置为沿着Y方向彼此间隔开。多个栅电极层GE可以用作源极选择线SSL、字线WL或漏极选择线DSL。例如，在实施方式中，最低栅电极层GE可以用作源极选择线SSL，最高栅电极层GE可以用作漏极选择线DSL，而其余栅电极层GE可以用作字线WL。
另外，在基板SUB上，可以设置有沟道柱CP，沟道柱CP连接至基板并且穿过其中栅电极层GE和栅间电介质层IGD交替层叠的层叠结构。每个沟道柱CP可以连接至基板SUB的必要部分，例如，上述半导体基板或半导体层的一部分。每个沟道柱CP可以具有沿着Z方向延伸的圆柱形状，并且可以包括诸如硅之类的半导体材料。
在每个沟道柱CP和每个其中栅电极层GE和栅间电介质层IGD交替层叠的层叠结构之间，可以设置存储器层ML。存储器层ML可以包括由从沟道柱CP顺序地布置的隧道电介质层Tox、电荷储存层CTN和电荷阻挡层Box构成的三层(参见图1C)。在实施方式中，存储器层ML具有在围绕沟道柱CP的侧表面的同时在Z方向上延伸的圆柱形状，但是不限于图中所示，并且只要存储器层ML位于用作字线WL的栅电极层GE与沟道柱CP之间，存储器层ML的形状可以进行各种变型。
在用作漏极选择线DSL的栅电极层GE与沟道柱CP之间和/或在用作源极选择线SSL的栅电极层GE与沟道柱CP之间，也可以形成与存储器层ML不同的栅电介质层(未示出)代替存储器层ML。
围绕一个沟道柱CP的一条字线WL和设置在它们之间的存储器层ML可以形成一个存储器单元MC；围绕一个沟道柱CP的一条源极选择线SSL和设置在它们之间的存储器层ML(或栅电介质层(未示出))可以形成一个源极选择晶体管SST；并且围绕一个沟道柱CP的一条漏极选择线DSL和设置在它们之间的存储器层ML(或栅电介质层(未示出))可以形成一个漏极选择晶体管DST。另外，沿着一个沟道柱CP层叠的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可以形成一个串。
在每个沟道柱CP的顶部，可以设置漏极接触DC。漏极接触DC可以包括诸如掺杂有预定导电类型(例如，n型)的杂质的硅之类的半导体材料。
在漏极接触DC上，可以设置位线BL，位线BL被布置为在Y方向上延伸的同时沿着X方向彼此间隔开。
结果，可以在基板SUB上以三维实现图1A的单元阵列，如图1B所示。
如图1B所示，其中栅电极层GE和栅间电介质层IGD交替地层叠的层叠结构还可以在X方向上延伸并且可以终止于不设置存储器单元MC的区域中。其中栅电极层GE和栅间电介质层IGD交替层叠的该层叠结构的端部可以被图案化为大致具有阶梯形状，以形成与每个栅电极层GE连接的接触插塞。将参照图2A和图2B对此进行描述。
图2A和图2B分别是例示根据本公开的实施方式的存储器装置的截面图和顶视图。例如，图2A是沿着图2B的线X-X'截取的截面图。
参照图2A和图2B，实施方式的存储器装置可以包括单元阵列区域A1和接触区域A2。
单元阵列区域A1是其中设置有多个存储器单元的区域，并且可以具有与图1B所示的单元阵列的结构相似的结构。单元阵列区域A1对应于通过在X方向上切割图1B的单元阵列而获得的截面。然而，为了便于解释，示出了仅包括图1B所示的单元阵列的一部分，即，在X方向和Y方向中的每个方向布置的三个栅电极层GE和两个沟道柱CP。如上所述，单元阵列区域A1可以包括：层叠结构ST，其中多个栅电极层GE和多个栅间电介质层IGD交替层叠在基板SUB上；沟道柱CP，其形成为穿过层叠结构ST；以及存储器层ML，其插置于层叠结构ST和沟道柱CP之间。层叠结构ST可以沿Y方向布置并且可以通过狭缝S彼此分离。在实施方式中，存储器层ML具有围绕沟道柱CP的侧壁的形状，但不限于此，并且只要存储器层ML插置于沟道柱CP和栅电极层GE之间，存储器层ML可以具有各种形状。例如，可以改变存储器层ML的形状，使得可以沿着每个栅电极层GE的顶表面、面对沟道柱CP的侧部及其底表面形成存储器层ML。另外，沟道柱CP也可以具有诸如中空圆柱形状之类的各种形状，只要它在Z方向上延伸即可。
层叠结构ST可以在X方向上延伸，并且也可以位于与单元阵列区域A1相邻的接触区域A2中的基板SUB上。由于层叠结构ST可以终止于接触区域A2，因此接触区域A2的层叠结构ST以下将称为“层叠结构ST的端部”。层叠结构ST的端部可以通过称为减薄(slimming)的蚀刻工艺来图案化以大致具有阶梯形状。因此，定位在距基板SUB预定高度处的任何栅电极层GE可以具有比紧接着位于其上方的栅电极层GE在X方向上进一步朝向接触区域A2突出的部分。在下文中，在栅电极层GE当中，任何栅电极层GE中比紧接着位于其上方的栅电极层GE朝向接触区域A2进一步突出的部分将称为栅电极层GE的突出部。单元阵列区域A1中的狭缝S可以延伸至接触区域A2并且使在接触区域A2中沿X方向布置的层叠结构ST的端部彼此分离开。
在单元阵列区域A1和接触区域A2中的每一个的基板SUB和层叠结构ST上，可以形成覆盖它们的层间电介质层ILD。
尽管图中未示出，但是在单元阵列区域A1中，还可以形成穿过层间电介质层ILD并且分别连接至沟道柱CP的漏极接触插塞、以及在将这些漏极接触插塞彼此连接的同时在层间电介质层ILD上沿一个方向延伸的位线等。
在接触区域A2中，可以形成接触插塞C，接触插塞C穿过层间电介质层ILD并且分别连接至栅电极层GE。为了适当地驱动字线WL、源极选择线SSL和漏极选择线DSL，用作字线WL、源极选择线SSL和漏极选择线DSL的栅电极层GE中的每一个需要连接至外围电路(未示出)的一部分，例如开关晶体管。为此，可以需要在一个层叠结构ST中形成分别连接至栅电极层GE的接触插塞C。接触插塞C可以与最上栅电极层GE和其余栅电极层GE中的每一个的突出部交叠并且连接至最上栅电极层GE和其余栅电极层GE中的每一个的突出部。
可以通过选择性地蚀刻层间电介质层ILD以形成各自暴露出每个栅电极层GE的突出部的接触孔H，然后用导电材料填充接触孔H，来执行形成接触插塞C的工艺。可以执行蚀刻层间电介质层ILD以形成接触孔H，使得在每个栅电极层GE上停止蚀刻，同时执行该蚀刻直到暴露出最下栅电极层GE。然而，位于相对高水平的栅电极层GE比位于相对低水平的栅电极层GE更早地被接触孔H暴露。因此，在蚀刻层间电介质层ILD直到暴露出最下栅电极层GE的工艺中，可能发生穿孔失败，其中不能实现蚀刻停止功能并且发生穿孔。作为一个示例，如附图标记P所示，可能发生这样的情况：暴露出最上栅电极层GE的接触孔H穿过最上栅电极层GE并暴露出位于其下方的栅电极层GE。在这种情况下，可能出现的问题是，要连接至最上栅电极层GE的接触插塞C也不期望地接触位于最上栅电极层GE下方的栅电极层GE。随着存储器装置的集成度增加，即，随着层叠的栅电极层GE的数量增加，这种穿孔失败会加剧。
在以下实施方式中，将对可以防止上述问题并且具有各种改进效果的存储器装置及用于制造该存储器装置方法进行描述。
图3A和图3B至图11A和图11B是例示根据本公开的实施方式的存储器装置及用于制造该存储器装置的方法的图。例如，在这些图中，在数字后带有A的每个图是截面图，在数字后带有B的每个图是沿A的线H1-H1'截取的顶视图。为了便于描述，聚中于接触区域A2来示出这些附图。
首先，将描述制造方法。
参照图3A和图3B，可以提供基板100。基板100可以包括半导体基板，并且还可以包括形成在半导体基板中和/或上的各种元件。具体地，在实施方式中，基板100可以包括形成在接触区域A2中的外围电路元件105。外围电路元件105是可以分别连接至存储器单元的栅电极层的元件。为了方便起见，它们以盒的形式示出，但是可以包括开关晶体管的一个结、金属焊盘、金属布线等。
然后，在包括外围电路元件105的基板100上，可以形成其中多个栅间电介质层112和多个牺牲层114交替层叠的层叠结构ST。栅间电介质层112起到使存储器单元的垂直相邻的栅电极层彼此绝缘的作用，并且可以包括各种电介质材料，例如，氧化硅、氮化硅、氮氧化硅或它们中的两种或更多种的组合。牺牲层114是要被用作存储器单元的栅电极层的导电材料替换的层，可以包括蚀刻速率与栅间电介质层112的蚀刻速率不同的各种材料，并且除了电介质材料还可以包括半导体材料或导电材料。牺牲层114的蚀刻速率与栅间电介质层112的蚀刻速率不同的原因是为了防止在后续去除牺牲层114的工艺中丢失栅间电介质层112。在一个示例中，栅间电介质层112可以包括氧化硅，并且牺牲层114可以包括氮化硅。尽管实施方式示出了在垂直方向上交替层叠的三个栅间电介质层112和三个牺牲层114，但是栅间电介质层112的数量和牺牲层114的数量可以以各种方式改变。
这里，接触区域A2中的层叠结构ST可以被图案化为大致具有阶梯形状。因此，任何牺牲层114可以具有比紧接着位于其上方的牺牲层114朝向接触区域A2进一步突出的部分。因此，最上牺牲层114和其余牺牲层114中的每一个的突出部的表面可以在被图案化为具有阶梯形状之后立即处于暴露状态。
尽管图中未示出，但是在对接触区域A2的层叠结构ST进行图案化之前，以上参照图2A和图2B描述的沟道柱CP和存储器层ML可以形成在单元阵列区域中形成的包括多个栅间电介质层112和多个牺牲层114的层叠结构ST中。然而，如果需要，在该步骤中，可以仅形成沟道柱CP，并且可以不形成存储器层ML，或者可以仅形成存储器层ML的一部分。在这种情况下，可以稍后(例如，在去除牺牲层114的工艺与填充栅电极层的工艺之间)形成尚未形成的存储器层ML的全部或一部分。这将在相应部分中进行描述。
参照图4A和图4B，可以在每个牺牲层114的暴露表面上形成牺牲焊盘120。牺牲焊盘120是要被连接至存储器单元的栅电极层的导电材料替换的层，并且可以在后续的去除牺牲层114的工艺之前或之后被去除。牺牲焊盘120可以由蚀刻速率不同于牺牲层114和栅间电介质层112的蚀刻速率的各种材料形成。原因是为了防止在后续的去除牺牲焊盘120的工艺中丢失栅间电介质层112，同时防止在后续的凹陷牺牲层114的工艺中丢失牺牲焊盘120。在示例中，如果栅间电介质层112包括氧化硅，并且牺牲层114包括氮化硅，则牺牲焊盘120可以包括多晶硅。然而，可以以各种组合来选择这些材料，只要栅间电介质层112、牺牲层114和牺牲焊盘120具有不同的蚀刻速率同时栅间电介质层112包括电介质材料即可。
任何牺牲层114上的牺牲焊盘120不应与紧接着位于其上方的牺牲层114接触。为此，可以适当地控制牺牲焊盘120的厚度和/或其与栅间电介质层112的距离。例如，牺牲焊盘120可以与其底表面与牺牲焊盘120位于相同高度的栅间电介质层112间隔开预定距离。另选地，牺牲焊盘120的厚度可以比其底表面与牺牲焊盘120位于相同高度的栅电极间电介质层112的厚度小。另选地，牺牲焊盘120可以与其底表面与牺牲焊盘120位于相同高度的栅间电介质层112间隔开预定距离，并且同时可以具有比该栅间电介质层112更小的厚度。
这里，可以以各种方式执行形成牺牲焊盘120的工艺。在一个示例中，尽管图中未示出，但是可以通过以下形成牺牲焊盘120：沿图3A和图3B所示的阶梯结构的表面沉积用于形成牺牲焊盘120的牺牲层；通过沉积具有差的阶梯覆盖特性的材料来沿着沉积的牺牲层的表面形成钝化层，以形成在阶梯结构的顶表面上具有较大厚度并且在阶梯结构的侧壁上具有较小厚度的钝化层；各向同性地蚀刻钝化层以暴露出在阶梯结构的侧壁上的牺牲层，从而使钝化层仅保留在阶梯结构的顶表面上；通过各向同性蚀刻去除在阶梯结构的侧壁上的暴露出的牺牲层，从而使牺牲层仅保留在阶梯结构的顶表面上；以及去除钝化层。这里，可以通过在去除牺牲层期间控制各向同性蚀刻的程度来控制牺牲焊盘120的厚度或牺牲焊盘120与栅间电介质层112之间的距离。
接下来，可以在基板100上方形成覆盖其上形成有牺牲焊盘120的层叠结构ST的层间电介质层ILD。在示例中，层间电介质层ILD可以包括氧化硅。
参照图5A和5B，可以形成接触孔130，接触孔130提供要形成接触插塞的空间，接触插塞分别连接至存储器单元的栅电极层。
当从顶部观看时，每个接触孔130可以形成在与每个牺牲焊盘120和/或每个牺牲层114的突出部交叠的位置，类似于以上参照图2A和图2B所描述的。此外，当从顶部观看时，每个接触孔130可以形成在与对应外围电路元件105交叠的位置。外围电路元件105可以是开关晶体管的一个结、或者连接至开关晶体管的一个结的焊盘或布线。
当在截面中观看时，每个接触孔130可以形成为具有穿过所有的层间电介质层ILD、牺牲焊盘120和层叠结构ST的深度，这与以上参照图2A和图2B所描述的不同。此外，在实施方式中，每个接触孔130可以形成为具有使形成在基板100中的外围电路元件105暴露的深度。可以通过选择性地蚀刻层间电介质层ILD、牺牲焊盘120、层叠结构ST和基板100直到暴露出外围电路元件105，来执行这种接触孔130的形成。也就是说，在实施方式中，蚀刻在牺牲焊盘120和/或牺牲层114上不停止，而是可以有意地引起穿孔。
参照图6A和图6B，通过接触孔130暴露出的牺牲层114可以部分地凹陷。可以通过各向同性蚀刻来执行牺牲层114的凹陷。
通过使牺牲层114凹陷而形成的空间在下文中称为凹槽G。凹槽G可以具有在与每个牺牲层114相对应的位置处围绕接触孔130的侧表面的形状(参见图6B中的虚线)。另外，从接触孔130的侧表面到凹槽G的侧表面的距离可以小于从接触孔130的侧表面到牺牲焊盘120的侧表面的距离。因此，尽管形成了凹槽G，但是牺牲层114和牺牲焊盘120可以彼此连接。
如上所述，牺牲层114的蚀刻速率与栅间电介质层112和牺牲焊盘120的蚀刻速率不同，因此可以防止在使牺牲层114凹陷期间丢失栅间电介质层112和牺牲焊盘120。
参照图7A和图7B，密封层140可以沿着由图6A和图6B所示的工艺得到的结构的整个表面形成。密封层140可以形成为具有充分填充凹槽G的厚度。
这里，密封层140用于防止在后续的用栅电极层替换牺牲层114并用接触插塞填充接触孔130的工艺中栅电极层和接触插塞之间的物理连接和电连接，并且可以由各种电介质材料制成。此外，由于在后续的去除牺牲层114和去除牺牲焊盘120的工艺中不应丢失密封层140，因此其可以由蚀刻速率不同于牺牲层114和牺牲焊盘120的材料形成。在示例中，密封层140可以包括氧化硅。
参照图8A和图8B，可以在密封层140上执行回蚀工艺以形成仅保留在凹槽G中的密封层图案140'。
可以执行回蚀工艺，使得可以充分去除在接触孔130的侧壁上的密封层140和在外围电路元件105的顶表面上的密封层140。因此，牺牲焊盘120的侧表面和外围电路元件105的顶表面可以被暴露。
密封层图案140'可以具有在与每个牺牲层114相对应的位置处围绕接触孔130的侧表面的形状。也就是说，密封层图案140'可以与每个牺牲层114在相同的高度处具有相同的厚度。另外，密封层图案140'的宽度(即，从接触孔130的侧表面到密封层图案140'的外侧表面的距离)可以小于牺牲焊盘120的X方向宽度(即，沿X方向从接触孔130的侧表面到牺牲焊盘120的侧表面的宽度)。
参照图9A和图9B，可以形成填充每个接触孔130的接触插塞150。
接触插塞150可以具有充分填充接触孔130的厚度。可以通过沉积诸如金属、金属氮化物或它们的组合之类的导电材料，然后执行平坦化工艺(例如，CMP(化学机械抛光)工艺)直到暴露出层间电介质层ILD的顶表面，来形成接触插塞150。
每个接触插塞150可以穿过层间电介质层ILD、牺牲焊盘120、层叠结构ST和基板100的一部分，并且可以直接连接至对应的外围电路元件105。
参照图10A和图10B，可以选择性地蚀刻层叠结构ST以在层叠结构ST中形成狭缝S。
狭缝S可以在X方向上延伸，并且通过该狭缝S，层叠结构ST可以在Y方向上被分成多个结构。狭缝S可以形成为具有至少穿过层叠结构ST中的最下牺牲层114的深度。此外，狭缝S可以与单元阵列区域狭缝(未示出)同时形成，或者可以分开形成。
接下来，可以去除通过狭缝S暴露出的牺牲层114。牺牲层114的去除可以通过诸如湿法蚀刻之类的各向同性蚀刻方法来执行。在去除牺牲层114期间，可以防止丢失蚀刻速率与牺牲层114的蚀刻速率不同的栅间电介质层112、牺牲焊盘120和密封层图案140'。即使去除牺牲层114，与每个牺牲层114相对应的接触插塞150的侧壁的一部分也因为它被密封层图案140'围绕而可以不被暴露出来。通过去除牺牲层114形成的空间在下文中将称为第一空间SP1。
然后，可以去除通过狭缝S暴露出的牺牲焊盘120。牺牲焊盘120的去除也可以通过诸如湿法蚀刻之类的各向同性蚀刻方法来执行。在去除牺牲焊盘120期间，可以防止丢失蚀刻速率与牺牲焊盘120的蚀刻速率不同的栅间电介质层112和密封层图案140'。通过去除牺牲焊盘120，可以暴露出接触插塞130的侧壁的与每个牺牲焊盘120对应的部分。通过去除牺牲焊盘120形成的空间在下文中将称为第二空间SP2。
在实施方式中，首先去除牺牲层114，然后去除牺牲焊盘120，但是去除顺序可以相反。
尽管图中未示出，但是如果存储器层ML的全部或一部分未形成在单元阵列区域中，则形成狭缝S的工艺和去除牺牲层114的工艺可以在单元阵列区域和接触区域A2中分离地执行。换句话说，可以首先执行在单元阵列区域中形成狭缝S以及去除牺牲层114的工艺，然后可以执行在接触区域A2中形成狭缝S以及去除牺牲层114的工艺，反之亦然。在单元阵列区域中形成狭缝以及去除牺牲层114的工艺之后并且在图11A和图11B所示的后续工艺之前，可以沿着已经从中去除了牺牲层114的空间的内壁形成尚未形成的存储器层ML的一部分或全部。
参照图11A和图11B，可以用导电材料填充第一空间SP1和第二空间SP2以形成导电图案160。
导电图案160的形成可以通过以下来执行：在由图10A和图10B所示的工艺得到的结构上沉积诸如金属、金属氮化物或它们的组合之类的导电材料至充分填充第一空间SP1和第二空间SP2的厚度，然后执行回蚀工艺使得导电材料仅保留在第一空间SP1和第二空间SP2中。
导电图案160可以分为填充第一空间SP1的第一导电图案160A和填充第二空间SP2的第二导电图案160B。第一导电图案160A可以用作存储器单元的栅电极层。第二导电图案160B可以用作将存储器单元的任何栅电极层连接至对应的接触插塞130的连接部分。也就是说，最上第二导电图案160B可以将最上第一导电图案160A连接至最左侧的接触插塞150；第二最上第二导电图案160B可以将第二最上第一导电图案160A连接至从左侧开始的第二个接触插塞150；并且最下第二导电图案160B可以将最下第一导电图案160A连接至最右侧的接触插塞150。
在这种情况下，尽管接触插塞150形成为完全穿过第一层叠结构ST，但是它可以通过密封层图案140'与第一导电图案160A分离开。然而，它可以通过形成在其上的第二导电图案160B来连接至要连接的层的第一导电图案160A。
结果，可以制造包括如图11A和图11B所示的接触区域A2结构的存储器装置。
再次参照图11A和图11B，实施方式的存储器装置可以包括：基板100，其包括外围电路元件105；层叠结构，其形成在基板100上并且在层叠结构中栅间电介质层112和第一导电图案160A交替层叠，其中层叠结构具有使得任何第一导电图案160A具有比紧接着位于其上方的第一导电图案160A进一步突出的部分的阶梯形状；第二导电图案160B，其形成在每个第一导电图案160A的突出部上；接触插塞150，其穿过其中每个第二导电图案160B、栅间电介质层112和第一导电图案160A交替地层叠的层叠结构和基板100，并连接至对应的外围电路元件105；以及密封层图案140'，其插置于每个第一导电图案160A和接触插塞150之间并且使它们物理分离和电分离。这里，从接触插塞150的侧壁到密封层图案140'的侧表面的距离可以小于从接触插塞150的侧面到第二导电图案160B的侧表面的距离，并且因此，第一导电图案160A的顶表面的一部分可以与第二导电图案160B的底表面的一部分直接接触。
这里，要连接至任何一层的第一导电图案160A的接触插塞150可以通过设置在对应的第一导电图案160A上并且与其直接接触的第二导电图案160B连接至对应的第一导电图案160A，而不是与对应的第一导电图案160A直接接触，并且接触插塞150可以通过密封层图案140'与其余层的第一导电图案160A分离开。
此外，接触插塞150的底表面可以直接连接至要连接的外围电路元件105。在示例中，连接至最上第一导电图案160A的左接触插塞150可以通过密封层图案140'与最上第一导电图案160A分离开，并且其侧表面的一部分可以连接至位于最上第一导电图案160A上并与其接触的第二导电图案160B，并且左接触插塞150的底表面可以连接至左外围电路元件105。结果，可以产生电流路径，该电流路径穿过最上第一导电图案160A、其上的第二导电图案160B、左接触插塞150和左外围电路元件105。
根据上述实施方式，可以获得以下优点。
首先，在形成接触孔130期间，不需要在每个牺牲层114和/或每个牺牲焊盘120上停止蚀刻，因此可以从根本上防止穿孔失败。另外，由于不需要精确地控制蚀刻以使得蚀刻在每个牺牲层114和/或每个牺牲焊盘120上停止，因此可以降低工艺难度。
此外，在实施方式中，其中形成有外围电路元件105的外围电路区域可以设置在接触区域A2的层叠结构的下方，因此可以减小存储器装置的面积。
此外，由于连接至用作栅电极层的第一导电图案160A中的每一个的接触插塞150的底表面直接连接至外围电路元件105，因此具有不必形成附加连接构件的优点。如果接触插塞150的底表面没有直接连接至外围电路元件105，例如，如果如在图2A和图2B所示的实施方式中接触插塞C的底表面接触每个栅电极层GE，则会需要形成将接触插塞C的顶表面连接至外围电路元件的诸如接触插塞、焊盘和布线之类的各种连接构件，以将接触插塞C连接至外围电路元件。然而，在实施方式中，接触插塞150可以执行连接至栅电极层的功能以及连接至外围电路元件的功能二者，因此可以省略这种附加连接构件的形成。
然而，在实施方式中，外围电路元件可以不布置在接触插塞下方，因此接触插塞可以仅执行连接至栅电极层的功能而没有直接连接至外围电路元件。下面将参照图12A和图12B通过示例对此进行描述。
图12A和图12B是例示根据本公开的另一实施方式的存储器装置及用于制造存储器装置的方法的截面图。图12A是例示改变了在图5所示的工艺中的接触孔的深度的情况的截面图，并且图12B是例示根据图12A所示的工艺之后的后续工艺制造的存储器装置的截面图，并且还特别例示了外围电路区域A3。
参照图12A，可以提供基板100'。基板100'可以包括各种元件，但是可以不包括要连接至至少一个接触插塞的外围电路元件。
然后，在基板100'上，可以形成其中多个栅间电介质层112和多个牺牲层114交替地层叠并且被图案化为具有阶梯形状的层叠结构ST、位于牺牲层114中的每一个的突出部上的牺牲焊盘120、以及覆盖层叠结构ST和牺牲焊盘120的层间电介质层ILD。
然后，可以形成接触孔130'，接触孔130'穿过层间电介质层ILD、牺牲焊盘120和层叠结构ST。由于在基板100'中不存在外围电路元件，因此可以在接触孔穿过层叠结构ST的前提下对接触孔130'的深度进行各种调整。在示例中，如图所示，接触孔130'可以具有穿过层叠结构ST并暴露出基板100'的深度，并且接触孔130'的深度可以是均匀的。也就是说，多个接触孔130'的底部水平可以彼此基本相同。然而，在其它实施方式中，多个接触孔130'的底部水平在它们穿过层叠结构ST的前提下也可以彼此不同。
接下来，可以执行与上述实施方式的后续工艺(即，图6A和图6B至图11A至图11B所示的工艺)大致相同的后续工艺，从而形成图12B所示的存储器装置。
参照图12B，在接触区域A2中，可以形成接触插塞150'，接触插塞150'的底部水平与图11A所示的接触插塞150的底部水平不同。由于在接触插塞150'下方不存在外围电路元件，因此接触插塞150'可以不直接连接至外围电路元件。为此，可以需要将接触插塞150'连接至外围电路区域A3的外围电路元件105'的工艺。
在示例中，外围电路区域A3可以邻近接触区域A2的一侧设置或设置为与接触区域A2间隔开，并且外围电路元件105'可以在外围电路区域A3中形成在基板100'上。如上所述，外围电路元件105'可以是开关晶体管的一个结，或者与其连接的焊盘或布线。
接触插塞150'可以连接至导电图案(例如，布线180)，该导电图案连接至接触插塞的顶表面。该布线180可以延伸至外围电路区域A3，并且可以连接至外围接触插塞170，外围接触插塞170穿过外围电路区域A3的层间电介质层ILD并连接至外围电路元件105'。
结果，可以产生穿过接触插塞150'、布线180、外围接触插塞170和外围电路元件105'的电流路径。
在这些实施方式中，可以获得防止穿孔失败并降低蚀刻工艺难度的效果。
图13A和图13B至图17A和图17B是例示根据本公开的另一实施方式的存储器装置及用于制造存储器装置的方法的图。在图13A和图13B至图17A和图17B中，在数字后带有A的每个图是截面图，并且在数字后带有B的每个图是沿在数字后带有A的每个图中的线H1-H1'截取的顶视图。以下描述将集中于与上述图3A和图3B至图11A和11B中的实施方式的不同之处。
参照图13A和图13B，执行与以上参照图3A和图3B至图5A和图5B描述的工艺基本相同的工艺，然后可以在每个接触孔130的侧壁上形成密封层240。
密封层240可以由各种电介质材料形成。具体地，它可以包括蚀刻速率与牺牲层114和牺牲焊盘120的蚀刻速率不同的材料(例如，氧化硅)。
密封层240的形成可以通过以下来执行：沿着由图5A和图5B所示的工艺得到的结构沉积电介质材料至不完全填充接触孔130的小厚度，然后执行回蚀工艺以从层间电介质层ILD的顶部和接触孔130的底部去除电介质材料。因此，外围电路元件105可以通过接触孔130的底部暴露出来。
参照图14A和图14B，可以形成填充其上形成有密封层240的每个接触孔130的接触插塞250。
可以通过沉积诸如金属、金属氮化物或它们的组合之类的导电材料至充分填充其上形成有密封层240的接触孔130的厚度，然后执行平坦化工艺直到暴露出层间电介质层ILD的顶表面，来形成接触插塞250。
通过该工艺，接触插塞250的整个侧壁可以被密封层240围绕，从而接触插塞250可以与牺牲层114和牺牲焊盘120分离开。
参照图15A和图15B，可以选择性地蚀刻层叠结构ST以形成沿X方向延伸同时具有穿过至少最下牺牲层114的深度的狭缝S。
接下来，可以去除通过狭缝S暴露出的牺牲焊盘120，然后也可以去除密封层240的通过去除牺牲焊盘120而暴露出的部分。通过去除牺牲焊盘120和密封层240形成的空间在下文中将称为第三空间SP3。通过形成第三空间SP3，可以暴露出接触插塞250的侧壁的面对牺牲焊盘120的部分。
参照图16A和图16B，可以去除通过狭缝S暴露出的牺牲层114。通过去除牺牲层114形成的空间在下文中将称为第四空间SP4。
在实施方式中，首先执行去除牺牲焊盘120和密封层240的一部分的工艺，并且随后执行去除牺牲层114的工艺。但是，这些去除工艺的顺序也可以颠倒。
参照图17A和图17B，可以用导电材料填充第三空间SP3和第四空间SP4，以形成导电图案260。
导电图案260可以包括填充第四空间SP4的第一导电图案260A和填充第三空间SP3的第二导电图案260B。第一导电图案260A可以用作存储器单元的栅电极层。第二导电图案260B可以用作将存储器单元的任何栅电极层连接至对应的接触插塞250的连接部分。
结果，可以制造包括图17A和图17B所示的接触区域A2的结构的存储器装置。
再次参照图17A和图17B，这些实施方式的存储器装置可以包括：基板100，其包括外围电路元件105；层叠结构，其形成在基板100上并且在层叠结构中栅间电介质层112和第一导电图案260A交替层叠，其中层叠结构具有使得任何第一导电图案260A具有比紧接着位于其上方的第一导电图案260A进一步突出的部分的阶梯形状；第二导电图案260B，其形成在每个第一导电图案260A的突出部上；接触插塞250，其穿过其中每个第二导电图案260B、第一导电图案260A和栅间电介质层112交替层叠的层叠结构和基板100，并连接至对应的外围电路元件105；以及密封层240，其插置于每个第一导电图案260A和接触插塞250之间，并将它们物理分离和电分离。
这里，与图11A和图11B的存储器装置的主要不同之处在于密封层240的形状。例如，在图11A和图11B的存储器装置中，密封层图案140'仅插置于第一导电图案160A和接触插塞150之间。也就是说，密封层图案140'可以与第一导电图案160A具有相同的厚度，同时位于与第一导电图案160A相同的高度。然而，在实施方式中，密封层240可以完全围绕接触插塞150的除了第二导电图案260B和接触插塞250之间的侧壁。
要连接至任何一层的第一接触图案260A的接触插塞250可以通过设置在对应的第一导电图案260A上并与其直接接触的第二导电图案260B连接至对应的第一导电图案260A，而不是直接连接至对应的第一导电图案260A，并且接触插塞250可以通过密封层240'与其余层的第一导电图案260A分离开。结果，可以获得与在图3A和图3B至图11A和图11B的实施方式中获得的效果相似的效果。
此外，在上述实施方式中，在去除牺牲层114的工艺之后并且在用导电材料填充已经从中去除了牺牲层的空间的工艺之前，单元阵列区域的沟道柱和接触区域的接触插塞可以起到支撑具有已经从中去除了牺牲层114的空间的层叠结构的作用。
将描述可以进一步增强该支持功能的存储器装置及用于制造存储器装置的方法的示例。
图18A和图18B至图24A和图24B例示了根据本公开的实施方式的存储器装置及用于制造存储器装置的方法。在图18A和图18B至图24A和图24B中，在数字后带有A的每个图是截面图，在数字后带有B的每个图是沿数字后带有A的每个图中的线H1-H1'截取的顶视图。此外，每个截面图例示了沿着顶视图的线A-A'截取的截面以及沿着其线B-B'截取的截面。以下描述将不包括关于以上参照图3A和图3B至图11A和图11B描述的实施方式已讨论的重复性描述。
参照图18A和图18B，执行与图3A和图3B至图4A至图4B所示的工艺基本相同的工艺，然后可以形成接触孔130，并且同时可以形成用于形成支撑柱的孔(即，支撑孔135)。
当从顶部观看时，支撑孔135可以形成在与每个牺牲焊盘120和/或每个牺牲层114的突出部交叠并且其中没有形成接触孔130的区域中。在实施方式中，四个支撑孔135被布置成在接触孔130的对角线方向上与接触孔130间隔开预定距离，并且支撑孔135的平面尺寸与接触孔130的平面尺寸基本相同，但是本实施方式不限于此。支撑孔135的数量、布置和平面尺寸可以进行各种改变。
当以截面中观看时，支撑孔135可以形成为与接触孔130具有相同深度。然而，只要支撑孔135穿过层叠结构ST，支撑孔135的深度也可以进行各种改变。
参照图19A和图19B，通过接触孔130和支撑孔135暴露出的牺牲层114可以被部分地凹陷以形成凹槽G，凹槽G围绕接触孔130和支撑孔135的侧壁，同时具有比牺牲焊盘120的宽度小的宽度。
沿着其中形成有凹槽G的所得结构的整个表面，可以形成密封层140以具有充分填充凹槽G的厚度。
参照图20A和图20B，可以回蚀密封层140以形成仅保留在凹槽G中的密封层图案140'。
然后，可以用导电材料填充接触孔130和支撑孔135，以形成接触插塞150。然而，在支撑孔135中，应当形成支撑柱，支撑柱应当起到支撑层叠结构的单一作用，而不执行诸如电流移动路径之类的电气功能。因此，还可以执行图21A和图21B至图22A和图22B所示的后续工艺。
参照图21A和图21B，每个支撑孔135中的接触插塞150可以被选择性地去除。这可以在形成掩模图案(未示出)的状态下执行，该掩模图案可以覆盖接触孔130并且暴露出支撑孔135。
因此，可以在每个支撑孔135中再次形成空的空间。
参照图22A和图22B，可以用电介质材料填充每个支撑孔135以形成支撑柱155。在实施方式中，支撑柱155可以具有与接触插塞150的底部水平基本相同或相同的底部水平，如图22A所示。例如，接触插塞150的底部水平可以与外围电路元件105接触，并且支撑柱155的底部水平可以与接触插塞150的底部水平定位为基本上相同或相同。在一些实施方式中，支撑孔135可以具有与接触孔130的深度基本相同的深度。
可以通过沉积电介质材料至充分填充支撑孔135的厚度，然后执行平坦化工艺直到暴露出层间电介质层ILD的顶表面，来形成支撑柱155。
由于在后续的去除牺牲层114和牺牲焊盘120的工艺期间不应丢失支撑柱155，因此支撑柱155可以包括蚀刻速率不同于牺牲层114和牺牲焊盘120的蚀刻速率的电介质材料(例如，氧化硅)。
参照图23A和图23B，可以选择性地蚀刻层叠结构ST以形成狭缝S，然后可以去除通过狭缝S暴露出的牺牲层114和牺牲焊盘120。通过去除牺牲层114形成的空间可以称为第一空间SP1，并且通过去除牺牲焊盘120所形成的空间可以称为第二空间SP2。
即使由于去除牺牲层114和牺牲焊盘120而在层叠结构中存在第一空间SP1和第二空间SP2，不仅接触插塞150而且支撑柱155也接触栅间电介质层112并且起到支撑它们的作用，因此可以进一步防止其中层叠结构塌陷的倾斜现象。
参照图24A和图24B，可以用导电材料填充第一空间SP1和第二空间SP2，从而形成包括用作存储器单元的栅电极层的第一导电图案160A和用作将栅电极层连接至接触插塞150的连接部分的第二导电图案160B的导电图案160。
结果，可以制造包括图24A和图24B所示的接触区域A2的结构的存储器装置。
再次参照图24A和图24B，该实施方式的存储器装置还可包括支撑柱155，其与接触插塞150一起在接触插塞150周围执行支撑功能。因此，除了与图3A和图3B至图11A和图11B的实施方式中获得的效果相同的效果之外，还可以获得进一步防止层叠结构倾斜的效果。
图18A和图18B至图24A和图24B所示的实施方式描述了基于图3A和图3B至图11A和图11B的实施方式进一步形成支撑柱155的情况，但是这些实施方式也可以充分应用于基于图12A和图12B至图17A和图17B的实施方式进一步形成支撑柱155的情况。
虽然已经针对在三维存储器装置中具有阶梯结构的接触区域描述了上述实施方式，但是本公开的实施方式不限于此。如果任何半导体装置具有阶梯结构并且需要形成要连接至每个阶梯的接触插塞，则上述实施方式是适用的。
如上所述，根据本公开的实施方式的半导体装置、用于制造该半导体装置的方法以及包括该半导体装置的存储器装置，使得可以改进工艺并且能够减小面积。
以上实施方式的存储器电路或半导体装置可以在各种装置或系统中使用。图25示出了能够实现上述实施方式的存储器电路或半导体装置的设备或系统的示例。
图25是用于实现根据本公开的实施方式的存储器装置的数据处理系统的配置图的示例。
参照图25，数据处理系统1000可以包括主机1200和存储器系统1100。
主机1200可以包括有线或无线电子装置。例如，主机1200可以包括诸如移动电话、MP3播放器、膝上型计算机等的便携式电子装置，或者诸如台式计算机、游戏机、电视、投影仪等的电子装置。
另外，主机1200可以包括至少一个操作系统(OS)。操作系统通常可以管理和控制主机1200的功能和操作，并在主机1200和使用数据处理系统1000或存储器系统1100的用户之间提供互操作性。这里，操作系统可以支持与用户的使用目的相对应的功能和操作，并且可以根据主机1200的移动性分类为通用操作系统和移动操作系统。根据用户的使用环境，可以将通用操作系统分类为个人操作系统和企业操作系统。个人操作系统可以是特征在于支持普通用户的服务提供功能的系统，并且可以包括例如Windows、Chrome等。企业操作系统可以是特征在于安全并支持高性能的系统，并且可以包括例如Windows server、Linux、Unix等。移动操作系统可以是特征在于支持用户的移动性服务提供功能和节电功能的系统，并且可以包括例如Android、iOS、Windows Mobile等。主机1200可以包括多个操作系统，并且可以执行这些操作系统以与存储器系统1100执行与用户的请求相对应的操作。
存储器系统1100可以响应于来自主机1200的请求而操作，并且具体地，可以存储由主机1200访问的数据。换句话说，存储器系统1100可以用作主机1200的主存储器或辅存储器。这里，根据连接至主机1200的主机接口协议，存储器系统1100可以被实现为各种类型的储存装置中的任何一种。例如，存储器系统1100可以被实现为固态驱动器(SSD)、多媒体卡(MMC)(诸如MMC、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)或微型MMC)、安全数字(SD)卡(诸如SD、迷你SD或微型SD)、通用存储总线(USB)储存装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡、记忆棒等中的任何一种。
存储器系统1100可以包括作为存储由主机1200访问的数据的一部分的存储器装置1400以及控制存储器装置1400中的数据储存的控制器1300。
这里，控制器1300和存储器装置1400可以集成在一个半导体装置中。例如，控制器1300和存储器装置1400可以集成在一个半导体装置中以构成SSD。当存储器系统1100用作SSD时，可以进一步提高连接至存储器系统1100的主机1200的操作速度。另选地，例如，控制器1300和存储器装置1400可以集成到一个半导体装置中以构成存储卡，诸如个人计算机(PC)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(诸如MMC、RS-MMC或微型MMC)、SD卡(诸如SD、迷你SD、微型SD或安全数字高容量(SDHC))、通用闪存(UFS)等。另选地，例如，存储器系统1100可以构成计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、台式计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、3维电视、智能电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、构成数据中心的储存器、能够在无线环境中发送和接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别装置(RFID)或构成计算系统的各种组件之一。
存储器系统1100中的存储器装置1400即使在不供电的情况下也可以保持所存储的数据，并且例如可以经由写入操作存储从主机1200提供的数据，并且经由读取操作向主机1200提供所存储的数据。这里，存储器装置1400可以包括多个存储器1420、1440和1460。多个存储器1420、1440和1460中的每一个可以包括上述实施方式的三维非易失性存储器装置。例如，多个存储器1420、1440和1460中的每一个可以包括：层叠结构，该层叠结构包括交替地层叠的多个第一导电图案和多个电介质层，层叠结构具有使得多个第一导电图案中的任何一个比紧接着位于其上方的第一导电图案进一步突出的阶梯结构；多个第二导电图案，多个第二导电图案分别形成在第一导电图案的突出部上方；多个接触插塞，多个接触插塞分别与多个第二导电图案交叠，并且穿过交叠的第二导电图案和层叠结构；以及密封层，该密封层插置于第一导电图案和接触插塞之间，并且将第一导电图案与接触插塞分离开。由此，可以改进存储器装置1400的制造工艺并且可以减小存储器装置1400的面积。结果，可以改进存储器系统1100的制造工艺并且可以减小存储器系统1100的面积。
存储器系统1100中的控制器1300可以响应于来自主机1200的请求而控制存储器装置1400。例如，控制器1300可以向主机1200提供从存储器装置1400读取的数据，并且将从主机1200提供的数据存储在存储器装置1400中。为此，控制器1300可以控制诸如读取、写入、编程、擦除等的操作。
对于以上操作，控制器1300可以包括用于与主机1200进行通信的接口单元、用于与存储器装置1400进行通信的接口单元、用于存储用于控制器1300和/或存储器系统1100的操作的数据的操作存储器、用于控制控制器1300和/或存储器系统1100的整体操作的处理器，并且为此目的，包括诸如闪存转换层(FTL)之类的固件，并且被实现为微处理器或中央处理单元(CPU)等。
然而，可以使用上述实施方式的存储器电路或半导体装置的系统不限于图25的系统。上述实施方式的存储器电路或半导体装置可以设置在需要非易失性存储器的各种系统中。
虽然上面已经描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，不应基于所描述的实施方式来限制本文所描述的公开内容。
相关申请的交叉引用
本申请要求于2019年5月3日提交的韩国专利申请No.10-2019-0052203的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括交替层叠的多个第一导电图案和多个电介质层，所述层叠结构具有使得所述多个第一导电图案中的任何一个第一导电图案比紧接着位于所述任何一个第一导电图案上方的第一导电图案进一步突出的阶梯结构；
多个第二导电图案，所述多个第二导电图案分别形成在所述多个第一导电图案的突出部上方；
多个接触插塞，所述多个接触插塞分别与所述多个第二导电图案交叠，并且穿过所述层叠结构和交叠的第二导电图案；以及
密封层图案，所述密封层图案被插置于所述第一导电图案和所述接触插塞之间并且将所述第一导电图案与所述接触插塞分离开。
2.根据权利要求1所述的半导体装置，其中，所述接触插塞通过所述交叠的第二导电图案电连接至接触所述交叠的第二导电图案的所述第一导电图案。
3.根据权利要求1所述的半导体装置，其中，从所述接触插塞的侧表面到所述密封层图案的侧表面的距离小于从所述接触插塞的侧表面到所述第二导电图案的侧表面的距离。
4.根据权利要求1所述的半导体装置，其中，所述密封层图案存在于所述第一导电图案和所述接触插塞之间。
5.根据权利要求1所述的半导体装置，其中，所述密封层图案被形成为与所述第一导电图案在相同的高度处具有基本相同的厚度。
6.根据权利要求1所述的半导体装置，其中，所述密封层图案围绕所述多个接触插塞中的每一个的除了在所述第二导电图案和所述接触插塞之间之外的侧壁。
7.根据权利要求1所述的半导体装置，该半导体装置还包括外围电路元件，所述外围电路元件被设置在所述层叠结构下方并且通过所述多个接触插塞中的每一个电连接至所述第一导电图案，其中，所述多个接触插塞中的每一个的底表面与所述外围电路元件直接接触。
8.根据权利要求1所述的半导体装置，其中，所述多个第二导电图案中的每一个与具有位于与所述多个第二导电图案中的第二导电图案所位于的水平基本相同的水平的底表面的电介质层间隔开。
9.根据权利要求1所述的半导体装置，其中，所述多个第二导电图案中的每一个的厚度小于具有位于与所述多个第二导电图案中的第二导电图案所位于的水平基本相同的水平的底表面的电介质层的厚度。
10.根据权利要求1所述的半导体装置，该半导体装置还包括支撑柱，多个所述支撑柱分别与所述多个第二导电图案交叠，穿过所述层叠结构和交叠的第二导电图案，并形成为与所述接触插塞间隔开。
11.根据权利要求10所述的半导体装置，其中，所述支撑柱包括电介质材料。
12.根据权利要求10所述的半导体装置，其中，所述支撑柱具有与所述接触插塞的底部水平基本相同的底部水平。
13.一种存储器装置，该存储器装置包括：
层叠结构，所述层叠结构形成在单元阵列区域和接触区域中并且包括交替层叠的多个第一导电图案和多个电介质层，其中所述层叠结构具有使得所述多个第一导电图案中的任何一个第一导电图案在所述接触区域中比紧接着位于所述任何一个第一导电图案上方的第一导电图案进一步突出的阶梯结构；
沟道柱，所述沟道柱穿过所述单元阵列区域的所述层叠结构；
存储器层，所述存储器层被插置于所述沟道柱和所述第一导电图案之间；
多个第二导电图案，所述多个第二导电图案分别形成在所述接触区域中的所述多个第一导电图案的突出部上方；
多个接触插塞，所述多个接触插塞分别与所述多个第二导电图案交叠，并且穿过所述层叠结构和交叠的第二导电图案；以及
密封层图案，所述密封层图案被插置于所述第一导电图案和所述接触插塞之间并且将所述第一导电图案与所述接触插塞分离开。
14.根据权利要求13所述的存储器装置，其中，所述接触插塞通过所述交叠的第二导电图案电连接至接触所述交叠的第二导电图案的所述第一导电图案。
15.根据权利要求13所述的存储器装置，其中，从所述接触插塞的侧表面到所述密封层图案的侧表面的距离小于从所述接触插塞的侧表面到所述第二导电图案的侧表面的距离。
16.根据权利要求13所述的存储器装置，其中，所述密封层图案存在于所述第一导电图案和所述接触插塞之间。
17.根据权利要求13所述的存储器装置，其中，所述密封层图案围绕所述多个接触插塞中的每一个的除了在所述第二导电图案和所述接触插塞之间之外的侧壁。
18.根据权利要求13所述的存储器装置，该存储器装置还包括外围电路元件，所述外围电路元件被设置在所述层叠结构下方并且通过所述多个接触插塞中的每一个电连接至所述第一导电图案，其中，所述多个接触插塞中的每一个的底表面与所述外围电路元件直接接触。
19.根据权利要求13所述的存储器装置，该存储器装置还包括支撑柱，多个所述支撑柱分别与所述多个第二导电图案交叠，穿过所述层叠结构和交叠的第二导电图案，并形成为与所述接触插塞间隔开。
20.一种系统，该系统包括：
存储器装置，所述存储器装置用于存储数据；
主机，所述主机访问所述存储器装置中存储的数据；以及
控制器，所述控制器用于在所述主机和所述存储器装置之间响应于所述主机的请求来控制所述存储器装置，
其中，所述存储器装置包括：
层叠结构，所述层叠结构形成在单元阵列区域和接触区域中并且包括交替层叠的多个第一导电图案和多个电介质层，其中所述层叠结构具有使得所述多个第一导电图案中的任何一个第一导电图案在所述接触区域中比紧接着位于所述任何一个第一导电图案上方的第一导电图案进一步突出的阶梯结构；
沟道柱，所述沟道柱穿过所述单元阵列区域的所述层叠结构；
存储器层，所述存储器层被插置于所述沟道柱和所述第一导电图案之间；
多个第二导电图案，所述多个第二导电图案分别形成在所述接触区域中的所述多个第一导电图案的突出部上方；
多个接触插塞，所述多个接触插塞分别与所述多个第二导电图案交叠，并且穿过所述层叠结构和交叠的第二导电图案；以及
密封层图案，所述密封层图案被插置于所述第一导电图案和所述接触插塞之间并且将所述第一导电图案与所述接触插塞分离开。
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