CN106684086A - 半导体器件及其操作方法 - Google Patents

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Abstract

一种半导体器件可以包括：衬底；导电图案，在衬底上层叠为彼此间隔开；接触插塞，接触各个导电图案；以及穿透导电图案的第一组的第一狭缝绝缘层和第一组的第二狭缝绝缘层。衬底可以包括单元区和从单元区沿第一方向延伸的接触区。导电图案可以形成阶梯结构。第一组的第一狭缝绝缘层可以关于介于其间的接触插塞中的任意一个而沿第二方向彼此相对。在接触区中沿第一方向延伸的第一组的第二狭缝绝缘层可以关于介于其间的第一组的第一狭缝绝缘层和接触插塞而沿第二方向彼此相对。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2015年11月6日提交给韩国知识产权局的申请号为10-2015-0156055的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的方面总体而言涉及一种半导体器件及其制造方法，更具体地，涉及一种三维半导体存储器件及其制造方法。
背景技术
通过减小半导体器件的特征尺寸，已经使得半导体器件的小型化成为可能。在最近几年中，对特征尺寸的尺寸限制已经使得三维半导体器件成为进一步小型化的关键。
三维存储器件可以包括交替层叠在衬底上的层间绝缘层和导电图案。形成层间绝缘层和导电图案的层叠结构的过程可以包括：交替层叠层间绝缘层和牺牲绝缘层，选择性地去除牺牲绝缘层，以及在牺牲绝缘层被去除的区域中填充导电图案。
然而，在去除牺牲绝缘层时，层间绝缘层可能塌陷或变形。结果，层间绝缘层难以保持其间隔，因此也难以在制造三维半导体存储器件的过程中提供稳定的层叠结构。
发明内容
在一个实施例中，一种半导体器件可以包括衬底、导电图案、接触插塞、第一组的第一狭缝绝缘层和第一组的第二狭缝绝缘层。衬底可以包括单元区和从单元区沿第一方向延伸的接触区。导电图案可以在衬底上层叠为彼此间隔开，并且在接触区中形成阶梯结构。接触插塞可以接触各个导电图案，并且沿导电图案层叠的方向延伸。第一组的第一狭缝绝缘层可以被设置为沿与第一方向交叉的第二方向彼此相对。接触插塞中的任意一个可以介于第一组的第一狭缝绝缘层之间。第一组的第一狭缝绝缘层可以穿透导电图案。第一组的第二狭缝绝缘层可以在接触区中沿第一方向延伸以穿透导电图案，并且被设置为沿第二方向彼此相对。第一组的第一狭缝绝缘层和接触插塞可以介于第一组的第二狭缝绝缘层之间。
在一个实施例中，一种制造半导体器件的方法可以包括：在衬底上交替层叠第一材料层与第二材料层，所述衬底包括单元区以及从单元区沿第一方向延伸的接触区；通过刻蚀第一材料层和第二材料层的至少一部分而在接触区上形成阶梯结构；形成覆盖阶梯结构的平坦化绝缘层；在接触区中形成第一组的第一狭缝绝缘层，所述第一组的第一狭缝绝缘层穿透平坦化绝缘层、第一材料层和第二材料层，并且被设置为沿与第一方向交叉的第二方向彼此相对；以及形成第一组的第二狭缝，所述第一组的第二狭缝沿第一方向延伸以穿透第一材料层和第二材料层，并且被设置为关于介于其间、彼此相邻的第一组的第一狭缝绝缘层而沿第二方向彼此相对。
附图说明
图1是图示根据本公开的实施例的半导体器件的单元区和接触区的示例性布局的平面图。
图2是图示根据本公开的实施例的半导体器件的存储串的结构的示例的透视图。
图3是图示根据本公开的实施例的半导体器件的导电图案的示例的透视图。
图4A至图4D是图示根据本公开的实施例的半导体器件的示例的示图。
图5A至图11C是图示根据本公开的实施例的半导体器件的制造方法的示例的示图。
图12是图示根据本公开的实施例的设置在接触区的上部的示例性结构的平面图。
图13是图示根据本公开的实施例的半导体器件的存储串的示例性结构的透视图。
图14是图示根据本公开的实施例的存储系统的示例的示图。
图15是图示根据本公开的实施例的计算系统的示例的示图。
具体实施方式
实施例提供一种半导体器件及其制造方法，其能够加强层叠结构的结构稳定性。
在下文中，现在将参照附图更充分地描述示例性实施例；然而，它们可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，提供这些实施例使得本公开将是完整和彻底的，并且将把示例性实施例的范围充分地传达给本领域技术人员。
在附图中，可以放大尺寸以清楚地说明。将理解的是，当一元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记自始至终指代相同的元件。
在下文中，将参照附图来详细描述本公开的示例性实施例。然而，本公开不局限于所述实施例，而是可以实现为不同的形式。提供这些实施例仅用于说明的目的以及用于本领域技术人员充分理解本公开的范围。
图1是图示根据本公开的实施例的半导体器件的单元区和接触区的示例布局的平面图。
参照图1，根据本公开的实施例的半导体器件可以包括单元区CA和从单元区CA沿第一方向I延伸的接触区CTA1和CTA2。
存储单元阵列可以设置在单元区CA中。存储单元阵列可以包括存储块。每个存储块可以包括存储单元。每个存储单元可以储存一个或更多个位。在实施例中，每个存储块可以包括存储串，每个存储串具有通过沟道层串联连接的存储单元。沟道层的一端可以耦接至位线，而沟道层的另一端可以耦接至公共源极线或源极区。沟道层可以被导电图案围绕。导电图案可以被层叠在衬底上而彼此间隔开。更具体地，导电图案可以层叠在彼此的顶部上、与层间绝缘层交错。导电图案耦接至存储单元的栅极。导电图案可以从单元区CA沿第一方向I向接触区CTA1和CTA2延伸。导电图案可以在接触区CTA1和CTA2中的每个上形成阶梯结构。
在单元区CA上形成的存储串可以以各种结构来形成。例如，存储串可以以直线型结构、U型结构或W型结构来形成。之后将参照图2和图13来详细描述存储串的结构。
接触区CTA1和CTA2可以包括第一接触区CTA1和第二接触区CTA2，并且导电图案可以从单元区CA延伸至接触区CTA1和CTA2。在实施例中，接触区CTA1和CTA2可以关于单元区CA对称。单元区CA可以插入在接触区CTA1与CTA2之间。
图2是图示根据本公开的实施例的半导体器件的存储串的结构的示例的透视图。为了方便说明，已经从图2中省略了包括隧道绝缘层、数据储存层、阻挡绝缘层和层间绝缘层的多个绝缘层。
参照图2，存储单元阵列的每个存储块可以包括U型存储串UCST。U型存储串UCST可以包括U型串沟道层CH、导电图案CP_S和CP_D以及管栅PG。导电图案CP_S和CP_D可以被层叠为彼此间隔开。换句话说，导电图案CP_S和CP_D可以层叠在彼此的顶部上、与层间绝缘层(未图示)交错。导电图案CP_S和CP_D中的每个可以围绕串沟道层CH。管栅PG可以设置在导电图案CP_S和CP_D之下，并且可以围绕串沟道层CH。
串沟道层CH可以包括嵌入在管栅PG中的管道沟道层P_CH以及从管道沟道层P_CH延伸的源极侧沟道层S_CH和漏极侧沟道层D_CH。串沟道层CH可以形成为围绕形成在U形孔的中心区中的核心绝缘层的管形。可选地，串沟道层CH可以通过完全填充U形孔的中心区来形成。
虽然未图示，但是串沟道层CH的外壁可以被隧道绝缘层、数据储存层和阻挡绝缘层围绕。隧道绝缘层可以接触串沟道层CH的外壁，并且可以沿串沟道的外壁的形状而形成。数据储存层可以接触隧道绝缘层的外壁，并且可以沿隧道绝缘层的外壁的形状而形成。阻挡绝缘层可以被划分为第一阻挡绝缘层和第二阻挡绝缘层。第一阻挡绝缘层可以设置在串沟道层CH与一个层间绝缘层之间，以及第二阻挡绝缘层可以设置在串沟道层CH与导电图案CP_S和CP_D中的一个之间。之后将参照图4A至图4D来详细描述隧道绝缘层、数据储存层、阻挡绝缘层和层间绝缘层的结构。
串沟道层CH可以电连接在公共源极线CSL与位线BL之间。位线BL与公共源极线CSL设置在不同的层中，并且彼此间隔开。位线BL可以电连接至漏极侧沟道层D_CH的顶端，并且沿与第一方向I交叉的第二方向II延伸。接触插塞可以形成在位线BL与漏极侧沟道层D_CH之间。公共源极线CSL可以电连接至源极侧沟道层S_CH的顶端。接触插塞可以形成在公共源极线CSL与源极侧沟道层S_CH之间。
管栅PG设置在位线BL、公共源极线CSL以及导电图案CP_S和CP_D之下，并且可以形成为围绕管道沟道层P_CH。
导电图案CP_S和CP_D可以包括被狭缝SI分离的源极侧导电图案CP_S和漏极侧导电图案CP_D。源极侧导电图案CP_S和漏极侧导电图案CP_D可以设置在位线BL和公共源极线CSL之下。
源极侧导电图案CP_S可以包括沿源极侧沟道层S_CH顺序层叠的源极侧字线WL_S和源极选择线SSL。例如，源极侧字线WL_S可以层叠在彼此的顶部上、与层间绝缘层(未图示)交错，并且源极选择线SSL可以设置在形成于最上源极侧字线WL_S上的层间绝缘层上。源极侧字线WL_S可以设置在公共源极线CSL与管栅PG之间。源极选择线SSL可以设置在公共源极线CSL与源极侧字线WL_S之间。层叠在公共源极线CSL与源极侧字线WL_S之间的源极选择线SSL的数量可以是1。可选地，层叠在公共源极线CSL与源极侧字线WL_S之间的源极选择线SSL的数量可以是2或更多。
漏极侧导电图案CP_D可以包括沿漏极侧沟道层D_CH顺序层叠的漏极侧字线WL_D和漏极选择线DSL。例如，漏极侧字线WL_D可以层叠在彼此的顶部上、与层间绝缘层(未图示)交错，并且漏极选择线DSL可以设置在形成于最上漏极侧字线WL_D上的层间绝缘层上。漏极侧字线WL_D可以设置在位线BL与管栅PG之间。漏极选择线DSL可以设置在位线BL与漏极侧字线WL_D之间。层叠在位线BL与漏极侧字线WL_D之间的漏极选择线DSL的数量可以是1。可选地，层叠在位线BL与漏极侧字线WL_D之间的漏极选择线DSL的数量可以是2或更多。
导电图案CP_S和CP_D可以包括向图1中所述的接触区CTA1和CTA2延伸的边缘，并在接触区CTA1和CTA2上形成阶梯结构。之后将参照图3来描述导电图案CP_S和CP_D的阶梯结构。
根据上述结构，源极侧存储单元形成在源极侧沟道层S_CH与源极侧字线WL_S的相交部分处，而漏极侧存储单元形成在漏极侧沟道层D_CH与漏极侧字线WL_D的相交部分处。源极选择晶体管形成在源极侧沟道层S_CH与源极选择线SSL的相交部分处，而漏极选择晶体管形成在漏极侧沟道层D_CH与漏极选择线DSL的相交部分处。管道晶体管形成在管道沟道层P_CH与管栅PG的相交部分处。沿串沟道层CH布置的源极选择晶体管、源极侧存储单元、管道晶体管、漏极侧存储单元和漏极选择晶体管可以经由串沟道层CH而串联连接。因此，根据实施例的U型存储串UCST可以包括经由串沟道层CH连接的源极选择晶体管、源极侧存储单元、管道晶体管、漏极侧存储单元和漏极选择晶体管。源极侧字线WL_S可以将信号传送至源极侧存储单元的栅极，而漏极侧字线WL_D可以将信号传送至漏极侧存储单元的栅极。源极选择线SSL可以将信号传送至源极选择晶体管的栅极，而漏极选择线DSL可以将信号传送至漏极选择晶体管的栅极。管栅PG可以将信号传送至管道晶体管的栅极。
除图2中所述的U型结构以外，串沟道层CH还可以以诸如W型结构的各种结构来形成。存储串的结构可以根据串沟道层CH的结构而变化。
图3是图示根据本公开的实施例的半导体器件的导电图案的示例的透视图。图3图示了层叠在接触区上的导电图案中的一些。
参照图3，当在接触区中形成阶梯结构时，导电图案CP可以被层叠为彼此间隔开。在实施例中，导电图案CP可以在其一侧或更多侧处形成多阶梯结构。例如，在导电图案CP包括三个导电图案的情况下，最上导电图案具有最短的长度，中间的导电图案具有中间长度，而最下导电图案具有最长的长度。换句话说，随着导电图案CP向下接近衬底，导电图案CP可以沿第一方向I延伸得长，从而形成多阶梯结构。
焊盘区PA可以被限定在形成阶梯结构(例如，多阶梯结构)的导电图案CP的端部处。通过阶梯结构而暴露的焊盘区PA可以连接至接触插塞。
如上所述，包括焊盘区PA的导电图案CP可以被第一组的第一狭缝SI1A穿透。第一组的第一狭缝SI1A被设置为关于介于其间的焊盘区PA中的每个而沿第二方向II彼此相对。即，焊盘区PA中的每个设置在沿第二方向II彼此相对设置的第一组的第一狭缝SI1A之间。第一组的第一狭缝SI1A沿第三方向III(导电图案CP沿第三方向层叠)延伸。第一组的第一狭缝SI1A可以延伸为穿透导电图案CP的层叠结构中的最下导电图案。被第一组的第一狭缝SI1A穿透的导电图案CP的数量可以变化。例如，在第一组的第一狭缝SI1A之中，穿透导电图案CP的层叠结构中的最上导电图案的第一类型沿第三方向III延伸，直到其穿透最下导电图案为止。因此，第一类型可以穿透最下导电图案与最上导电图案之间的全部中间图案。在第一组的第一狭缝SI1A之中，关于最下导电图案的焊盘区(介于第二类型之间)而彼此相对的第二类型可以仅穿透最下导电图案。
导电图案CP可以被第一组的第二狭缝SI2A穿透。第一组的第二狭缝SI2A沿第一方向I延伸，并且可以被设置为关于介于其间的第一狭缝SI1A(沿第二方向II彼此相邻)和焊盘区PA(设置在第一狭缝SI1A之间)而沿第二方向II彼此相对。
根据上述结构，第一组的第一狭缝SI1A中的至少一个可以设置在每个焊盘区PA与第一组的第二狭缝SI2A之间。
导电图案CP可以被第二组的第一狭缝SI1B穿透。第二组的第一狭缝SI1B被设置为关于介于其间的每个焊盘区PA而沿第一方向I彼此相对。另外，第二组的第一狭缝SI1B设置在第一组的第二狭缝SI2A之间，所述第一狭缝SI1B关于介于其间的焊盘区PA中的任意一个而彼此相邻。第二组的第一狭缝SI1B沿第三方向III(导电图案CP沿第三方向III层叠)延伸，并且可以延伸为穿透导电图案CP之中的最下导电图案。被第二组的第一狭缝SI1B穿透的导电图案CP的数量可以变化。例如，在第二组的第一狭缝SI1B之中，穿透导电图案CP之中的最上导电图案的第一类型沿第三方向III延伸，直到其穿透最下导电图案为止。因此，第一类型可以穿透最下导电图案与最上导电图案之间的全部中间导电图案。在第二组的第一狭缝SI1B之中，关于最下导电图案的焊盘区(其介于第二类之间)而彼此相对的第二类型可以仅穿透最下导电图案。
在导电图案CP中，第一组的第一狭缝SI1A、第一组的第二狭缝SI2A和第二组的第一狭缝SI1B可以彼此间隔开。
根据上述结构，导电图案CP的焊盘区PA中的每个被彼此间隔开的第一组的第一狭缝SI1A以及第二组的第一狭缝SI1B围绕。
将参照图4A至图4D来详细描述根据本公开的实施例的半导体器件，所述半导体器件具有包括上述的接触区上的布置结构的导电图案和狭缝。
图4A至图4D是图示根据本公开的实施例的半导体器件的示例的示图。图4A是根据本公开的实施例的半导体器件的平面图。图4B是沿图4A的A-A'线截取的剖视图。图4C是沿图4A的B-B'线截取的剖视图。图4D是沿图4A的C-C'线截取的剖视图。
参照图4A，半导体器件可以包括衬底SUB以及设置在衬底SUB上的存储块MB的层叠结构，所述衬底SUB被划分为单元区CA以及从单元区CA两侧沿第一方向I延伸的第一接触区CTA1和第二接触区CTA2。
存储块MB的层叠结构可以包括彼此分离的源极侧层叠结构STS和漏极侧层叠结构STD。源极侧层叠结构STS和漏极侧层叠结构STD中的每个可以从单元区CA延伸至第一接触区CTA1和第二接触区CTA2中的至少一种。例如，源极侧层叠结构STS可以从单元区CA延伸至第一接触区CTA1，而漏极侧层叠结构STD可以从单元区CA延伸至第二接触区CTA2。
源极侧层叠结构STS和漏极侧层叠结构STD中的每个可以包括第一接触区CTA1和第二接触区CTA2中的至少一种上的阶梯结构边缘。在下文中，仅出于方便的目的，分别设置在第一接触区CTA1和第二接触区CTA2上的源极侧层叠结构STS和漏极侧层叠结构STD的每个边缘被称为存储块MB的层叠结构的阶梯式边缘。
接触插塞CT设置在存储块MB的层叠结构的阶梯式边缘上。接触插塞CT可以将信号从外部设备传送至构成存储块MB的层叠结构的导电图案。接触插塞CT连接至通过存储块MB的层叠结构的阶梯式边缘而暴露的导电图案。之后将参照图4C和图4D来描述接触插塞CT与导电图案之间的连接。接触插塞CT可以以矩阵形式布置在存储块MB的层叠结构的阶梯式边缘上。
存储块MB的层叠结构可以被第一狭缝和第二狭缝穿透。第一狭缝填充有第一狭缝绝缘层SD1A至SD1E，而第二狭缝填充有第二狭缝绝缘层SD2A和SD2B。存储块MB的层叠结构可以被设置在单元区CA上的串沟道层CH穿透。如图2中所述的串沟道层CH可以包括源极侧沟道层S_CH、漏极侧沟道层D_CH以及将源极侧沟道层S_CH与漏极侧沟道层D_CH彼此连接的管道沟道层P_CH。源极侧沟道层S_CH穿透源极侧层叠结构STS，而漏极侧沟道层D_CH穿透漏极侧层叠结构STD。
第一狭缝绝缘层SD1A至SD1E用作存储块MB的层叠结构的支撑，并且可以同时形成。第一狭缝绝缘层可以被划分为第一组的第一狭缝绝缘层SD1A至第五组的第一狭缝绝缘层SD1E。
第一组的第一狭缝绝缘层SD1A可以形成在图3中所示的第一组的第一狭缝SI1A中，并且设置在第一接触区CTA1和第二接触区CTA2中的每个中。在实施例中，第一组的第一狭缝绝缘层SD1A可以关于接触插塞CT中的每个对称。例如，第一组的第一狭缝绝缘层SD1A沿第二方向II设置在每个接触插塞CT的相对侧处。换句话说，第一组的第一狭缝绝缘层SD1A被设置为关于介于其间的每个接触插塞CT而沿第二方向II彼此相对。即，任意一个接触插塞设置在沿第二方向II布置的第一组的第一狭缝绝缘层SD1A对之间。第二组的第一狭缝绝缘层SD1B形成在图3中所示的第二组的第一狭缝SI1B中，并且设置在第一接触区CTA1和第二接触区CTA2中的每个中。在实施例中，第二组的第一狭缝绝缘层SD1B可以关于接触插塞CT中的每个对称。例如，第二组的第一狭缝绝缘层SD1B沿第一方向I设置在每个接触插塞CT的相对侧处。换句话说，第二组的第一狭缝绝缘层SD1B被设置为关于介于其间的每个接触插塞CT而沿第一方向I彼此相对。即，任意一个接触插塞CT设置在沿第一方向布置的第二组的第一狭缝绝缘层SD1B对之间。如上所述，每个接触插塞CT被第一组的第一狭缝绝缘层SD1A和第二组的第一狭缝绝缘层SD1B围绕。换句话说，每个接触插塞CT被设置为接触导电图案中的每个的焊盘区，所述焊盘区由第一组的第一狭缝绝缘层SD1A对和第二组的第一狭缝绝缘层SD1B对来限定。
第三组的第一狭缝绝缘层SD1C将导电图案分离为存储块MB的层叠结构作为存储块单元，并限定存储块MB的层叠结构的边缘。第三组的第一狭缝绝缘层SD1C可以沿第一方向I延伸，并且可以被布置为沿第二方向II彼此相对。
第四组的第一狭缝绝缘层SD1D通过存储块MB的层叠结构、沿单元区CA与第一接触区CTA1和第二接触区CTA2之间的边界来形成。第一接触区侧的第四组的第一狭缝绝缘层SD1D(其沿单元区CA与第一接触区CTA1的边界设置)可以关于第二接触区侧的第四组的第一狭缝绝缘层SD1D(其沿第二接触区CTA2与单元区CA的边界设置)以“之字形”方式布置。第一接触区侧的第四组的第一狭缝绝缘层SD1D之中，邻近于第三组的第一狭缝绝缘层SD1C的边缘图案连接至第三组的第一狭缝绝缘层SD1C。第二接触区侧的第四组的第一狭缝绝缘层SD1D与第三组的第一狭缝绝缘层SD1C间隔开。
第五组的第一狭缝绝缘层SD1E可以设置在单元区CA的边缘上以用作支撑。
第一组的第一狭缝绝缘层SD1A、第二组的第一狭缝绝缘层SD1B、第三组的第一狭缝绝缘层SD1C和第五组的第一狭缝绝缘层SD1E彼此间隔开。第四组的第一狭缝绝缘层SD1D彼此间隔开，而第四组的第一狭缝绝缘层SD1D中的一些可以连接至第三组的第一狭缝绝缘层SD1C。
第二狭缝绝缘层SD2A和SD2B形成在第二狭缝中，并且可以同时形成。第二狭缝可以提供构成存储块MB的层叠结构的材料层进入所经由的路径。第二狭缝绝缘层可以被划分为第一组的第二狭缝绝缘层SD2A和第二组的第二狭缝绝缘层SD2B。
第一组的第二狭缝绝缘层SD2A可以形成在图3中所示的第一组的第二狭缝SI2A中，可以沿第一方向I延伸，以及可以设置在第一接触区CTA1和第二接触区CTA2中的每个中。在实施例中，第一组的第二狭缝绝缘层SD2A可以关于接触插塞CT中的每个对称。例如，第一组的第二狭缝绝缘层SD2A沿第二方向II设置在第一组的第一狭缝绝缘层SD1A和接触插塞CT的相对侧处。换句话说，第一组的第二狭缝绝缘层SD2A被设置为关于介于其间的第一组的第一狭缝绝缘层SD1A和接触插塞CT而沿第二方向II彼此相对。更具体地，沿第一方向I布置在一列中的接触插塞CT和两列中的第一组的第一狭缝绝缘层SD1A(所述两列中的第一狭缝绝缘层SD1A关于介于其间的所述一列中的接触插塞CT而彼此相对)可以设置在沿第二方向II布置的第一组的第二狭缝绝缘层SD2A之间。
在本公开的实施例中，接触插塞CT、第一组的第一狭缝绝缘层SD1A以及第二狭缝绝缘层SD2A的布置可以如以上所述来调节，使得第一组的第一狭缝绝缘层SD1A中的任意一个可以设置在接触插塞CT的任意一个与邻近于这一个接触插塞CT的第一组的第二狭缝绝缘层SD2A中的任意一个之间。因此，在本公开的实施例中，在形成第一组的第二狭缝绝缘层SD2A之前，在第二狭缝被暴露的状态下去除牺牲材料，使得虽然焊盘区具有开口，但是设置在焊盘区上部和下部处的材料层由第一组的第一狭缝绝缘层SD1A来支撑，从而加强了存储块MB的层叠结构的支撑结构。此外，在本公开的实施例中，设置在焊盘区上部和下部处的材料层由第二组的第一狭缝绝缘层SD1B来支撑，从而加强了存储块MB的层叠结构的支撑结构。
第一组的第二狭缝绝缘层SD2A可以与第一组的第一狭缝绝缘层SD1A至第五组的第一狭缝绝缘层SD1E间隔开。
第二组的第二狭缝绝缘层SD2B设置在单元区CA上。第二组的第二狭缝绝缘层SD2B中的每个设置在源极侧沟道层S_CH与漏极侧沟道层D_CH之间。第二组的第二狭缝绝缘层SD2B沿第一方向I延伸，且包括与第四组的第一狭缝绝缘层SD1D相交的两端。第二组的第二狭缝绝缘层SD2B与第四组的第一狭缝绝缘层SD1D彼此连接以限定源极侧层叠结构STS的边界和漏极侧层叠结构STD的边界。
第一组的第一狭缝绝缘层SD1A、第一组的第二狭缝绝缘层SD2A和第二组的第一狭缝绝缘层SD1B彼此间隔开，并且设置在第三组的第一狭缝绝缘层SD1C之间。具体地，第一组的第一狭缝绝缘层SD1A和第二组的第一狭缝绝缘层SD1B彼此间隔开，同时围绕每个焊盘区(在其中设置有接触插塞CT)的周围，以支撑焊盘区。为此，在沿第一方向I和第二方向II延伸的水平面上，第一组的第一狭缝绝缘层SD1A和第二组的第一狭缝绝缘层SD1B中的每个可以形成为比第一组的第二狭缝绝缘层SD2A短。
参照图4B至图4D，存储块MB的层叠结构(包括源极侧层叠结构STS和漏极侧层叠结构STD)可以包括设置在衬底SUB上的管栅PG以及交替设置在管栅PG上的导电图案CP和层间绝缘层ILD。
栅绝缘层GI还可以设置在管栅PG与衬底SUB之间。管栅PG可以由管栅隔离层PI穿透，以存储块MB的层叠结构为单位来隔离。管栅PG可以形成为第一管栅PG1和第二管栅PG2的层叠结构。第一管栅PG1可以包括管道沟槽PT，管道沟槽PT用于提供要在其中设置管道沟道层P_CH的空间。第二管栅PG2设置在第一管栅PG1上，并且可以被连接至管道沟槽PT的垂直孔VH穿透。
垂直孔VH可以延伸为穿透导电图案CP和层间绝缘层ILD。垂直孔VH提供要在其中设置源极侧沟道层S_CH和漏极侧沟道层D_CH的空间。管形串沟道层CH可以沿管道沟槽PT和连接至其的垂直孔VH的内壁的形状形成。管形串沟道层CH的中心区可以填充有核心绝缘层CO。核心绝缘层CO可以形成为具有比垂直孔VH低的高度。还可以在核心绝缘层CO的顶部上形成覆盖层CAP。这里，覆盖层CAP形成在每个垂直孔VH的上中心区中，并且接触管形串沟道层CH。管形串沟道层CH可以由诸如多晶硅的半导体形成。覆盖层CAP可以由诸如掺杂多晶硅的掺杂半导体形成。
管形串沟道层CH的外壁可以被隧道绝缘层TI围绕。隧道绝缘层TI可以由氧化硅形成。隧道绝缘层TI的外壁可以被数据储存层DS围绕。数据储存层DS的示例可以包括可以在其中俘获电荷的氮化硅层。第一阻挡绝缘层BI1可以设置在数据储存层DS的外壁与层间绝缘层ILD之间。第一阻挡绝缘层BI1的示例可以包括氧化硅层。第一阻挡绝缘层BI1的最下的第一阻挡绝缘层可以向上延伸至管栅PG与数据储存层DS之间的空间。
如沿C-C'线截取的截面中所示，导电图案CP和层间绝缘层ILD以阶梯结构层叠而限定存储块的层叠结构的阶梯式边缘。接触插塞CT可以通过阶梯结构而接触每个导电图案CP。接触插塞CT连接至任意一个导电图案CP，并且沿导电图案CP的层叠方向延伸。阶梯结构可以覆盖有平坦化绝缘层PD，以及接触插塞CT可以穿透平坦化绝缘层PD和层间绝缘层ILD中的至少一种。
第二阻挡绝缘层BI2还可以沿每个导电图案CP的表面的形状形成。第二阻挡绝缘层BI2可以由具有比氧化硅高的介电常数的绝缘材料形成。例如，第二阻挡绝缘层BI2可以由Al2O3形成。第二阻挡绝缘层BI2可以被任意一个接触插塞CT穿透。
导电图案CP和层间绝缘层ILD可以被第一狭缝SI1A至SI1C以及第二狭缝SI2A和SI2B穿透。
第一狭缝可以包括第一组的第一狭缝SI1A至第三组的第一狭缝SI1C以及第四组的狭缝和第五组的狭缝(未图示)。第四组的狭缝和第五组的狭缝提供设置图4A中所示的第四组的第一狭缝绝缘层SD1D和第五组的第一狭缝绝缘层SD1E的空间，并且按照与第四组的第一狭缝绝缘层SD1D和第五组的第一狭缝绝缘层SD1E相同的布局来设置。
第一组的第一狭缝绝缘层SD1A形成在第一组的第一狭缝SI1A中。第一组的第一狭缝SI1A和第一组的第一狭缝绝缘层SD1A穿透导电图案CP和层间绝缘层ILD，并且按照与图4A中所述的第一组的第一狭缝绝缘层SD1A相同的布局来设置。具体地，第一组的第一狭缝SI1A或第一组的第一狭缝绝缘层SD1A设置在接触插塞CT的相对侧处。根据半导体器件的制造工艺的特性，第二阻挡绝缘层BI2可以在第一组的第一狭缝绝缘层SD1A与导电图案CP之间延伸。
第二组的第一狭缝绝缘层SD1B形成在第二组的第一狭缝SI1B中。第二组的第一狭缝SI1B和第二组的第一狭缝绝缘层SD1B穿透导电图案CP和层间绝缘层ILD，并且按照与图4A中所述的第二组的第一狭缝绝缘层SD1B相同的布局来设置。具体地，第二组的第一狭缝SI1B或第二组的第一狭缝绝缘层SD1B设置在接触插塞CT的相对侧处。根据半导体器件的制造工艺的特性，第二阻挡绝缘层BI2可以在第二组的第一狭缝绝缘层SD1B与导电图案CP之间延伸。
第三组的第一狭缝绝缘层SD1C形成在第三组的第一狭缝SI1C中。第三组的第一狭缝SI1C和第三组的第一狭缝绝缘层SD1C穿透导电图案CP和层间绝缘层ILD，从而以存储块MB的层叠结构为单位来隔离导电图案CP和层间绝缘层ILD。第三组的第一狭缝SI1C和第三组的第一狭缝绝缘层SD1C按照与图4A中所示的第三组的第一狭缝绝缘层SD1C相同的布局来设置。第三组的第一狭缝SI1C或第三组的第一狭缝绝缘层SD1C可以在管栅隔离层PI上彼此交叠。第三组的第一狭缝绝缘层SD1C可以延伸为接触管栅隔离层PI。根据半导体器件的制造工艺的特性，第二阻挡绝缘层BI2可以在第三组的第一狭缝绝缘层SD1C与导电图案CP之间延伸。
虽然未图示，但是根据半导体器件的制造工艺的特性，第二阻挡绝缘层BI2可以在第四组的第一狭缝绝缘层与导电图案CP之间延伸。此外，第二阻挡绝缘层BI2可以在第五组的第一狭缝绝缘层与导电图案CP之间延伸。
第一组的第一狭缝绝缘层SD1A至第五组的第一狭缝绝缘层SD1E通过刻蚀同一材料层而同时形成，从而可以被形成为具有相同的深度。第一组的第一狭缝绝缘层SD1A至第五组的第一狭缝绝缘层SD1E可以延伸为穿透第二管栅PG2的至少一部分。
第二狭缝SI2A和SI2B可以用作去除牺牲材料所经由的路径，从而对设置有导电图案CP的导电图案区进行开口。可选地，第二狭缝SI2A和SI2B可以用作利用导电材料填充导电图案区所经由的路径。第二狭缝SI2A和SI2B可以按照可容易地去除牺牲材料的密集度来设置。第二狭缝可以包括设置在第一接触区CTA1和第二接触区CTA2上的第一组的第二狭缝SI2A以及设置在单元区CA上的第二组的第二狭缝SI2B。
第一组的第二狭缝绝缘层SD2A形成在第一组的第二狭缝SI2A中。第一组的第二狭缝SI2A和第一组的第二狭缝绝缘层SD2A穿透导电图案CP和层间绝缘层ILD，并且按照与图4A中所述的第一组的第二狭缝绝缘层SD2A相同的布局来设置。具体地，第一组的第二狭缝SI2A或第一组的第二狭缝绝缘层SD2A可以设置在第一组的第一狭缝绝缘层SD1B中的至少一对的相对侧处。这里，第一组的第一狭缝绝缘层SD1B中的所述至少一对与介于其间的接触插塞CT形成为夹层结构。
第二组的第二狭缝绝缘层SD2B形成在第二组的第二狭缝SI2B中。第二组的第二狭缝SI2B或第二组的第二狭缝绝缘层SD2B中的每个可以设置在垂直孔VH之间。换句话说，第二组的第二狭缝SI2B或第二组的第二狭缝绝缘层SD2B中的每个可以设置在源极侧沟道层S_CH与漏极侧沟道层D_CH之间。
第一组的第二狭缝绝缘层SD2A和第二组的第二狭缝绝缘层SD2B通过刻蚀同一材料层而同时形成，从而可以以相同的深度来形成。第一组的第二狭缝绝缘层SD2A和第二组的第二狭缝绝缘层SD2B通过与形成第一组的第一狭缝绝缘层SD1A至第五组的第一狭缝绝缘层SD1E的过程分开执行的过程来形成，从而可以以不同于第一组的第一狭缝绝缘层SD1A至第五组的第一狭缝绝缘层SD1E的深度来形成。例如，第一组的第二狭缝绝缘层SD2A和第二组的第二狭缝绝缘层SD2B可以延伸达到与第二管栅PG2的顶表面相同的位置，或者延伸至比第二管栅PG2的顶表面高的位置。
在实施例中，第二阻挡绝缘层BI2可以以使导电图案CP具有面对第一组的第二狭缝绝缘层SD2A和第二组的第二狭缝绝缘层SD2B的开口侧壁的形状来形成。因此，第一组的第二狭缝绝缘层SD2A和第二组的第二狭缝绝缘层SD2B可以接触导电图案CP的侧壁。
图5A至图11C是图示根据本公开的实施例的半导体器件的制造方法的示例的示图。
图5A和图5B是形成具有嵌入其中的牺牲材料的管栅的方法的示例的平面图和剖视图。图5B是沿图5A中所示的A-A'线截取的剖视图。
参照图5A和图5B，在包括单元区CA以及第一接触区CTA1和第二接触区CTA2的衬底101上形成管栅PG。第一接触区CTA1和第二接触区CTA2设置在单元区CA的相对侧处，并且可以沿第一方向I延伸。
管栅PG可以形成在设置在衬底101上的栅绝缘层103上。
管栅PG可以以第一管栅105A和第二管栅105B的层叠结构来形成。第一管栅105A和第二管栅105B可以由导电材料形成。例如，第一管栅105A和第二管栅105B可以形成为硅层。管栅PG可以由管栅隔离绝缘层PI以存储块为单位来隔离。
填充有牺牲材料的管道沟槽PT形成在第一管栅105A的内部，且包括牺牲材料的第一管栅105A被第二管栅105B覆盖。
管栅隔离绝缘层PI可以通过穿透第一管栅105A和第二管栅105B而接触栅绝缘层103。牺牲材料107可以包括TiN。
为了形成上述结构，首先在衬底101上形成栅绝缘层103。这之后，在栅绝缘层103上形成第一管栅105A，然后通过刻蚀第一管栅105A来形成管道沟槽PT。管道沟槽PT设置在单元区CA上，并且可以以矩阵形式布置。这之后，在管道沟槽PT中形成牺牲材料107，然后在包括牺牲材料107的第一管栅105A上形成第二管栅105B。
随后，通过刻蚀第一管栅105A和第二管栅105B来形成管栅狭缝。这里，管栅狭缝穿透第一管栅105A和第二管栅105B，并且以存储块为单位将第一管栅105A和第二管栅105B划分为管栅PG。随后，在管栅狭缝中形成管栅隔离绝缘层PI。
图6A至图6D是图示形成被串沟道层穿透的阶梯结构的过程的示例的平面图和剖视图。更具体地，图6A是被串沟道层穿透的阶梯结构的示例的平面图，而图6B至图6D分别是沿图6A中所示的A-A'线、B-B'线和C-C'线截取的剖视图。
参照图6A至图6D，在管栅PG上交替层叠第一材料层111和第二材料层113，所述管栅PG具有嵌入其中的牺牲材料并且被管栅隔离绝缘层PI分离。第一材料层111可以形成在要在其中设置层间绝缘层的区域中，而第二材料层113可以形成在要在其中设置导电图案的区域中。
第二材料层113由不同于第一材料层111的材料形成。例如，第一材料层111可以由用于层间绝缘层的绝缘材料形成，而第二材料层113可以由牺牲绝缘材料形成，所述牺牲绝缘材料用作牺牲材料并且具有相对于第一材料层111的刻蚀选择比。在这种情况下，第一材料层111可以由氧化硅形成，而第二材料层113可以由氮化硅形成。当第一材料层111和第二材料层113二者都由绝缘材料形成时，可以降低用于形成垂直孔或狭缝的刻蚀过程的难度。
可选地，第一材料层111可以由牺牲导电材料形成，所述牺牲导电材料用作牺牲材料并且具有相对于第二材料层113的刻蚀选择比，而第二材料层113可以由用于导电图案的导电材料形成。在这种情况下，第一材料层111可以由未掺杂多晶硅形成，而第二材料层113可以由掺杂多晶硅形成。当第一材料层111和第二材料层113二者都由多晶硅形成时，可以降低用于形成垂直孔或狭缝的刻蚀过程的难度。
在下文中，由绝缘材料形成并且用作层间绝缘层的第一材料层111以及由牺牲绝缘材料形成的第二材料层113被提供仅作为示例，而非意在限制本公开。
随后，通过刻蚀第一材料层111和第二材料层113来形成垂直孔VH。垂直孔VH通过进一步穿透第二管栅105B而连接至管道沟槽PT。至少一对垂直孔VH可以连接至管道沟槽PT。通过垂直孔VH来去除管道沟槽PT中的牺牲材料，从而对管道沟槽PT进行开口。
这之后，在管道沟槽PT和垂直孔VH的内壁上顺序地形成第一阻挡绝缘层115、数据储存层117、隧道绝缘层119和串沟道层CH。第一阻挡绝缘层115、数据储存层117、隧道绝缘层119和串沟道层CH中的每个可以以在其中管道沟槽PT和垂直孔VH的中心区被开口的管形来形成。隧道绝缘层115可以由氧化硅形成，数据储存层117可以由氮化硅形成，而第一阻挡绝缘层119可以由氧化硅形成。串沟道层CH可以包括管道沟道层P_CH、漏极侧沟道层D_CH和源极侧沟道层S_CH。管道沟道层P_CH设置在管道沟槽PT的内部，漏极侧沟道层D_CH设置在垂直孔VH中的漏极侧孔的内部，以及源极侧沟道层S_CH设置在垂直孔VH的源极侧孔的内部。
可以用核心绝缘层CO填充串沟道层CH的中心区。可以部分地刻蚀设置在垂直孔VH内部的核心绝缘层CO的两端。在这种情况下，核心绝缘层CO的两端可以形成为具有比串沟道层CH的两端低的高度。通过高度被降低的核心绝缘层CO，每个垂直孔VH的顶端可以被开口。可以用覆盖层CAP来填充通过高度被降低的核心绝缘层CO来开口的每个垂直孔VH的顶端。覆盖层CAP接触串沟道层CH，并且可以由掺杂硅形成。覆盖层CAP可以用作结区。
随后，可以刻蚀第一材料层111和第二材料层113来在第一接触区CTA1和第二接触区CTA2上形成阶梯结构SS。相应地，被串沟道层CH穿透的第一材料层111和第二材料层113被图案化为阶梯结构SS。
阶梯结构SS设置在第一接触区CTA1和第二接触区CTA2上，并且由第一材料层111和第二材料层113来限定，第一材料层111和第二材料层113被图案化为当它们越靠近衬底101时向第一接触区CTA1和第二接触区CTA2突出。
这之后，形成覆盖阶梯结构SS的平坦化绝缘层PD。
图7A至图7D是图示形成第一狭缝和第一狭缝绝缘层的过程的示例的平面图和剖视图。更具体地，图7A是图示第一狭缝和第一狭缝绝缘层的示例性布局的平面图，而图7B至图7D分别是沿图7A中所示的A-A'线、B-B'线和C-C'线截取的剖视图。
参照图7A至图7D，刻蚀平坦化绝缘层PD、第一材料层111和第二材料层113，从而形成穿透其的第一狭缝SI1A至SI1E。第一狭缝SI1A至SI1E还可以穿透第二管栅105B。这之后，在第一狭缝SI1A至SI1E中形成绝缘材料，从而形成第一狭缝绝缘层SD1A至SD1E。
第一狭缝SI1A至SI1E和第一狭缝绝缘层SD1A至SD1E可以被划分为第一组至第五组。
第一组的第一狭缝SI1A以及形成在第一组的第一狭缝SI1A中的第一组的第一狭缝绝缘层SD1A设置在第一接触区CTA1和第二接触区CTA2上。第一组的第一狭缝SI1A或第一组的第一狭缝绝缘层SD1A被设置为关于介于其间的焊盘区PA之中的任意一个而沿第二方向II彼此相对，所述焊盘区PA被限定在阶梯结构SS的每个阶梯处。第一组的第一狭缝SI1A或第一组的第一狭缝绝缘层SD1A彼此间隔开。
第二组的第一狭缝SI1B以及形成在第二组的第一狭缝SI1B中的第二组的第一狭缝绝缘层SD1B设置在第一接触区CTA1和第二接触区CTA2上。第二组的第一狭缝SI1B或第二组的第一狭缝绝缘层SD1B沿第一方向I设置在焊盘区PA之中的任意一个的相对侧处，所述焊盘区PA被限定在阶梯结构SS的每个阶梯处。第二组的第一狭缝SI1B或第二组的第一狭缝绝缘层SD1B彼此间隔开。第二组的第一狭缝SI1B和第二组的第一狭缝绝缘层SD1B与第一组的第一狭缝SI1A和第一组的第一狭缝绝缘层SD1A间隔开。
第三组的第一狭缝SI1C和形成在第三组的第一狭缝SI1C中的第三组的第一狭缝绝缘层SD1C以存储块为单位隔离第一材料层111和第二材料层113。在管栅隔离绝缘层PI上，第三组的第一狭缝SI1C和第三组的第一狭缝绝缘层SD1C可以连接至管栅隔离绝缘层PI。
第四组的第一狭缝SI1D或形成在第四组的第一狭缝SI1D中的第四组的第一狭缝绝缘层SD1D设置在单元区CA与第一接触区CTA1之间的边界上以及单元区CA与第二接触区CTA2之间的边界上，并且彼此间隔开。第四组的第一狭缝SI1D或第四组的第一狭缝绝缘层SD1D可以包括第一接触区侧图案和第二接触区侧图案。第一接触区侧图案沿第二方向II布置成直线，并且其边缘图案可以连接至第三组的第一狭缝SI1C和第三组的第一狭缝绝缘层SD1C。第二接触区侧图案沿第二方向II布置成直线，并且其边缘图案可以与第三组的第一狭缝SI1C和第三组的第一狭缝绝缘层SD1C间隔开。第一接触区侧图案可以关于第二接触区侧图案以之字形方式来布置。
第五组的第一狭缝SI1E或填充在其中的第五组第一狭缝绝缘层SD1E设置在单元区CA的边缘处，邻近于第一接触区CTA1和第二接触区CTA2，并且彼此间隔开。
上述的第一狭缝绝缘层SD1A至SD1E可以用作后续过程中的支撑。
图8A至图8C是图示形成第二狭缝的过程的平面图和剖视图。更具体地，图8A是图示第二狭缝的布局的平面图，而图8B和图8C分别是沿图8A中所示的A-A'线和B-B'线截取的剖视图。
参照图8A至图8C，刻蚀平坦化绝缘层(图7D的PD)、第一材料层111和第二材料层113，从而形成穿透其的第二狭缝SI2A和SI2B。第二狭缝SI2A和SI2B沿第一方向I延伸，所述第一方向I是第三组的第一狭缝绝缘层SD1C延伸的方向。第二狭缝SI2A和SI2B可以用作在选择性去除第一材料层111或第二材料层113的过程中刻蚀材料进入该结构所经由的路径。第二狭缝SI2A和SI2B可以彼此间隔开到足以容易地去除第一材料层111或第二材料层113的程度。第二狭缝SI2A和SI2B可以形成为具有与第一狭缝绝缘层SD1A至SD1E不同的深度。第二狭缝SI2A和SI2B可以被划分为第一组和第二组。
第一组的第二狭缝SI2A设置在第一接触区CTA1和第二接触区CTA2中的每个中，并且可以彼此间隔开。第一组的第二狭缝SI2A设置在第一接触区CTA1和第二接触区CTA2中的每个中，并且可以沿第二方向II彼此间隔开。第一组的第二狭缝SI2A与第四组的第一狭缝绝缘层SD1D间隔开。因此，第一材料层111和第二材料层113未被隔离以形成设置在单元区CA以及第一接触区CTA1和第二接触区CTA2中的图案。换句话说，第一材料层111和第二材料层113可以保留作为从单元区CA延伸至第一接触区CTA1的图案或者保留作为从单元区CA延伸至第二接触区CTA2的图案。
为了稳固地支撑形成在焊盘区PA中的结构，设计第一组的第二狭缝SI2A的布局，使得沿一列布置的焊盘区PA以及以两列布置在焊盘区PA的相对侧的第一组的第一狭缝绝缘层SD1A设置在相邻的第一组的第二狭缝SI2A之间。因此，在每个焊盘区PA与邻近于其的第一组的第二狭缝SI2A之间可以设置至少一个第一组的第一狭缝绝缘层SD1A。因此，即使在经由第一组的第二狭缝SI2A去除第二材料层113的过程中，焊盘区PA在第一材料层111之间具有开口，也可以通过第一组的第一狭缝绝缘层SD1A来稳固地支撑焊盘区PA。此外，每个焊盘区PA周围的四侧由一对第一组的第一狭缝绝缘层SD1A和一对第二组的第一狭缝绝缘层SD1B来支撑，使得可以稳固地支撑焊盘区PA。
在单元区CA中，第二组的第二狭缝SI2B彼此间隔开。第二组的第二狭缝SI2B中的每个可以设置在彼此相邻的漏极侧沟道层D_CH与源极侧沟道层S_CH之间。每个第二组的第二狭缝SI2B的一端可以连接至第一接触区侧的第四组的第一狭缝绝缘层SD1D中的任意一个，而每个第二组的第二狭缝SI2B的另一端可以连接至第二接触区侧的第四组的第一狭缝绝缘层SD1D中的任意一个。因此，第一材料层111和第二材料层113可以被划分为围绕源极侧沟道层S_CH的源极侧图案以及围绕漏极侧沟道层D_CH的漏极侧图案。
这之后，选择性地去除通过第二狭缝SI2A和SI2B而暴露的第二材料层113。因此，在第一材料层111之间形成开口OP。还可以通过开口OP来刻蚀第一阻挡绝缘层(图7B的115)，从而暴露数据储存层117。第一阻挡绝缘层可以被开口OP划分为多个第一阻挡绝缘图案115P。此外，通过开口OP可以暴露第一狭缝绝缘层SD1A至SD1E的侧壁。
在上述的形成开口OP的过程中，第一狭缝绝缘层SD1A至SD1E可以支撑第一材料层111，使得可以维持第一材料层111之间的间隙(即，每个开口OP的高度)。具体地，在本公开的实施例中，在后续过程中要在其中设置接触插塞的焊盘区中的每个焊盘区的四侧由第一组的第一狭缝绝缘层SD1A和第二组的第一狭缝绝缘层SD1B来支撑，从而可以稳固地支撑焊盘区PA周围的第一材料层111。
图9A至图9C是图示形成第三材料层和第二狭缝绝缘层的过程的示例的剖视图。更具体地，图9A至图9C中所示的剖视图是分别沿图4A中所示的A-A'线、B-B'线和C-C'线截取的。
参照图9A至图9C，可以沿开口OP的表面形成第二阻挡绝缘层121。第二阻挡绝缘层121可以由具有比第一阻挡绝缘图案115P高的介电常数的材料形成。例如，第二阻挡绝缘层121可以由Al2O3形成。
随后，可以在第二阻挡绝缘层121上的开口OP中形成第三材料层123。第三材料层123可以是用作导电图案的导电材料。第三材料层123可以被第二狭缝SI2A和SI2B隔离。
这之后，分别在第二狭缝SI2A和SI2B中形成第二狭缝绝缘层SD2A和SD2B。像第二狭缝SI2A和SI2B一样，第二狭缝绝缘层SD2A和SD2B可以被隔离成第一组和第二组。第二狭缝绝缘层SD2A和SD2B可以形成为接触第三材料层123的侧壁。
图10A至图10D是图示形成第一组的导电插塞的过程的示例的平面图和剖视图。更具体地，图10A是图示第一组的导电插塞的布局的平面图，而图10B至图10D分别是沿图10A中所示的A-A'线、B-B'线和C-C'线截取的剖视图。
参照图10A至图10D，可以在第一材料层111和第三材料层123上形成第一上绝缘层131，所述第一材料层111和第三材料层123被第一狭缝绝缘层SD1A至SD1E以及第二狭缝绝缘层SD2A和SD2B穿透，并且交替层叠。第一上绝缘层131可以延伸至平坦化绝缘层PD的顶部。
随后，刻蚀平坦化绝缘层PD、第一上绝缘层131和第一材料层111中的至少一种，从而形成被漏极侧沟道层D_CH和源极侧沟道层S_CH围绕的覆盖层CAP以及暴露第三材料层123的第一组的接触孔，所述第三材料层123在第一接触区CTA1和第二接触区CTA2中形成阶梯结构。
这之后，用导电材料填充第一组的接触孔，从而形成第一组的导电插塞DCT1、SCT和CT。第一组的导电插塞DCT1、SCT和CT可以包括第一漏极接触插塞DCT1、源极接触插塞SCT和单元接触插塞CT。第一漏极接触插塞DCT1接触被漏极侧沟道层D_CH围绕的覆盖层CAP，而源极接触插塞SCT接触被源极侧沟道层S_CH围绕的覆盖层CAP。单元接触插塞CT分别接触在第一接触区CTA1和第二接触区CTA2中形成阶梯结构的第三材料层123。
单元接触插塞CT还可以穿透沿第三材料层123的表面形成的第二块绝缘层121。每个单元接触插塞CT设置在彼此相邻地设置的第一组的第一狭缝绝缘层SD1A之间。每个单元接触插塞CT设置在彼此相邻地设置的第二组的第一狭缝绝缘层SD1B之间。换句话说，每个单元接触插塞CT可以被彼此相对的第一组的第一狭缝绝缘层SD1A对以及彼此相对的第二组的第一狭缝绝缘层SD1B对围绕。
图11A至图11C是图示形成导线以及第二组的导电插塞和第三组的导电插塞的过程的示例的剖视图。更具体地，图11A至图11C中所示的剖视图分别是沿图10A中所示的A-A'线、B-B'线和C-C'线截取的。
参照图11A至图11C，可以在包括第一组的导电插塞DCT1、SCT和CT的第一上绝缘层131上形成第二上绝缘层133。随后，可以通过刻蚀第二上绝缘层133来形成穿透第二上绝缘层133的沟槽和第二组的接触孔。该沟槽可以暴露源极接触插塞SCT，而第二组的接触孔可以暴露单元接触插塞CT。
随后，用导电材料填充该沟槽和第二组的接触孔，从而形成公共源极线CSL和第二组的导电插塞VP1。公共源极线CSL可以接触源极接触插塞SCT，而第二组的导电插塞VP1可以接触单元接触插塞CT。
这之后，可以在包括公共源极线CSL和第二组的导电插塞VP1的第二上绝缘层133上形成第三上绝缘层135。随后，可以通过刻蚀第三上绝缘层135来形成穿透第三上绝缘层135和第二上绝缘层133中的至少一种的第三组的接触孔。第三组的接触孔可以暴露第一漏极接触插塞DCT1和第二组的导电插塞VP1。
随后，可以用导电材料填充第三组的接触孔，从而形成第三组的导电插塞DCT2和VP2。第三组的导电插塞可以包括第二漏极接触插塞DCT2和孔洞(via)插塞VP2。
在第一漏极接触插塞DCT1上，第二漏极接触插塞DCT2可以接触第一漏极接触插塞DCT1。孔洞插塞VP2可以接触第二组的导电插塞VP1。
这之后，可以通过使用导电层沉积过程和刻蚀过程来形成在孔洞插塞VP2上连接至孔洞插塞VP2的金属线ML以及在第二漏极接触插塞DCT2上连接至第二漏极接触插塞DCT2的位线BL。
图12是图示根据本公开的实施例的设置在接触区的上部处的示例性结构的平面图。
图12中所示的设置在接触区CTA之上的结构是图4A中所示的设置在第一接触区CTA1或第二接触区CTA2之上的结构的变型。参照图12，存储块MB的层叠结构的阶梯式边缘设置在接触区CTA中。
接触插塞CT设置在存储块MB的层叠结构的阶梯式边缘上。接触插塞CT可以将来自外部的信号传送至构成存储块MB的层叠结构的导电图案。接触插塞CT连接至通过存储块MB的层叠结构的阶梯式边缘而暴露的导电图案。接触插塞CT与导电图案之间的连接可以与图4C和图4D中所描述的相同。接触插塞CT可以以矩阵形式布置在存储块MB的层叠结构的阶梯式边缘上。
存储块MB的层叠结构的阶梯式边缘可以被第一狭缝和第二狭缝穿透。第一狭缝分别填充有第一狭缝绝缘层SD1A至SD1C，而第二狭缝填充有第二狭缝绝缘层SD2A。
第一狭缝绝缘层SD1A至SD1C可以用作存储块MB的层叠结构的支撑，并且可以同时形成。设置在接触区CTA上的第一狭缝绝缘层可以被划分为第一组的第一狭缝绝缘层SD1A至第三组的第一狭缝绝缘层SD1C。
第一组的第一狭缝绝缘层SD1A和第三组的第一狭缝绝缘层SD1C可以以与图4A中所示相同的布局来形成。第二组的第一狭缝绝缘层SD1B可以沿第一方向I与接触插塞CT交替设置。第二组的第一狭缝绝缘层SD1B中的一个设置在沿第一方向I彼此相邻的接触插塞CT之间，从而可以减小沿第一方向I布置的接触插塞CT之间的间隙。因此，可以减小由接触区CTA占用的面积。
第二狭缝绝缘层SD2A可以以与图4A中所述的布局相同的布局来形成。
图13是图示根据本公开的实施例的半导体器件的存储串的示例性结构的透视图。为了方便说明，已经从图13中省略了包括隧道绝缘层、数据储存层、阻挡绝缘层和层间绝缘层的多个绝缘层。
参照图13，存储单元块的每个存储块可以包括直线型存储串SCST。直线型存储串SCST可以包括串沟道层CH和导电图案CP。串沟道层CH可以沿一个方向延伸。导电图案CP可以围绕串沟道层CH，并且可以层叠在彼此的顶部上、与层间绝缘层(未图示)交错。
串沟道层CH可以电连接在源极层SL与位线BL之间。串沟道层CH形成在穿透导电图案CP的垂直孔内部。串沟道层CH可以以围绕核心绝缘层(其设置在垂直孔的中心区中)的管形来形成，或者以填充垂直孔的中心区的嵌入形状来形成。虽然未图示，但是可以在串沟道层CH与导电图案CP之间设置隧道绝缘层、数据储存层和阻挡绝缘层。
位线BL可以电连接至串沟道层CH的顶端，并且可以沿第二方向II延伸。源极层SL可以直接连接至串沟道层CH的底部。源极层SL可以是半导体衬底的掺杂有杂质的部分或者是形成在半导体衬底上的掺杂硅层。
导电图案CP可以通过狭缝SI来划分。导电图案CP可以包括沿串沟道层CH顺序层叠的下选择线LSL、字线WL和上选择线USL。例如，设置在下选择线LSL之上的字线WL可以层叠在彼此的顶部上、与层间绝缘层(未图示)交错，而上选择线USL可以设置在形成于最上源极侧字线WL_S上的层间绝缘层上。下选择线LSL可以设置在字线WL与源极层SL之间。层叠在字线WL与源极层SL之间的下选择线USL的数量可以是1。可选地，层叠在字线WL与源极层SL之间的下选择线USL的数量可以是2或更多。上选择线USL可以设置在字线WL与位线BL之间。层叠在字线WL与位线BL之间的上选择线USL的数量可以是1或2或更多。下选择线LSL和上选择线USL中的任意一个可以以比字线WL小的单位来隔离。例如，每个字线WL可以形成为围绕两列或更多个列的串沟道层CH，而上选择线USL可以形成为围绕一列串沟道层CH。在这种情况下，上选择线USL不仅可以被狭缝SI隔离，还可以被上狭缝USI隔离，从而具有比字线WL窄的宽度。
导电图案CP可以包括向图1中所示的接触区CTA1和CTA2的上部延伸并且在接触区CTA1和CTA2中形成阶梯结构的两端。导电图案CP的阶梯结构可以与图3中所示的相同。
根据上述结构，存储单元形成在串沟道层CH与字线WL的相交部分处，下选择晶体管形成在串沟道层CH与下选择线LSL的相交部分处，以及上选择晶体管形成在串沟道层CH与上选择线USL的相交部分处。沿一个串沟道层CH布置成直线的下选择晶体管、存储单元和上选择晶体管通过串沟道层CH彼此串联连接，从而构成直线型存储串SCST。字线WL可以将信号传送至存储单元的栅极，下选择线LSL可以将信号传送至下选择晶体管的栅极，以及上选择线USL可以将信号传送至上选择晶体管的栅极。
图13中所示的导电图案可以被第一狭缝、第一狭缝绝缘层、第二狭缝和第二狭缝绝缘层穿透，所述的第一狭缝、第一狭缝绝缘层、第二狭缝和第二狭缝绝缘层以与图4A或图12中所示的布局相同的布局来设置。
在本公开的实施例中，第一狭缝绝缘层之中的支撑层叠的材料层同时彼此间隔开的第一组的第一狭缝绝缘层被设置为沿与接触区的延伸方向交叉的方向彼此相对。此外，在本公开的实施例中，在成为用于刻蚀材料的路径的第二狭缝之中，设置在接触区上的第一组的第二狭缝设置在第一组的第一狭缝绝缘层的相对侧处。
根据本公开的实施例，用作支撑的至少一对第一组的第一狭缝绝缘层可以设置在第一组的第二狭缝之间。因此，即使焊盘区通过经由第一组的第二狭缝去除层间绝缘层之间的材料层而具有开口，也可以通过设置在焊盘区的相对侧处的第一组的第一狭缝绝缘层来稳固地支撑焊盘区。结果，在本公开的实施例中，可以降低半导体器件的制造过程期间具有开口的焊盘区的图案塌陷的可能性。此外，可以加强半导体存储器件的三维层叠结构的结构稳定性。
图14是图示根据本公开的实施例的存储系统的示例的示图。
根据本公开的实施例的存储系统1100包括存储器件1120和存储器控制器1110。
存储器件1120可以包括：衬底，包括单元区和从单元区沿第一方向延伸的接触区；导电图案，在衬底上层叠同时彼此间隔开，从而在接触区上形成阶梯结构；接触插塞，接触各个导电图案以沿导电图案的层叠方向延伸；第一组的第一狭缝绝缘层，沿与第一方向交叉的第二方向设置在接触插塞中的任意一个的相对侧处，并且穿透导电图案；以及第一组的第二狭缝绝缘层，在接触区上沿第一方向延伸以穿透导电图案，并且沿第二方向设置在第一组的第一狭缝绝缘层和接触插塞的相对侧处。此外，存储器件1120可以是由多个快闪存储芯片形成的多芯片封装体。
存储器控制器1110可以控制存储器件1120，并且可以包括SRAM 1111、CPU 1112、主机接口1113、ECC 1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的常规控制操作，以及主机接口1113可以包括用于与存储系统1100连接的主机的数据交换协议。ECC 1114检测并校正包括在从存储器件1120读取的数据中的错误，以及存储器接口1115与存储器件1120交互。另外，存储器控制器1110还可以包括用于储存用于与主机交互的编码数据的ROM等。
如上所述配置的存储系统1100可以是存储器件1120与控制器1110组合的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储器控制器1110可以通过诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的各种接口协议中的一种来与外部通信。
图15是图示根据本公开的实施例的计算系统的示例的配置图。
参照图15，根据本公开的实施例的计算系统1200可以包括电连接至系统总线1260的CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储系统1210。当计算系统1200是移动设备时，还可以包括用于将操作电压供应至计算系统1200的电池，并且还可以包括应用芯片组、照相机图形处理器(CIS)、移动DRAM等。
如参照图14所述的存储系统1210可以配置有存储器件1212和存储器控制器1211。
本文已经公开了示例性实施例，虽然采用了特定术语，但是仅以通用含义和描述性的含义来使用和解释这些术语，而非出于限制的目的。在某些情况下，对本领域技术人员来说明显的是，在提交本申请时，除非另外特别指出，否则关联特定实施例而描述的特征、特性和/或元件可以单独地使用，或者与关联其他实施例而描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解的是，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (19)

1.一种半导体器件，包括：
衬底，包括单元区和从单元区沿第一方向延伸的接触区；
导电图案，在衬底上层叠为彼此间隔开，并且在接触区中形成阶梯结构；
接触插塞，接触各个导电图案并且沿导电图案层叠的方向延伸；
第一组的第一狭缝绝缘层，被设置为关于介于其间的接触插塞中的任意一个而沿与第一方向交叉的第二方向彼此相对，第一组的第一狭缝绝缘层穿透导电图案；以及
第一组的第二狭缝绝缘层，在接触区中沿第一方向延伸以穿透导电图案，并且被设置为关于介于其间的第一组的第一狭缝绝缘层和接触插塞而沿第二方向彼此相对。
2.如权利要求1所述的半导体器件，还包括第二组的第一狭缝绝缘层，所述第二组的第一狭缝绝缘层被设置为关于介于其间的接触插塞中的任意一个而沿第一方向彼此相对，并且设置在第一组的第二狭缝绝缘层之间以穿透导电图案。
3.如权利要求2所述的半导体器件，其中，第二组的第一狭缝绝缘层和接触插塞沿第一方向交替设置。
4.如权利要求2所述的半导体器件，还包括第三组的第一狭缝绝缘层，所述第三组的第一狭缝绝缘层沿第一方向延伸，被设置为沿第二方向彼此相对，并且隔离导电图案以形成存储块的层叠结构。
5.如权利要求4所述的半导体器件，其中，在第三组第一狭缝绝缘层之间，第一组的第一狭缝绝缘层、第一组的第二狭缝绝缘层和第二组的第一狭缝绝缘层彼此间隔开。
6.如权利要求1所述的半导体器件，还包括：
沟道层，穿透单元区上的导电图案；以及
第二组的第二狭缝绝缘层，穿透沟道层之间的导电图案，并且沿第一方向延伸。
7.如权利要求1所述的半导体器件，其中，第一组的第一狭缝绝缘层被形成为具有与第一组的第二狭缝绝缘层不同的深度。
8.如权利要求1所述的半导体器件，还包括分别设置在导电图案与第一狭缝绝缘层之间的阻挡绝缘层，所述阻挡绝缘层沿导电图案的表面的形状延伸。
9.如权利要求8所述的半导体器件，其中，阻挡绝缘层具有这样的形状：其在导电图案面向第一组的第二狭缝绝缘层的侧壁处具有开口。
10.如权利要求1所述的半导体器件，其中，第一组的第二狭缝绝缘层接触导电图案的侧壁。
11.一种制造半导体器件的方法，所述方法包括：
在衬底上交替层叠第一材料层和第二材料层，所述衬底包括单元区以及从单元区沿第一方向延伸的接触区；
通过刻蚀第一材料层和第二材料层的至少一部分而在接触区上形成阶梯结构；
形成覆盖阶梯结构的平坦化绝缘层；
在接触区中形成第一组的第一狭缝绝缘层，所述第一组的第一狭缝绝缘层穿透平坦化绝缘层、第一材料层和第二材料层，并且被设置为沿与第一方向交叉的第二方向彼此相对；以及
形成第一组的第二狭缝，所述第一组的第二狭缝沿第一方向延伸以穿透第一材料层和第二材料层，并且被设置为关于介于其间、沿第二方向彼此相邻的第一组的第一狭缝绝缘层而沿第二方向彼此相对。
12.如权利要求11所述的方法，还包括：与第一组的第一狭缝绝缘层一起同时形成第二组的第一狭缝绝缘层，所述第二组的第一狭缝绝缘层被设置为关于焊盘区而沿第一方向彼此相对，并且与第一组的第一狭缝绝缘层间隔开，所述焊盘区被限定在沿第二方向彼此相邻、介于第二组的第一狭缝绝缘层之间的第一组的第一狭缝绝缘层之间。
13.如权利要求11所述的方法，还包括：与第一组的第一狭缝绝缘层一起同时形成第三组的第一狭缝绝缘层，所述第三组的第一狭缝绝缘层以存储块为单位隔离第一材料层和第二材料层。
14.如权利要求11所述的方法，还包括：
在形成第一组的第二狭缝之前，在单元区中形成穿透第一材料层和第二材料层的沟道层；以及
与第一组的第二狭缝一起同时形成第二组的第二狭缝，所述第二组的第二狭缝穿透沟道层之间的第一材料层和第二材料层，并且沿第一方向延伸。
15.如权利要求14所述的方法，还包括：
通过选择性地去除至少第二材料层的经由第一组的第二狭缝和第二组的第二狭缝而暴露的的部分来形成开口；
沿所述开口的表面形成阻挡绝缘层；以及
在阻挡绝缘层上的各个开口中形成第三材料层。
16.如权利要求15所述的方法，其中，所述开口被形成以暴露第一组的第一狭缝绝缘层的侧壁。
17.如权利要求15所述的方法，还包括：形成接触插塞，所述接触插塞设置在沿第二方向彼此相邻的第一组的第一狭缝绝缘层之间，所述接触插塞穿透平坦化绝缘层和第一材料层中的至少一种以接触第三材料层中的任意一个。
18.如权利要求17所述的方法，其中，接触插塞穿透阻挡绝缘层。
19.如权利要求11所述的方法，其中，第一组的第二狭缝被形成为具有与第一组的第一狭缝绝缘层不同的深度。
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