CN109300908A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN109300908A
CN109300908A CN201810812055.0A CN201810812055A CN109300908A CN 109300908 A CN109300908 A CN 109300908A CN 201810812055 A CN201810812055 A CN 201810812055A CN 109300908 A CN109300908 A CN 109300908A
Authority
CN
China
Prior art keywords
section
semiconductor devices
plane
substrate
illusory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810812055.0A
Other languages
English (en)
Other versions
CN109300908B (zh
Inventor
郑光泳
金钟源
殷东锡
李俊熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109300908A publication Critical patent/CN109300908A/zh
Application granted granted Critical
Publication of CN109300908B publication Critical patent/CN109300908B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了半导体器件。一种半导体器件包括衬底。该半导体器件包括包含堆叠在衬底上的导电层的堆叠结构。而且，该半导体器件包括穿透堆叠结构的台阶区域的虚设结构。虚设结构的一部分包括第一区段和第二区段。第一区段在平行于衬底的上表面的平面中沿第一方向延伸。第二区段在所述平面中沿交叉第一方向的第二方向从第一区段突出。

Description

半导体器件
技术领域
本发明构思涉及半导体器件及制造其的方法，更具体地，涉及三维半导体器件及制造其的方法。
背景技术
由于用户对高性能和低制造成本的需求，半导体器件已被高度集成。因为半导体器件的集成会是决定产品价格的因素，所以会强烈要求高集成。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积决定，使得其极大地受用于形成精细图案的技术水平影响。然而，极度昂贵的工艺设备可用于生产精细图案，这会对增大二维或平面半导体器件的集成设定实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体器件。
发明内容
本发明构思的一些实施方式提供了具有提高的可靠性的半导体器件。
然而，本发明构思的目的不限于以上所提。更确切地，以上未提及的其它目的将由以下描述被本领域技术人员清楚地理解。
根据本发明构思的示例实施方式，一种半导体器件可以包括衬底。该半导体器件可以包括包含堆叠在衬底上的导电层的堆叠结构。而且，该半导体器件可以包括穿透堆叠结构的台阶区域的虚设结构。虚设结构的一部分可以包括第一区段和第二区段。第一区段可以在平行于衬底的上表面的平面中沿第一方向延伸。第二区段可以在所述平面中沿交叉第一方向的第二方向从第一区段突出。
根据本发明构思的示例实施方式，一种半导体器件可以包括包含单元阵列区域和连接区域的衬底。该半导体器件可以包括包含堆叠在衬底上的多个导电层的堆叠结构。所述多个导电层中的第一导电层可以包括垫区域，该垫区域在连接区域上相对于所述多个导电层中的覆于上方的第二导电层突出。该半导体器件可以包括在单元阵列区域上并穿透堆叠结构的垂直存储区域的垂直结构。而且，该半导体器件可以包括穿透垫区域的支撑结构。在水平剖面中，支撑结构的一部分可以包括向内弯曲区段。
根据本发明构思的示例实施方式，一种半导体器件可以包括包含单元阵列区域和连接区域的衬底。该半导体器件可以包括包含堆叠在衬底上的导电层的堆叠结构。导电层可以包括在连接区域上的台阶结构。而且，该半导体器件可以包括在连接区域上并穿透台阶结构的支撑结构。支撑结构可以包括在衬底上的虚设下部半导体图案和在虚设下部半导体图案上的虚设导电垫。在水平剖视图中，虚设导电垫可以包括在第一方向上延伸的第一区段和在第二方向上从第一区段突出的第二区段。第二方向可以交叉第一方向。
更多的细节和更多的示例实施方式被包括在具体实施方式和附图中。
附图说明
图1示出显示了根据本发明构思的示例实施方式的半导体器件的俯视图。
图2A、2B和2C示出分别沿图1的线I-I'、II-II'和III-III'截取的垂直剖视图。
图3A和3B示出分别显示了图2A的部分A和部分B的放大图。
图3C、3D和3E示出分别沿图2A的线C-C'、D-D'和E-E'截取的水平剖视图。
图4A、5A、6A、7A、8A和9A示出显示了根据本发明构思的示例实施方式的制造半导体器件的方法的垂直剖视图。
图4B、5B、6B、7B、8B和9B示出显示了根据本发明构思的示例实施方式的制造半导体器件的方法的垂直剖视图。
图5C、5D和5E示出分别沿图5A的线C-C'、D-D'和E-E'截取的水平剖视图。
图8C和9C示出显示了根据本发明构思的示例实施方式的制造半导体器件的方法的垂直剖视图。
具体实施方式
现在将参照附图在此更全面地描述本发明构思的示例实施方式。然而，本发明构思可以被体现为许多不同的形式，并且不应被解释为仅限于在此阐述的示例实施方式。这里，相同的附图标记在说明书通篇表示相同的部件。
图1示出显示了根据本发明构思的示例实施方式的半导体器件的俯视图。图2A、2B和2C示出分别沿图1的线I-I'、II-II'和III-III'截取的垂直剖视图。图3A和3B示出分别显示了图2A的部分A和部分B的放大图。图3C、3D和3E示出分别沿图2A的线C-C'、D-D'和E-E'截取的水平剖视图。
参照图1及2A至2C，半导体器件可以包括衬底100、堆叠结构STS、垂直结构VS和支撑结构SS。
衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底、硅锗衬底、SOI(绝缘体上硅)衬底或GOI(绝缘体上锗)衬底。衬底100可以是例如具有第一导电类型(例如p型导电性)的硅晶片。
衬底100可以包括单元阵列区域CAR和连接区域CNR。单元阵列区域CAR和连接区域CNR可以彼此相邻。
堆叠结构STS可以设置在衬底100上。堆叠结构STS可以在X方向(由图1的符号X表示)上并排延伸。堆叠结构STS可以在交叉X方向(例如与X方向垂直或以其它方式相交)的Y方向(由图1的符号Y表示)上彼此间隔开。X方向和Y方向可以平行于衬底100的顶表面。
堆叠结构STS的每个可以包括交替且重复堆叠的多个导电图案110和多个绝缘图案120。绝缘图案120可以使导电图案110彼此电绝缘。缓冲图案102可以提供在衬底100与堆叠结构STS之间。缓冲图案102可以具有比绝缘图案120的厚度小的厚度。最下的绝缘图案120和最上的绝缘图案120可以具有比最下的绝缘图案120与最上的绝缘图案120之间的居间绝缘图案120的厚度大的厚度。导电图案110可以包括导电材料(例如钨)，绝缘图案120和缓冲图案102可以包括绝缘材料(例如硅氧化物)。导电图案110在此也可以被分别称为“导电层”。
堆叠结构STS的每个可以从衬底100的单元阵列区域CAR延伸到连接区域CNR上，并且可以在连接区域CNR上具有阶梯(例如台阶)结构STW。例如，每个堆叠结构STS的阶梯结构STW可以远离单元阵列区域CAR而下降。在这样的构造中，除最上的导电图案110以外的导电图案110的每个可以具有由覆于上方的导电图案110暴露的垫(例如“垫区域”)110p。最上的导电图案110可以在其位于连接区域CNR上的末端部分处具有垫110p。阶梯结构STW在此可以被称为堆叠结构STS的“台阶区域”。而且，堆叠结构STS的位于衬底100的单元阵列区域CAR上的非台阶区域/部分在此可以被称为堆叠结构STS的“垂直存储区域”。
公共源极区域CSR可以提供在衬底100的暴露于每个堆叠结构STS的相反侧上的部分中。例如，公共源极区域CSR可以在沿Y方向彼此间隔开的堆叠结构STS之间提供于单元阵列区域CAR上。公共源极区域CSR的每个可以沿X方向延伸。公共源极区域CSR可以是掺杂以具有与第一导电类型不同的第二导电类型(例如n型导电性)的杂质的区域。
公共源极插塞CSP可以提供在公共源极区域CSR上。公共源极插塞CSP可以联接到对应的(例如相应的)公共源极区域CSR。公共源极插塞CSP的每个可以沿X方向延伸。公共源极插塞CSP可以包括导电材料(例如金属)。
绝缘间隔物SP可以提供在公共源极插塞CSP与其相邻的堆叠结构STS之间。绝缘间隔物SP可以包括绝缘材料。例如，绝缘间隔物SP可以包括硅氧化物、硅氮化物或硅氮氧化物。
第一层间电介质层130可以提供在堆叠结构STS上(例如，提供为覆盖堆叠结构STS)。在连接区域CNR上，第一层间电介质层130可以在阶梯结构STW上(例如，可以覆盖阶梯结构STW)。在一些实施方式中，如图2A至2C所示，第一层间电介质层130可以延伸到单元阵列区域CAR上，从而覆盖堆叠结构STS。在一些实施方式中，与图2A至2C所示不同，第一层间电介质层130可以仅提供在连接区域CNR上。第一层间电介质层130可以包括绝缘材料。例如，第一层间电介质层130可以包括硅氧化物。
支撑结构SS可以提供在连接区域CNR上。支撑结构SS的每个可以顺序地穿透第一层间电介质层130、堆叠结构STS的阶梯结构STW和缓冲图案102。
参照图2A和3A，支撑结构SS的每个可以包括虚设下部半导体图案DLS、虚设上部半导体图案DUS、虚设掩埋绝缘图案DVI、虚设垂直绝缘图案DVP和虚设导电垫DCP。因此，支撑结构SS在此可以被分别称为“虚设结构”，因为每个支撑结构SS可与半导体器件的任何存储单元(们)电隔离。
虚设下部半导体图案DLS可以提供在支撑结构SS的下部部分上并与衬底100接触。虚设下部半导体图案DLS可以具有在垂直于衬底100的顶表面的Z方向(由图1的符号Z表示)上延伸的柱形。虚设下部半导体图案DLS可以填充形成在衬底100的顶表面上的凹陷区域100r，并且可以穿透最下的导电图案110。虚设下部半导体图案DLS可以具有在比最下的绝缘图案120的底表面的水平面(level)高且比最下的绝缘图案120的顶表面的水平面低的水平面处的顶表面。虚设下部半导体图案DLS可以包括从用作籽晶的衬底100选择性外延生长的硅。虚设下部半导体图案DLS可以具有与衬底100的导电类型相同的导电类型。
虚设栅极绝缘层DGI可以提供在虚设下部半导体图案DLS与最下的导电图案110之间。虚设栅极绝缘层DGI可以包括例如硅氧化物。
虚设上部半导体图案DUS可以设置在虚设下部半导体图案DLS上。虚设上部半导体图案DUS可以在Z方向上延伸。虚设上部半导体图案DUS可以具有连接到虚设下部半导体图案DLS的下部部分，并且可以具有连接到虚设导电垫DCP的上部部分。
虚设上部半导体图案DUS可以具有中空管形状或通心粉形状。虚设上部半导体图案DUS可以具有闭合的底端。虚设上部半导体图案DUS可以具有用虚设掩埋绝缘图案DVI填充的内部。虚设上部半导体图案DUS可以具有比虚设下部半导体图案DLS的最上表面低的底表面。
虚设上部半导体图案DUS可以包括第一虚设半导体图案DSP1和第二虚设半导体图案DSP2。第一虚设半导体图案DSP1可以具有其底端闭合的通心粉形状或管形状。第一虚设半导体图案DSP1可以具有用虚设掩埋绝缘图案DVI填充的内部。第一虚设半导体图案DSP1的一部分可以插入到虚设下部半导体图案DLS中并联接到虚设下部半导体图案DLS。第二虚设半导体图案DSP2可以放置在第一虚设半导体图案DSP1的外壁上。第一虚设半导体图案DSP1可以将第二虚设半导体图案DSP2和虚设下部半导体图案DLS彼此连接。第二虚设半导体图案DSP2可以具有其顶端和底端敞开的通心粉形状或管形状。第二虚设半导体图案DSP2可以与虚设下部半导体图案DLS间隔开。
虚设上部半导体图案DUS可以具有与衬底100的导电类型相同的导电类型，或者可以处于无掺杂状态。虚设上部半导体图案DUS可以包括例如硅、锗或其混合物。
虚设导电垫DCP可以设置在虚设上部半导体图案DUS上。因此，虚设上部半导体图案DUS可以设置在虚设下部半导体图案DLS与虚设导电垫DCP之间。虚设导电垫DCP可以包括金属材料或杂质掺杂的半导体材料。
虚设垂直绝缘图案DVP可以设置在虚设上部半导体图案DUS与导电图案110之间。虚设垂直绝缘图案DVP可以包括与导电图案110相邻的阻挡绝缘层、与虚设上部半导体图案DUS相邻的隧道绝缘层、以及在阻挡绝缘层与隧道绝缘层之间的电荷存储层。隧道绝缘层可以包括例如硅氧化物层。电荷存储层可以包括例如硅氮化物层、硅氮氧化物层、富硅氮化物层、包括导电纳米点的绝缘层、或层叠的捕获层。阻挡绝缘层可以包括例如硅氧化物层、硅氮化物层和/或硅氮氧化物层。
水平绝缘图案HP可以提供在支撑结构SS与导电图案110之间。水平绝缘图案HP的每个可以延伸到其相邻的导电图案110的顶表面和底表面上。水平绝缘图案HP的每个还可以在导电图案110与下面将讨论的垂直结构VS之间延伸。水平绝缘图案HP可以包括例如硅氧化物、硅氮化物、金属氧化物或金属氮化物。
多个支撑结构SS可以穿透一个垫110p。在一些实施方式中，如图1所示，四个支撑结构SS可以穿透一个导电图案110的垫110p。然而，本发明构思不限于此。
支撑结构SS的每个可以具有其形状可取决于水平面(例如离衬底100的顶表面的高度)而改变的水平剖面。在本说明书中，短语“水平剖面”可以是指包括基本上平行于衬底100的顶表面的平面的剖面。
虽然没有垫110p会另外出现在沿线C-C'、D-D'和E-E'的图3C至3E的水平剖视图中，但是为了描述的方便，图3C至3E显示了在其下方或上方的垫110p的垂直投影视图。
进一步参照图3C，当在水平剖面中被观察时，每个支撑结构SS的上部部分(或虚设导电垫DCP)可以包括在第一方向D1上延伸的第一区段P1、以及在交叉第一方向D1的第二方向D2上从第一区段P1突出的第二区段P2。第二区段P2可以从第一区段P1的末端部分突出。因此，每个支撑结构SS的上部部分(或虚设导电垫DCP)可以具有L(或其它非圆形、非椭圆形)形状。在一些实施方式中，第一方向D1可以与Y方向基本相同，第二方向D2可以与X方向基本相同。然而，本发明构思不限于此。
穿透相同的垫110p的支撑结构SS可以被构造为使得，在第一方向D1上的一对相邻的支撑结构SS的第二区段P2可以从相反的末端部分突出，该相反的末端部分的每个被包括在其对应的(例如相应的)第一区段P1中。例如，在沿第一方向D1彼此相邻定位并穿透相同的垫110p的一对支撑结构SS中，在上侧(例如沿第一方向D1的上部)位置处的支撑结构SS的第二区段P2可以从第一区段P1的上侧末端部分突出，在下侧(例如沿第一方向D1的下部)位置处的支撑结构SS的第二区段P2可以从第一区段P1的下侧末端部分突出。
穿透相同的垫110p的支撑结构SS可以被构造为使得，在第二方向D2上的一对相邻的支撑结构SS的第二区段P2可以突出为彼此面对。
当在水平剖面中被观察时，每个支撑结构SS的上部部分(或虚设导电垫DCP)可以包括限定于第一区段P1和第二区段P2彼此连接的位置处的凹入(或以其它方式弯曲的)区段CC。每个支撑结构SS的凹入区段CC可以定位为面向每个支撑结构SS所穿透的垫110p的中心。
进一步参照图3D，当在水平剖面(例如与图3C所示的平面平行的平面)中被观察时，每个支撑结构SS的下部部分(或虚设下部半导体图案DLS)可以具有在第三方向D3上或第四方向D4上延伸的形状，第三方向D3和第四方向D4的每个交叉第一方向D1和第二方向D2。例如，当在水平剖面中被观察时，每个支撑结构SS的下部部分(或虚设下部半导体图案DLS)可以具有其长轴(例如主轴)在第三方向D3上或第四方向D4上延伸的椭圆形、或者在第三方向D3上或第四方向D4上延伸的条形。第三方向D3和第四方向D4的每个可以不面向每个支撑结构SS所穿透的垫110p的中心，第三方向D3和第四方向D4的每个对应于每个支撑结构SS的下部部分(或虚设下部半导体图案DLS)的延伸方向。
进一步参照图3E，当在水平剖面中被观察时，每个支撑结构SS的居间部分可以具有与每个支撑结构SS的下部部分(或虚设下部半导体图案DLS)的形状相似的形状。照此，每个支撑结构SS的居间部分可以具有在第三方向D3上或第四方向D4上延伸的形状。例如，当在水平剖面中被观察时，每个支撑结构SS的居间部分可以具有其长轴在第三方向D3上或第四方向D4上延伸的椭圆形、或者在第三方向D3上或第四方向D4上延伸的条形。第三方向D3和第四方向D4的每个可以不面向每个支撑结构SS所穿透的垫110p的中心，第三方向D3和第四方向D4的每个对应于每个支撑结构SS的居间部分的延伸方向。
垂直结构VS可以提供在单元阵列区域CAR上。垂直结构VS的每个可以(例如在Z方向上)顺序地穿透第一层间电介质层130、堆叠结构STS和缓冲图案102。
参照图2A和3B，垂直结构VS的每个可以包括下部半导体图案LS、上部半导体图案US、掩埋绝缘图案VI、垂直绝缘图案VP和导电垫CP。除水平剖面形状之外，垂直结构VS可以与支撑结构SS基本相同。例如，除水平剖面形状之外，下部半导体图案LS、上部半导体图案US、掩埋绝缘图案VI、垂直绝缘图案VP和导电垫CP可以分别与虚设下部半导体图案DLS、虚设上部半导体图案DUS、虚设掩埋绝缘图案DVI、虚设垂直绝缘图案DVP和虚设导电垫DCP基本相同。上部半导体图案US可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1和第二半导体图案SP2可以分别与第一虚设半导体图案DSP1和第二虚设半导体图案DSP2基本相同。
垂直结构VS的每个可以具有圆形的水平剖面。在相同的水平面处(例如在相同的水平平面内)，每个垂直结构VS的水平剖面可以具有比每个支撑结构SS的水平剖面的尺寸(例如表面面积)小的尺寸(和/或与每个支撑结构SS的水平剖面的形状不同的形状)。例如，包括支撑结构SS的虚设导电垫DCP和垂直结构VS的导电垫CP的水平平面(例如水平剖面)可以显示虚设导电垫DCP具有与导电垫CP不同的形状和/或比导电垫CP大的尺寸。
第二层间电介质层132可以提供在第一层间电介质层130上。第二层间电介质层132可以重叠/覆盖垂直结构VS和支撑结构SS。第二层间电介质层132可以包括绝缘材料。例如，第二层间电介质层132可以包括硅氧化物、硅氮化物或硅氮氧化物。
接触插塞140可以提供在连接区域CNR上(例如如图1和2C所示)。接触插塞140可以穿透第一层间电介质层130和第二层间电介质层132，并且可以连接到导电图案110的对应的(例如相应的)垫110p。接触插塞140的每个可以联接到其对应的(例如相应的)垫110p的中心(例如如图3C和3E所示)。接触插塞140可以包括导电材料。
参照图3C，当在水平剖面中被观察时，在每个支撑结构SS的上部部分上的凹入(例如向内弯曲的)区段CC可以定位为面向与每个支撑结构SS所穿透的垫110p联接的接触插塞140。参照图3E，当在水平剖面中被观察时，每个支撑结构SS的居间部分可以不在面向与每个支撑结构SS所穿透的垫110p联接的接触插塞140的方向上延伸。
上部接触142可以提供在单元阵列区域CAR上(例如如图2A和2C所示)。上部接触142可以穿透第二层间电介质层132，并且可以联接到对应的(例如相应的)垂直结构VS。上部接触142可以包括导电材料。
第一上部线150和第二上部线152可以提供在第二层间电介质层132上。第一上部线150可以提供在连接区域CNR上以与接触插塞140连接(例如电连接和/或物理接触)(例如如图2A和2C所示)。第二上部线152可以提供在单元阵列区域CAR上以与上部接触142连接(例如电连接和/或物理接触)(例如如图1、2A和2C所示)。第一上部线150和第二上部线152可以包括导电材料。
图4A、5A、6A、7A、8A和9A示出显示了根据本发明构思的示例实施方式的制造半导体器件的方法的垂直剖视图。例如，图4A、5A、6A、7A、8A和9A可以是沿图1的线I-I'截取的垂直剖视图。图4B、5B、6B、7B、8B和9B示出显示了根据本发明构思的示例实施方式的制造半导体器件的方法的垂直剖视图。例如，图4B、5B、6B、7B、8B和9B可以是沿图1的线II-II'截取的垂直剖视图。图5C、5D和5E示出分别沿图5A的线C-C'、D-D'和E-E'截取的水平剖视图。图8C和9C示出显示了根据本发明构思的示例实施方式的制造半导体器件的方法的垂直剖视图。例如，图8C和9C可以是沿图1的线III-III'截取的垂直剖视图。图3C、3D和3E示出分别沿图9A(和图2A)的线C-C'、D-D'和E-E'截取的水平剖视图。
在图4A-9C及其在这里的描述中，可以向与参照图1、2A至2C及3A至3E讨论的部件/元件基本相同的部件/元件分配相同的附图标记，并且为了描述的简洁，可以省略其反复/重复说明。
参照图1、4A和4B，衬底100可以被提供为包括单元阵列区域CAR和连接区域CNR。单元阵列区域CAR和连接区域CNR可以彼此相邻。衬底100可以是半导体衬底。例如，衬底100可以是具有第一导电类型(例如p型导电性)的硅晶片。
缓冲层105可以在衬底100上形成。缓冲层105可以在单元阵列区域CAR和连接区域CNR上(例如，可以覆盖单元阵列区域CAR和连接区域CNR)。缓冲层105可以包括绝缘材料。例如，缓冲层105可以包括硅氧化物。
模制结构MS可以在缓冲层105上形成。模制结构MS可以包括交替且重复堆叠的牺牲层115和绝缘层125。最下的绝缘层125和最上的绝缘层125可以具有比最下的绝缘层125与最上的绝缘层125之间的居间绝缘层125的厚度大的厚度。绝缘层125可以包括例如硅氧化物。牺牲层115可以包括对缓冲层105和绝缘层125具有蚀刻选择性的材料。例如，牺牲层115可以包括硅氮化物。
模制结构MS可以形成为从单元阵列区域CAR延伸到连接区域CNR上。模制结构MS可以在连接区域CNR上具有阶梯(例如台阶)结构STW。例如，模制结构MS的阶梯结构STW可以远离单元阵列区域CAR而下降。因此，除最上的牺牲层115以外的牺牲层115的每个可以具有由覆于上方的牺牲层115暴露的初始垫115p。最上的牺牲层115可以在其位于连接区域CNR上的末端部分处具有初始垫115p。
第一层间电介质层130可以在模制结构MS上形成(例如，形成为覆盖模制结构MS)。在连接区域CNR上，第一层间电介质层130可以在模制结构MS的阶梯结构STW上(例如，可以覆盖模制结构MS的阶梯结构STW)。第一层间电介质层130可以包括对牺牲层115具有蚀刻选择性的绝缘材料。例如，第一层间电介质层130可以包括硅氧化物。
参照图1、5A和5B，第一孔H1可以在连接区域CNR上形成，第二孔H2可以在单元阵列区域CAR上形成。第一孔H1和第二孔H2可以彼此同时形成。第一孔H1可以穿透第一层间电介质层130、模制结构MS的阶梯结构STW和缓冲层105，从而暴露衬底100的顶表面。第二孔H2可以穿透第一层间电介质层130、模制结构MS和缓冲层105，从而暴露衬底100的顶表面。当第一孔H1和第二孔H2形成时，衬底100的顶表面可以被蚀刻以形成凹陷区域100r。
多个第一孔H1可以形成为穿透一个初始垫115p。在一些实施方式中，如图5C所示，四个第一孔H1可以形成为穿透一个初始垫115p。然而，本发明构思不限于此。
第一孔H1的每个可以具有其形状可取决于水平面(例如离衬底100的顶表面的高度)而变化的水平剖面。
虽然初始垫115p通常不会另外出现在图5C至5E的水平剖视图中，但是为了描述的方便，图5C至5E显示了初始垫115p的垂直投影视图。
进一步参照图5C，当在水平剖面中被观察时，每个第一孔H1的上部部分可以包括在第一方向D1上延伸的第一区段R1、以及在交叉第一方向D1的第二方向D2上从第一区段R1突出的第二区段R2。第二区段R2可以从第一区段R1的末端部分突出。因此，每个第一孔H1的上部部分可以具有L形状。
穿透相同的初始垫115p的第一孔H1可以形成为使得，在第一方向D1上的一对相邻的第一孔H1的第二区段R2可以从相反的末端部分突出，该相反的末端部分的每个被包括在其对应的(例如相应的)第一孔H1中。例如，在沿第一方向D1彼此相邻定位并穿透相同的初始垫115p的一对第一孔H1中，在上侧(例如沿第一方向D1的上部)位置处的第一孔H1的第二区段R2可以从第一区段R1的上侧末端部分突出，在下侧(例如沿第一方向D1的下部)位置处的第一孔H1的第二区段R2可以从第一区段R1的下侧末端部分突出。
穿透相同的初始垫115p的第一孔H1可以形成为使得，在第二方向D2上的一对相邻的第一孔H1的第二区段R2可以突出为彼此面对。
当在水平剖面中被观察时，每个第一孔H1的上部部分可以包括限定于第一区段R1和第二区段R2彼此连接的位置处的凹入区段RC。当在水平剖面中被观察时，在每个第一孔H1的上部部分上的凹入区段RC可以定位为面向每个第一孔H1所穿透的初始垫115p的中心。
进一步参照图5D和5E，当在水平剖面中被观察时，每个第一孔H1的下部部分和居间(例如中间)部分可以具有在第三方向D3上或第四方向D4上延伸的形状，第三方向D3和第四方向D4的每个交叉第一方向D1和第二方向D2。例如，当在水平剖面中被观察时，每个第一孔H1的下部部分和居间部分可以具有其长轴在第三方向D3上或第四方向D4上延伸的椭圆形、或者在第三方向D3上或第四方向D4上延伸的条形。第三方向D3和第四方向D4的每个可以不面向每个第一孔H1所穿透的初始垫115p的中心，第三方向D3和第四方向D4的每个对应于每个第一孔H1的下部部分和居间部分的延伸方向。这可由这一事实造成：在每个第一孔H1的上部部分上的凹入区段RC定位为面向每个第一孔H1所穿透的初始垫115p的中心。也就是，每个第一孔H1的上部部分的水平剖面形状可以影响每个第一孔H1的下部部分和居间部分的水平剖面形状。
第二孔H2的每个可以具有圆形水平剖面。在相同的水平面处(例如，在相同的水平平面中)，每个第二孔H2的水平剖面可以具有比每个第一孔H1的水平剖面的尺寸小的尺寸。
每单位面积的第一孔H1的数量可以小于每单位面积的第二孔H2的数量。在这个意义上，当第一孔H1和第二孔H2同时形成时，即使在第二孔H2全部形成之后，第一孔H1也较少可能被完全形成。结果，当使用常规技术/形状时，第一孔H1中的一个或更多个可能不被形成为具有足够的深度以暴露衬底100的顶表面。
然而，根据本发明构思的示例实施方式，当在水平剖面中被观察时，第一孔H1可以具有比第二孔H2的面积大的面积。因而可以抑制/防止第一孔H1形成为具有不足的深度。
当第一孔H1使用常规技术/形状被形成时，第一孔H1的水平剖面形状可遭受由第一孔H1的深度增加造成的变形问题。因此，当在水平剖面中被观察时，第一孔H1的下部部分和居间部分可以具有与第一孔H1的上部部分的形状不同的形状。当第一孔H1的上部部分具有圆形水平剖面时，会难以控制第一孔H1的下部部分和居间部分上的水平剖面形状的变形。
然而，根据本发明构思的示例实施方式，当在水平剖面中被观察时，第一孔H1的上部部分可以具有面向第一孔H1所穿透的初始垫115p的中心的凹入区段RC。因此，当在水平剖面中被观察时，第一孔H1的下部部分和居间部分可以具有在第三方向D3上或第四方向D4上延伸的形状，第三方向D3和第四方向D4的每个不面向第一孔H1所穿透的初始垫115p的中心。总之，可以控制第一孔H1的下部部分和居间部分上的水平剖面形状的变形。
参照图1、6A和6B，支撑结构SS可以在对应的(例如相应的)第一孔H1中形成，垂直结构VS可以在对应的(例如相应的)第二孔H2中形成。支撑结构SS和垂直结构VS可以与参照图1、2A至2C及3A至3E讨论的支撑结构和垂直结构基本相同。
第一层间电介质层130、模制结构MS和缓冲层105可以被顺序地图案化以形成暴露衬底100的顶表面的沟槽T。沟槽T的每个可以在X方向(由图1的符号X表示)上延伸。由此，初始堆叠结构pST可以被形成为在X方向上延伸，同时在交叉X方向的Y方向(由图1的符号Y表示)上彼此间隔开。初始堆叠结构pST的每个可以包括形成自牺牲层115的牺牲图案112、以及形成自绝缘层125的绝缘图案120。此外，缓冲图案102可以自缓冲层105形成。
参照图1、7A和7B，牺牲图案112可以被去除。间隙区域GR可以被定义为是指在此去除了牺牲图案112的地带。间隙区域GR可以暴露支撑结构SS的侧壁和垂直结构VS的侧壁。通过执行对衬底100、缓冲图案102、绝缘图案120和第一层间电介质层130表现出蚀刻选择性的湿蚀刻工艺，可以实现牺牲图案112的去除。
虚设栅极绝缘层DGI可以在每个虚设下部半导体图案DLS的暴露于间隙区域GR的侧壁上形成。此外，栅极绝缘层GI可以在每个下部半导体图案LS的暴露于间隙区域GR的侧壁上形成。虚设栅极绝缘层DGI和栅极绝缘层GI可以使用例如热氧化工艺形成。
参照图1及8A至8C，水平绝缘图案HP可以被形成以共形地覆盖间隙区域GR的内壁。此外，导电图案110可以在间隙区域GR中形成。水平绝缘图案HP和导电图案110的形成可以包括形成绝缘层以共形地覆盖间隙区域GR的内壁、形成导电层以填充间隙区域GR、以及去除绝缘层和导电层的形成在间隙区域GR外部的部分。
导电图案110的形成可以限定堆叠结构STS，每个堆叠结构STS包括交替且重复堆叠的导电图案110和绝缘图案120。堆叠结构STS的每个可以被构造为在连接区域CNR上具有阶梯结构STW。例如，每个堆叠结构STS的阶梯结构STW可以远离单元阵列区域CAR而下降。在这样的构造中，除最上的导电图案110以外的导电图案110的每个可以具有由覆于上方的导电图案110暴露的垫110p。最上的导电图案110可以在其在连接区域CNR上构成阶梯结构STW的末端部分处具有垫110p。
公共源极区域CSR可以在衬底100的暴露于沟槽T的部分中形成。公共源极区域CSR的形成可以包括用具有与第一导电类型不同的第二导电类型(例如n型导电性)的杂质掺杂衬底100的暴露于沟槽T的部分。
参照图1及9A至9C，绝缘间隔物SP和公共源极插塞CSP可以在沟槽T的每个中形成。绝缘间隔物SP的形成可以包括形成绝缘间隔物层以共形地覆盖沟槽T、以及对绝缘间隔物层执行各向异性刻蚀工艺。各向异性蚀刻工艺可以暴露公共源极区域CSR。此后，公共源极插塞CSP可以在沟槽T的每个中形成。公共源极插塞CSP的形成可以包括形成导电层以填充沟槽T以及平坦化该导电层。
第二层间电介质层132可以在第一层间电介质层130上形成(例如，形成为覆盖第一层间电介质层130)。第二层间电介质层132可以形成在垂直结构VS和支撑结构SS上(例如，形成为覆盖垂直结构VS和支撑结构SS)。第二层间电介质层132可以包括绝缘材料。
在连接区域CNR上，接触插塞140可以被形成以穿透第一层间电介质层130和第二层间电介质层132从而与导电图案110的对应的(例如相应的)垫110p连接(例如电连接和/或物理接触)。
再次参照图3C和3E，接触插塞140的每个可以形成为与垫110p的中心连接。如上所讨论地，当在水平剖面中被观察时，支撑结构SS(或第一孔H1)的下部部分和居间部分可以具有在第三方向D3上或第四方向D4上延伸的形状，第三方向D3和第四方向D4的每个不面向支撑结构SS所穿透的垫110p(或初始垫115p)的中心。因此，在接触插塞140与支撑结构SS之间可以提供足够的间隔，由此可以抑制/防止接触插塞140和支撑结构SS彼此连接。
在单元阵列区域CAR上，上部接触142可以被形成以穿透第二层间电介质层132从而与对应的(例如相应的)垂直结构VS连接。上部接触142可以包括导电材料。
参照回图1、2A和2C，第一上部线150和第二上部线152可以在第二层间电介质层132上形成。第一上部线150可以提供在连接区域CNR上以与接触插塞140连接，第二上部线152可以提供在单元阵列区域CAR上以与上部接触142连接。
根据本发明构思的示例实施方式，当在水平剖面中被观察时，第一孔H1可以具有比第二孔H2的面积大的面积。因而可以抑制第一孔H1形成为具有不足的深度。
而且，当在水平剖面中被观察时，支撑结构SS(或第一孔H1)的下部部分和居间部分可以具有在第三方向D3上延伸的形状，第三方向D3不面向支撑结构SS所穿透的垫110p(或初始垫115p)的中心。结果，在接触插塞140与支撑结构SS之间可以提供足够的间隔，由此可以抑制/防止接触插塞140和支撑结构SS彼此连接。
虽然已经参照本发明构思的示例实施方式具体显示和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离如由所附权利要求限定的本公开的精神和范围。
本申请要求享有2017年7月25日提交的韩国专利申请第10-2017-0094394号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底；
堆叠结构，其包括堆叠在所述衬底上的导电层；以及
虚设结构，其穿透所述堆叠结构的台阶区域，
其中所述虚设结构的一部分包括：
第一区段，其在平行于所述衬底的上表面的平面中沿第一方向延伸；以及
第二区段，其在所述平面中沿交叉所述第一方向的第二方向从所述第一区段突出。
2.根据权利要求1所述的半导体器件，其中所述虚设结构的所述部分包括L形状。
3.根据权利要求1所述的半导体器件，
其中所述虚设结构的所述部分包括所述虚设结构的上部部分，
其中所述平面包括第一平面，
其中所述虚设结构的下部部分包括第二平面中的第一形状，所述第二平面平行于所述第一平面并且在所述第一平面与所述衬底之间，以及
其中所述第一形状不同于所述虚设结构的所述上部部分在所述第一平面中的第二形状。
4.根据权利要求1所述的半导体器件，
其中所述虚设结构的所述部分包括所述虚设结构的上部部分，
其中所述平面包括第一平面，以及
其中所述虚设结构的下部部分在第二平面中沿交叉所述第一方向和所述第二方向的第三方向延伸，所述第二平面平行于所述第一平面并且在所述第一平面与所述衬底之间。
5.根据权利要求4所述的半导体器件，其中所述虚设结构的所述下部部分包括：
在所述第二平面中的椭圆形，该椭圆形包括在所述第三方向上延伸的主轴；或者
在所述第二平面中的条形，该条形沿所述第三方向延伸。
6.根据权利要求1所述的半导体器件，其中所述虚设结构的所述部分包括所述第一区段和所述第二区段彼此连接的位置处的凹入区段。
7.根据权利要求1所述的半导体器件，其中所述虚设结构的最下表面与所述衬底接触。
8.根据权利要求1所述的半导体器件，
其中所述衬底包括单元阵列区域和连接区域，
其中所述虚设结构包括在所述连接区域上的支撑结构，
其中所述半导体器件还包括在所述单元阵列区域上并穿透所述堆叠结构的垂直结构，以及
其中所述平面中的所述第一区段和所述第二区段的第一形状包括与所述垂直结构在所述平面中的第二形状不同的形状、以及比该第二形状的尺寸大的尺寸。
9.一种半导体器件，包括：
衬底，其包括单元阵列区域和连接区域；
堆叠结构，其包括堆叠在所述衬底上的多个导电层，所述多个导电层中的第一导电层包括垫区域，该垫区域在所述连接区域上相对于所述多个导电层中的覆于上方的第二导电层突出；
垂直结构，其在所述单元阵列区域上并且穿透所述堆叠结构的垂直存储区域；以及
支撑结构，其穿透所述垫区域，
其中，在水平剖面中，所述支撑结构的一部分包括向内弯曲区段。
10.根据权利要求9所述的半导体器件，还包括电连接到所述垫区域的接触插塞。
11.根据权利要求10所述的半导体器件，其中所述向内弯曲区段面向所述接触插塞。
12.根据权利要求9所述的半导体器件，
其中所述支撑结构的所述部分包括：
第一区段，其在所述水平剖面中沿第一方向延伸；以及
第二区段，其在所述水平剖面中沿第二方向从所述第一区段突出，
所述第二方向交叉所述第一方向，以及
其中所述向内弯曲区段在所述第一区段和所述第二区段彼此连接的位置处。
13.根据权利要求12所述的半导体器件，
其中所述支撑结构的所述部分包括虚设结构的上部部分，
其中所述虚设结构的下部部分在交叉所述第一方向和所述第二方向的第三方向上延伸。
14.根据权利要求9所述的半导体器件，其中所述支撑结构的最下表面与所述衬底接触。
15.一种半导体器件，包括：
衬底，其包括单元阵列区域和连接区域；
堆叠结构，其包括堆叠在所述衬底上的导电层，所述导电层包括在所述连接区域上的台阶结构；以及
支撑结构，其在所述连接区域上并且穿透所述台阶结构，
其中所述支撑结构包括：
在所述衬底上的虚设下部半导体图案；以及
在所述虚设下部半导体图案上的虚设导电垫，
其中，在水平剖视图中，所述虚设导电垫包括：
第一区段，其在第一方向上延伸；以及
第二区段，其在第二方向上从所述第一区段突出，所述第二方向交叉所述第一方向。
16.根据权利要求15所述的半导体器件，其中，在所述水平剖视图中，所述虚设导电垫包括非圆形形状和非椭圆形形状。
17.根据权利要求15所述的半导体器件，
其中所述水平剖视图包括第一水平剖视图，以及
其中，在第二水平剖视图中，所述虚设下部半导体图案在交叉所述第一方向和所述第二方向的第三方向上延伸。
18.根据权利要求17所述的半导体器件，其中，在所述第二水平剖视图中，所述虚设下部半导体图案包括椭圆形或条形，该椭圆形包括在所述第三方向上延伸的长轴，该条形在所述第三方向上延伸。
19.根据权利要求15所述的半导体器件，其中所述支撑结构还包括在所述虚设下部半导体图案与所述虚设导电垫之间的虚设上部半导体图案。
20.根据权利要求15所述的半导体器件，还包括在所述单元阵列区域上并且穿透所述堆叠结构的垂直结构，
其中所述垂直结构包括：
在所述衬底上的下部半导体图案；
在所述下部半导体图案上的导电垫；以及
在所述下部半导体图案与所述导电垫之间的上部半导体图案。
CN201810812055.0A 2017-07-25 2018-07-23 半导体器件 Active CN109300908B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170094394A KR102378431B1 (ko) 2017-07-25 2017-07-25 반도체 장치
KR10-2017-0094394 2017-07-25

Publications (2)

Publication Number Publication Date
CN109300908A true CN109300908A (zh) 2019-02-01
CN109300908B CN109300908B (zh) 2023-08-22

Family

ID=65039038

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810812055.0A Active CN109300908B (zh) 2017-07-25 2018-07-23 半导体器件

Country Status (3)

Country Link
US (3) US10741574B2 (zh)
KR (1) KR102378431B1 (zh)
CN (1) CN109300908B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111602244A (zh) * 2020-04-24 2020-08-28 长江存储科技有限责任公司 具有漏极选择栅切割结构的三维存储器件及其形成方法
CN112786613A (zh) * 2021-01-19 2021-05-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
WO2022156063A1 (en) * 2021-01-21 2022-07-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102378431B1 (ko) * 2017-07-25 2022-03-25 삼성전자주식회사 반도체 장치
KR102600999B1 (ko) 2018-04-20 2023-11-13 삼성전자주식회사 수직형 메모리 장치
KR102707881B1 (ko) 2018-12-26 2024-09-24 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210082976A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20210157027A (ko) 2020-06-19 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
CN112236862B (zh) * 2020-09-08 2024-04-09 长江存储科技有限责任公司 具有虚设沟道结构的三维存储器件及其形成方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
CN102623456A (zh) * 2011-02-01 2012-08-01 三星电子株式会社 具有参考特征的垂直非易失性存储装置
US20150162343A1 (en) * 2013-12-05 2015-06-11 Hyunmog Park Semiconductor device and method of manufacturing the same
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件
US20150340376A1 (en) * 2014-05-20 2015-11-26 Jintaek Park Semiconductor device and method of fabricating the same
US9412749B1 (en) * 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
US20160293622A1 (en) * 2015-04-01 2016-10-06 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
CN106024786A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体器件
CN106449648A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有虚设通道区的垂直存储装置
US20170098658A1 (en) * 2015-10-06 2017-04-06 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106684086A (zh) * 2015-11-06 2017-05-17 爱思开海力士有限公司 半导体器件及其操作方法
US20170148748A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices with scribe line region structures
US20170179149A1 (en) * 2015-12-17 2017-06-22 Joyoung Park Three-dimensional semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110015337A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR102341716B1 (ko) * 2015-01-30 2021-12-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102344876B1 (ko) * 2015-03-10 2021-12-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20160109971A (ko) * 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9812461B2 (en) 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9559049B1 (en) * 2015-08-17 2017-01-31 Macronix International Co., Ltd. Memory device and method of manufacturing the same
KR102421728B1 (ko) 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9831121B2 (en) 2015-09-14 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with contact plugs extending inside contact connection portions
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US10381369B2 (en) * 2017-02-21 2019-08-13 Samsung Electronics Co., Ltd. Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
KR102368932B1 (ko) 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
US10381373B2 (en) * 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
KR102378431B1 (ko) * 2017-07-25 2022-03-25 삼성전자주식회사 반도체 장치

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
CN102623456A (zh) * 2011-02-01 2012-08-01 三星电子株式会社 具有参考特征的垂直非易失性存储装置
US20150162343A1 (en) * 2013-12-05 2015-06-11 Hyunmog Park Semiconductor device and method of manufacturing the same
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件
US20150340376A1 (en) * 2014-05-20 2015-11-26 Jintaek Park Semiconductor device and method of fabricating the same
US9412749B1 (en) * 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
CN106024786A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体器件
US20160293622A1 (en) * 2015-04-01 2016-10-06 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
CN106449648A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有虚设通道区的垂直存储装置
US20170098658A1 (en) * 2015-10-06 2017-04-06 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106684086A (zh) * 2015-11-06 2017-05-17 爱思开海力士有限公司 半导体器件及其操作方法
US20170148748A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices with scribe line region structures
US20170179149A1 (en) * 2015-12-17 2017-06-22 Joyoung Park Three-dimensional semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111602244A (zh) * 2020-04-24 2020-08-28 长江存储科技有限责任公司 具有漏极选择栅切割结构的三维存储器件及其形成方法
TWI738376B (zh) * 2020-04-24 2021-09-01 大陸商長江存儲科技有限責任公司 具有汲極選擇閘切割結構的三維記憶體裝置及其形成方法
CN113555370A (zh) * 2020-04-24 2021-10-26 长江存储科技有限责任公司 具有漏极选择栅切割结构的三维存储器件及其形成方法
US11502098B2 (en) 2020-04-24 2022-11-15 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memeory devices with drain-select-gate cut structures
US12082414B2 (en) 2020-04-24 2024-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
CN113555370B (zh) * 2020-04-24 2024-09-06 长江存储科技有限责任公司 具有漏极选择栅切割结构的三维存储器件及其形成方法
CN112786613A (zh) * 2021-01-19 2021-05-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
WO2022156063A1 (en) * 2021-01-21 2022-07-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming thereof

Also Published As

Publication number Publication date
US11177282B2 (en) 2021-11-16
US11641743B2 (en) 2023-05-02
US10741574B2 (en) 2020-08-11
KR102378431B1 (ko) 2022-03-25
US20200335520A1 (en) 2020-10-22
US20220037347A1 (en) 2022-02-03
KR20190011870A (ko) 2019-02-08
US20190035806A1 (en) 2019-01-31
CN109300908B (zh) 2023-08-22

Similar Documents

Publication Publication Date Title
CN109300908A (zh) 半导体器件
CN109860197B (zh) 三维存储器及形成三维存储器的方法
CN112599531B (zh) 三维半导体器件
CN109817633A (zh) 垂直存储器件
CN110391248A (zh) 垂直存储器装置及其制造方法
CN107046037A (zh) 垂直存储器件及其制造方法
CN110808253B (zh) 三维存储器结构及其制备方法
CN110120393A (zh) 三维半导体存储器件
CN109524383A (zh) 半导体存储器件及其制造方法
CN110349970A (zh) 半导体存储器件
CN107799529A (zh) 半导体存储器件及其制造方法
CN107068671A (zh) 半导体装置及其制造方法
CN110391244A (zh) 半导体存储器件
CN107919358A (zh) 半导体器件及其制造方法
CN109671713A (zh) 半导体器件
US11222681B2 (en) 3D stacked high-density memory cell arrays and methods of manufacture
CN108389865A (zh) 具有倾斜栅电极的三维半导体存储器件
CN110400805A (zh) 半导体存储器装置
CN113314531B (zh) 垂直型存储器及制备方法
CN106571368A (zh) 半导体装置
CN110349961A (zh) 三维半导体存储器件及其制造方法
CN111180462A (zh) 存储器装置以及制造该存储器装置的方法
CN109768048A (zh) 垂直半导体器件
CN112071850A (zh) 三维存储器结构及其制备方法
CN110808249B (zh) 三维存储器结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant