CN107919358A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件和制造半导体器件的方法，该器件包括：在衬底上的栅极结构；分别在衬底的邻近栅极结构的部分上的源极/漏极层；分别接触源极/漏极层的上表面的第一接触插塞；接触栅极结构中的一个的第二接触插塞，第二接触插塞的侧壁由绝缘间隔物覆盖；以及共同地接触栅极结构中的至少一个的上表面和第一接触插塞中的至少一个的第三接触插塞，第三接触插塞的侧壁的至少一部分不被绝缘间隔物覆盖。

Description

半导体器件及其制造方法
技术领域
实施方式涉及半导体器件及其制造方法。
背景技术
接触栅极结构的上表面的第一接触插塞可以仅形成在隔离层之上，并且可以不与接触源极/漏极层的上表面的第二接触插塞接触。
发明内容
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括在衬底上的栅极结构；分别在衬底的邻近栅极结构的部分上的源极/漏极层；分别接触源极/漏极层的上表面的第一接触插塞；接触栅极结构中的一个的第二接触插塞，第二接触插塞的侧壁由绝缘间隔物覆盖；以及第三接触插塞，其共同地接触栅极结构中的至少一个的上表面和第一接触插塞中的至少一个，第三接触插塞的侧壁的至少一部分不被绝缘间隔物覆盖。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上的栅极结构；分别在衬底的与栅极结构相邻的部分上的源极/漏极层；第一接触插塞，其分别接触源极/漏极层中的源极/漏极层中的上表面，第一接触插塞的上表面具有第一高度；至少一个第二接触插塞，其接触源极/漏极层中的一个源极/漏极层或多个源极/漏极层，所述至少一个第二接触插塞的上表面具有大于第一高度的第二高度；绝缘夹层，其覆盖第一接触插塞和第二接触插塞的至少上侧壁，绝缘夹层包括硅氧化物，并且绝缘夹层的上部的至少一部分具有比绝缘夹层的下部的硅含量更大的硅含量；接触栅极结构中的一个的第三接触插塞，第三接触插塞在第一接触插塞之间；以及共同地接触栅极结构中的一个的上表面和所述至少一个第二接触插塞的第四接触插塞。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上的有源鳍，有源鳍的每个在基本上平行于衬底的上表面的第一方向上延伸，有源鳍在基本上平行于衬底的上表面且基本上垂直于第一方向的第二方向上设置，并且有源鳍的下侧壁被隔离图案覆盖；由隔离图案覆盖的一个或更多个虚设有源鳍，虚设有源鳍的每个在第一方向上延伸；在有源鳍和隔离图案上的栅极结构，栅极结构的每个在第二方向上延伸，并且栅极结构在第一方向上设置；源极/漏极层，其位于在第一方向上邻近栅极结构的有源鳍和隔离图案上；第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞分别接触源极/漏极层的上表面；接触栅极结构中的一个的第三接触插塞，第三接触插塞的侧壁由绝缘间隔物覆盖；第四接触插塞，共同地接触栅极结构中的至少一个的上表面和第二接触插塞中的至少一个；以及在第一接触插塞至第四接触插塞上的布线，布线的每个在第一方向上延伸，并且布线在第二方向上设置，其中第三接触插塞被电连接到布线中的垂直交叠源极/漏极层的布线。
实施方式可以通过提供一种制造半导体器件的方法来实现，该方法包括：在衬底上形成晶体管，使得晶体管的每个包括栅极结构和与其相邻的源极/漏极层；在衬底上形成第一绝缘夹层以覆盖晶体管；形成穿过第一绝缘夹层以分别接触源极/漏极层的第一接触插塞和第二接触插塞；在第一绝缘夹层以及第一接触插塞和第二接触插塞上形成第二绝缘夹层；形成穿过第一绝缘夹层和第二绝缘夹层的第一开口和第二开口，使得第一开口暴露栅极结构中的一个并且第二开口共同地暴露栅极结构中的至少一个和与其相邻的第二接触插塞；在第一开口的侧壁上形成第一绝缘间隔物；以及在第一开口和第二开口中分别形成第三接触插塞和第四接触插塞。
实施方式可以通过提供一种制造半导体器件的方法来实现，该方法包括：在衬底上形成晶体管，使得晶体管的每个包括栅极结构和与其相邻的源极/漏极层；在衬底上形成第一绝缘夹层以覆盖晶体管；形成穿过第一绝缘夹层以分别接触源极/漏极层的第一接触插塞和第二接触插塞；去除第一接触插塞的上部；将离子注入到第一绝缘夹层的上部中；在第一绝缘夹层以及第一接触插塞和第二接触插塞上形成第二绝缘夹层；以及形成穿过第一绝缘夹层和第二绝缘夹层的第三接触插塞和第四接触插塞，使得第三接触插塞接触栅极结构中的一个并且第四接触插塞共同地接触栅极结构中的至少一个和与其相邻的第二接触插塞。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：衬底；在衬底上的栅极结构；与栅极结构相邻的源极/漏极层；接触源极/漏极层中的一些源极/漏极层的上表面的第一接触插塞；接触源极/漏极层中的另外的源极/漏极层的上表面的第二接触插塞；接触栅极结构中的一个的第三接触插塞，第三接触插塞的侧壁由绝缘间隔物覆盖，使得第三接触插塞与第一接触插塞电绝缘；第四接触插塞，其共同地接触栅极结构中的至少一个的上表面和第二接触插塞中的至少一个。
附图说明
通过参考附图详细描述示例性实施方式，特征对于本领域技术人员来说将是明显的，附图中：
图1至图5示出根据示例实施方式的半导体器件的平面图和剖面图；
图6至图34示出根据示例实施方式制造半导体器件的方法中的阶段的平面图和剖面图；
图35示出根据示例实施方式的半导体器件的剖面图；
图36示出根据示例实施方式的半导体器件的剖面图；
图37至39示出根据示例实施方式制造半导体器件的方法中的阶段的平面图和剖面图；以及
图40和41示出根据示例性实施方式的半导体器件的剖面图。
具体实施方式
图1至5示出根据示例实施方式的半导体器件的平面图和剖面图。具体地，图1是平面图，图2至5是剖面图。图2是沿图1的线A-A'截取的剖面图，图3是沿图1的线B-B'截取的剖面图，图4是沿图1的线C-C'截取的剖面图，图5是沿图1的线D-D'截取的剖面图。
参考图1至5，半导体器件可以包括：在衬底100上的栅极结构280；在衬底100的邻近栅极结构280的部分上的源极/漏极层210；第一接触插塞332，其接触源极/漏极层210中的源极/漏极层的上表面并且包括具有第一高度(例如从衬底100测量)的上表面(例如背离衬底100)；至少一个第二接触插塞334，其接触源极/漏极层210中的源极/漏极层并且包括具有第二高度的上表面；第三接触插塞392，其接触栅极结构280中的一个的上表面并且在第一接触插塞332中的相邻第一接触插塞之间；以及第四接触插塞394，共同地接触栅极结构280中的一个的上表面和第二接触插塞334。例如，从衬底100到第二接触插塞334的远端的距离可以大于从衬底到第一接触插塞332的远端的距离。
半导体器件还可以包括第一绝缘夹层300、第二绝缘夹层36、第三绝缘夹层400、绝缘加强层305、第一绝缘间隔物382、第一通路412、第二通路414以及布线420。
衬底100可以包括半导体材料，例如硅、锗、硅锗等，或III-V半导体化合物，例如GaP、GaAs、GaSb等。在一实施方案中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
第一凹陷110和部分地填充第一凹陷110的隔离图案120可以形成在衬底100上，并且衬底100可以被分成场区域和从衬底100的上表面突出的有源区域105。有源区域105也可以被称为有源鳍。
在一实施方案中，有源鳍105可以在基本上平行于衬底100的上表面的第一方向上延伸，并且多个有源鳍105可以在基本上平行于衬底100的上表面且交叉第一方向的第二方向上形成。在一实施方案中，第一方向和第二方向可以以直角彼此交叉。
有源鳍105可以包括其侧壁被隔离图案120覆盖的下有源图案105b，以及从隔离图案120的上表面突出的上有源鳍105a。
在一实施方案中，有源鳍105中的有源鳍的上有源图案105a可以被去除，并且虚设有源鳍可以被形成。虚设有源鳍的每个可以包括下有源图案105b的一部分，并且虚设有源鳍的侧壁可以被隔离图案120覆盖，虚设有源鳍的上表面可以被绝缘图案220覆盖。与有源鳍105不同，在虚设有源鳍的上表面上可以没有源极/漏极层210被形成。在一实施方案中，一个或多个虚设有源鳍可以形成在有源鳍105之间，并且可以在第一方向上延伸。
隔离图案120可以包括氧化物，例如硅氧化物。
在一实施方案中，栅极结构280可以在有源鳍105和隔离图案120上在第二方向上延伸，并且多个栅极结构280可以在第一方向上形成。栅极结构280可以包括顺序堆叠的界面图案240、栅极绝缘图案250、功函数控制图案260和栅电极270，并且可以与源极/漏极层210一起形成晶体管。晶体管可以根据源极/漏极层210的导电类型而是正沟道金属氧化物半导体(PMOS)晶体管或负沟道金属氧化物半导体(NMOS)晶体管。
界面图案240可以包括氧化物，例如硅氧化物，栅极绝缘图案250可以包括具有高介电常数的金属氧化物，例如铪氧化物、钽氧化物、锆氧化物等，功函数控制图案260可以包括金属氮化物或其合金，例如钛氮化物、钛铝、铝钛氮化物、钽氮化物、钽铝氮化物等，并且栅电极270可以包括低电阻金属或其氮化物，例如铝、铜、钽等。
栅极间隔物160可以在第一方向上形成在栅极结构280的彼此相反的侧壁的每个上，并且鳍间隔物170可以在第二方向上形成在有源鳍105的彼此相反的侧壁的每个上。栅极间隔物160和鳍间隔物170可以包括氮化物，例如硅氮化物。
源极/漏极层210可以填充位于在第一方向上邻近栅极结构280的有源鳍105上的第二凹陷190，并且可以接触栅极间隔物160的侧壁。在一实施方案中，源极/漏极层210可以具有沿第二方向截取的具有五角状形状的剖面。
在一实施方案中，源极/漏极层210可以包括掺杂有p型杂质的单晶硅-锗。在一实施方案中，源极/漏极层210可以包括掺杂有n型杂质的单晶硅碳化物或掺杂有n型杂质的单晶硅。
在一实施方案中，当有源鳍105中在第二方向上的相邻有源鳍之间的距离较小时，在有源鳍105的相应有源鳍的上表面上的源极/漏极层210可以彼此连接从而彼此合并。在一实施方案中，如图所示，在第二方向上在两个相邻有源鳍105上的两个源极/漏极层210可以彼此合并。在一实施方案中，多于两个源极/漏极层210可以彼此合并。
空气间隙225可以形成在隔离图案120与被合并的源极/漏极层210之间。
绝缘层220可以形成在有源鳍105、虚设有源鳍和隔离图案120上，并且可以覆盖栅极结构280的侧壁和源极/漏极层210。绝缘层220可以包括例如硅氧化物或东燃硅氮烷(Tonen Silazene，TOSZ)。
盖层290和第一绝缘夹层300可以顺序地形成在栅极结构280和绝缘层220上。盖层290可以包括氮化物，例如硅氮化物，并且第一绝缘夹层300可以包括硅氧化物，例如正硅酸乙酯(TEOS)。
第一接触插塞332和第二接触插塞334可以延伸穿过第一绝缘夹层300、盖层290和绝缘层220，并且可以接触源极/漏极层210的上表面。第一金属硅化物图案320可以形成在源极/漏极层210与第一接触插塞332和第二接触插塞334的每个之间。第一金属硅化物图案320可以包括例如钛硅化物、钴硅化物或镍硅化物等。
在一实施方案中，第一接触插塞332和第二接触插塞334中的每个可以具有高的高宽比，并且第一接触插塞332和第二接触插塞334中的每个的宽度可以从其顶部朝向底部减小。在一实施方案中，第一接触插塞332的上部可以在形成第一接触插塞332和第二接触插塞334之后被去除(参考图25至28)，并且具有相对大的宽度的上部可以被去除使得第一接触插塞332之间的距离可以被减小。因此，当第二接触插塞334的上表面具有第二高度时，第一接触插塞332的每个的上表面可以具有小于第二高度的第一高度。
当第一接触插塞332的上部被去除时，第四凹陷350可以形成在第一绝缘夹层300上，因此第一绝缘夹层300的上表面可以不具有均匀的高度。结果，第一接触插塞332可以分别形成在第四凹陷350下方。
第一接触插塞332和第二接触插塞334中的每个可以具有包括金属(例如钨、铜等)的第二金属图案，以及第一阻挡图案，第一阻挡图案覆盖第二金属图案的侧壁和下表面并且包括金属氮化物，例如钽氮化物、钛氮化物、钨氮化物等。
在一实施方案中，第一接触插塞332和第二接触插塞334中的每个可以形成在有源鳍105的上表面上的源极/漏极层210上，并且因此可以不垂直地交叠仅包括下有源图案105b的虚设有源鳍。
第一接触插塞332的每个可以在第二方向上延伸至给定长度，并且多个第一接触插塞332可以在第一方向上形成。第二接触插塞334可以在第二方向上延伸至给定长度，并且一个或多于一个的第二接触插塞334可以在第一方向上形成。在图中，两个第二接触插塞334在第一方向上形成。
绝缘加强层305可以形成在第一绝缘夹层300上。绝缘加强层305可以通过离子注入工艺形成在第一绝缘夹层300上。当第一绝缘夹层300包括硅氧化物时，硅离子可以注入到第一绝缘夹层300中以形成富含硅的硅氧化物层。在一实施方案中，其它类型的离子可以被注入到第一绝缘夹层300中以形成绝缘加强层305。
在一实施方案中，绝缘加强层305可以以均匀的厚度形成在第一绝缘夹层300的上表面上。由于第一绝缘夹层300的上表面不具有均匀的高度，所以绝缘加强层305也可以不具有均匀的高度。
通过离子注入工艺，离子也可以被注入到第一接触插塞332的上部中，并且因此第二金属硅化物图案336可以形成在第一接触插塞332的每个上。
第二绝缘夹层360可以形成在其上形成有绝缘加强层305的第一绝缘夹层300、其上形成有第二金属硅化物图案336的第一接触插塞332、以及第二接触插塞334上，并且可以包括氮化物，例如硅氮化物。
第三接触插塞392可以延伸穿过第二绝缘夹层360、绝缘加强层305、第一绝缘夹层300和盖层290，并且可以接触栅极结构280中的一个的上表面，第四接触插塞394可以延伸穿过第二绝缘夹层360、第一绝缘夹层300、第二接触插塞334的一部分和盖层290，并且可以接触栅极结构280中的一个的上表面。
在一实施方案中，第三接触插塞392可以形成在第一接触插塞332中的在第一方向上相邻的第一接触插塞之间，该相邻的第一接触插塞可以分别形成在位于栅极结构280的相反侧的源极/漏极层210上，因此可以不垂直交叠虚设有源鳍。
在一实施方案中，第四接触插塞394可以接触第二接触插塞334的侧壁，并且当两个第二接触插塞334在第一方向上形成在栅极结构280的相反侧时，第四接触插塞394可以接触所述两个第二接触插塞334的相应的对立侧壁。
第三接触插塞392和第四接触插塞394中的每个可以具有包括金属(例如钨、铜等)的第三金属图案，以及第二阻挡图案，第二阻挡图案覆盖第三金属图案的侧壁和下表面并且包括金属氮化物，例如钽氮化物、钛氮化物、钨氮化物等。在一实施方案中，第三接触插塞392和第四接触插塞394中的每个可以仅包括第三金属图案。
第三接触插塞392的侧壁可以被第一绝缘间隔物382覆盖。第一绝缘间隔物382可以具有中空圆柱形状，并且可以包括氧化物，例如硅氧化物。
在一实施方案中，第三接触插塞392可以形成在第一接触插塞332中的在第一方向上的相邻第一接触插塞之间。如果在用于形成第三接触插塞392的第四开口370的形成期间(参考图29和30)出现未对准，则第三接触插塞392的侧壁可以被第一绝缘间隔物382覆盖，并且因此可以与第一接触插塞332电绝缘。
由于第一接触插塞332的具有相对大的宽度的上部被去除，所以第三接触插塞392与第一接触插塞332之间的距离可以增加，因此第一接触插塞332和第三接触插塞392彼此接触的可能性可以降低。
此外，绝缘加强层305可以形成在第一接触插塞332穿过其形成的第一绝缘夹层300上，因此第一接触插塞332与第三接触插塞392之间的电绝缘可以被增强。
因此，当与第三接触插塞392垂直交叠虚设有源鳍的情况相比时，即使当第三接触插塞392由于半导体器件的尺寸减小而靠近第一接触插塞332形成时，第一接触插塞332与第三接触插塞392之间的电绝缘也可以被增强，并且电短路的可能性可以降低。
与第三接触插塞392不同，没有绝缘间隔物可以形成在共同地接触栅极结构280的上表面和与其相邻的第二接触插塞334的第四接触插塞394的侧壁上，因此第二接触插塞334与第四接触插塞394之间的接触电阻可以不增加。
第三绝缘夹层400可以形成在第二绝缘夹层360、第三接触插塞392和第四接触插塞394以及第一绝缘间隔物382上，并且电连接到第一至第四接触插塞332、334、392和394中的接触插塞的布线420可以形成在第三绝缘夹层400中。
在一实施方案中，布线420的每个可以在第一方向上延伸，并且多个布线420可以在第二方向上形成。
在一实施方案中，布线420中的布线可以电连接到第一接触插塞332，这通过延伸穿过第二绝缘夹层360和第三绝缘夹层400并且接触布线420中的所述布线的下表面和第一接触插塞332的上表面的第一通路412可以是可能的。布线420中的其它布线可以电连接到第三接触插塞392，这通过延伸穿过第三绝缘夹层400并且接触布线420中的所述另外的布线的下表面和第三接触插塞392的上表面的第二通路414可以是可能的。
在一实施方案中，下面的接触插塞332、334、392和394以及上面的布线420可以通过各种结构和/或方法彼此连接。
在一实施方案中，布线420以及第一通路412和第二通路414中的每个可以具有第四金属图案和覆盖第四金属图案的侧壁和下表面的第三阻挡图案。
在一实施方案中，布线420中的布线可以垂直地交叠虚设有源鳍，并且布线420中的布线可以垂直地交叠有源鳍105或在其上的源极/漏极层210。
接触在源极/漏极层210上的第一接触插塞332之间的栅极结构280的上表面的第三接触插塞392可以不垂直地交叠虚设有源鳍，并且因此可以电连接到布线420中的不垂直交叠虚设有源鳍的布线。
如上所述，即使第三接触插塞392根据单元布局靠近第一接触插塞332，第一接触插塞332与第三接触插塞392之间的电短路的可能性也可以由于第一绝缘间隔物382、第四凹陷350和绝缘加强层305而降低。
图6至34示出根据示例实施方式制造半导体器件的方法中的阶段的平面图和剖面图。具体地，图6、8、11、15、18、22、25和32是平面图，并且图7、9-10、12-14、15-17、19-21、23-24、26-31和33-34是剖面图。
图7、12、14、16、19、23和26分别是沿相应平面图的线A-A'截取的剖面图，图9和20分别是沿相应平面图的线B-B'截取的剖面图，图10、13、17、21、24、27、29和33分别是沿相应平面图的线C-C'截取的剖面图，并且图28、30、31和34分别是沿相应平面图的线D-D'截取的剖面图。
参考图6和7，衬底100的上部可以被部分地蚀刻以形成第一凹陷110，并且隔离图案120可以被形成以填充第一凹陷110的下部。
由于第一凹陷110形成在衬底100上，所以有源区域105可以限定在衬底100上。有源区域105可以从衬底100的上表面突出，并且因此也可以被称为有源鳍。衬底100的其上没有形成有源鳍105的区域可以被称为场区域。
在一实施方案中，有源鳍105可以在基本上平行于衬底100的上表面的第一方向上延伸，并且多个有源鳍105可以在第二方向上形成，第二方向可以基本上平行于衬底100的上表面并且交叉第一方向。在一实施方案中，第一方向和第二方向可以以直角彼此交叉，并且因此可以基本上彼此垂直。
在一实施方案中，通过在衬底100上形成隔离层以充分填充第一凹陷110、平坦化隔离层直到衬底100的上表面被暴露、以及去除隔离层的上部以暴露第一凹陷110的上部，隔离图案120可以被形成。隔离层可以由氧化物形成，例如硅氧化物。
由于隔离图案120形成在衬底100上，所以有源鳍105可以被分成下有源图案105b(其侧壁可以被隔离图案120覆盖)和上有源图案105a(未被隔离图案120覆盖而从其突出)。
参考图8至10，虚设栅极结构可以形成在衬底100上。
例如，通过在衬底100和隔离图案120上顺序形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层、图案化虚设栅极掩模层以形成虚设栅极掩模150、以及使用虚设栅极掩模150作为蚀刻掩模顺序地蚀刻虚设栅电极层和虚设栅极绝缘层，虚设栅极结构可以被形成。
因此，虚设栅极结构可以包括顺序堆叠在衬底100上的虚设栅极绝缘图案130、虚设栅电极140和虚设栅极掩模150。
虚设栅极绝缘层可以通过例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。在一实施方案中，虚设栅极绝缘层可以通过在衬底100的上部上的热氧化工艺形成，在这种情况下，虚设栅极绝缘层可以仅形成在上有源图案105a上。
在一实施方案中，虚设栅极结构可以在第二方向上延伸，并且多个虚设栅极结构可以在第一方向上形成。
参考图11至13，栅极间隔物160可以形成在虚设栅极结构的侧壁上。
栅极间隔物160可以通过在有源鳍105和隔离图案120上形成间隔物层以覆盖虚设栅极结构并各向异性蚀刻间隔物层而形成。栅极间隔物160可以在第一方向上形成在虚设栅极结构的彼此相反的侧壁的每个上，并且鳍间隔物170也可以在第二方向上形成在上有源图案105a的彼此相反的侧壁的每个上。
参考图14，第一掩模180可以被形成以覆盖有源鳍105中的一些并暴露其它有源鳍105，并且被暴露的有源鳍105的上有源图案105a可以使用第一掩模180作为蚀刻掩模被去除以分别形成仅包括下有源图案105b的虚设有源鳍。
在一实施方案中，第一掩模180可以暴露一个或更多个有源鳍105，因此可以形成一个或更多个虚设有源鳍。在一实施方案中，如图14所示，相邻两个有源鳍105的上有源图案105a可以被去除以形成两个虚设有源鳍。
当形成虚设有源鳍时，在上有源图案105a(虚设鳍)的侧壁上的鳍间隔物170也可以被去除。
参考图15至17，在去除第一掩模180之后，邻近栅极间隔物160的有源鳍105的上部可以被蚀刻以形成第二凹陷190。
例如，有源鳍105的上部可以通过使用虚设栅极结构和其侧壁上的栅极间隔物160作为蚀刻掩模的干蚀刻工艺被去除以形成第二凹陷190。当第二凹陷190被形成时，邻近有源鳍105的鳍间隔物170可以被大部分去除，并且仅鳍间隔物170的下部可以保留。虚设有源鳍的下有源图案105b也可以被部分地或完全地去除以形成第三凹陷200。
在一实施方案中，如图所示，当上有源图案105a的一部分被蚀刻以形成第二凹陷190时，第二凹陷190的底部可以高于下有源图案105b的顶表面。
在形成第二掩模以填充第三凹陷200之后，源极/漏极层210可以被形成以填充第二凹陷190。
在一实施方案中，源极/漏极层210可以通过使用由第二凹陷190暴露的有源鳍105的上表面作为籽晶的选择性外延生长(SEG)工艺形成。
在一实施方案中，当SEG工艺被执行时，单晶硅-锗层可以被形成以用作源极/漏极层210。此外，p型杂质源气体也可以用于形成用作源极/漏极层210的掺杂有p型杂质的单晶硅-锗层。因此，源极/漏极层210可以用作PMOS晶体管的源极/漏极区域。
源极/漏极层210可以不仅在垂直方向上而且在水平方向上生长以填充第二凹陷190，并且可以接触栅极间隔物160的侧壁。
在一实施方案中，当在第二方向上设置的有源鳍105彼此靠近时，生长在相应有源鳍105上的源极/漏极层210可以彼此合并。在一实施方案中，如图15至17所示，在相邻的两个有源鳍105上生长的两个源极/漏极层210可以彼此合并。在一实施方案中，多于两个的源极/漏极层210可以彼此合并。
在一实施方案中，源极/漏极层210可以用作PMOS晶体管的源极/漏极区域。在一实施方案中，源极/漏极层210还可以用作NMOS晶体管的源极/漏极区域。
在一实施方案中，单晶硅碳化物层可以形成为源极/漏极层210。在SEG工艺中，n型杂质源气体也可以用于形成掺杂有n型杂质的单晶硅碳化物层。
参考图18至21，在去除第二掩模之后，绝缘层220可以形成在衬底100上以覆盖虚设栅极结构、栅极间隔物160、鳍间隔物170以及源极/漏极层210，并且可以被平坦化直到虚设栅极结构的虚设栅电极140被暴露。
在平坦化工艺中，虚设栅极掩模150也可以被去除，并且栅极间隔物160的上表面可以被去除。在被合并的源极/漏极层210与隔离图案120之间的空间可以不被绝缘层220填充，因此空气间隙225可以被形成。
平面化工艺可以通过例如化学机械抛光(CMP)工艺和/或回蚀刻工艺被执行。
暴露的虚设栅电极140和在其下方的虚设栅极绝缘图案130可以被去除以形成暴露栅极间隔物160的内侧壁和有源鳍105的上表面的第一开口230，并且栅极结构280可以被形成为填充第一开口230。
栅极结构280可以通过以下工艺形成。
在由第一开口230暴露的有源鳍105的暴露的上表面上执行热氧化工艺以形成界面图案240之后，栅极绝缘层和功函数控制层可以顺序形成在界面图案240、隔离图案120、栅极间隔物160和绝缘层220上，并且栅电极层可以形成在功函数控制层上以充分填充第一开口230的剩余部分。
类似于栅极绝缘层或栅电极层，界面图案240可以通过CVD工艺、ALD工艺等代替热氧化工艺而形成。在这种情况下，界面图案240可以不仅形成在有源鳍105的上表面上，而且可以形成在隔离图案120的上表面和栅极间隔物160的内侧壁上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化直到绝缘层220的上表面可以被暴露，以形成顺序堆叠在界面图案240、隔离图案120以及栅极间隔物160的内侧壁上的栅极绝缘图案250和功函数控制图案260，以及填充功函数控制图案260上的第一开口230的剩余部分的栅电极270。
顺序堆叠的界面图案240、栅极绝缘图案250、功函数控制图案260和栅电极270可以形成栅极结构280，并且栅极结构280与源极/漏极层210一起根据源极/漏极层210的导电类型可以形成PMOS晶体管或NMOS晶体管。
参考图22至24，盖层290和第一绝缘夹层300可以顺序形成在绝缘层220、栅极结构280和栅极间隔物160上，并且第一接触插塞332和第二接触插塞334可以穿过绝缘层220、盖层290和第一绝缘夹层300被形成以接触源极/漏极层210的上表面。
第一接触插塞332和第二接触插塞334可以例如通过以下工艺形成。
第二开口310和第三开口315可以穿过绝缘层220、盖层290和第一绝缘夹层300被形成以暴露源极/漏极层210的上表面，第一金属层可以形成在源极/漏极层210的暴露的上表面、第二开口310和第三开口315的侧壁、以及第一绝缘夹层300的上表面上，并且热处理工艺可以在其上被执行以在源极/漏极层210的每个上形成第一金属硅化物图案320。
在一实施方案中，第二开口310和第三开口315中的每个可以形成为具有高的高宽比，并且第二开口310和第三开口315中的每个的宽度可以从其顶部到底部减小。
第一阻挡层可以形成在第一金属硅化物图案320、第二开口310和第三开口315的侧壁以及第一绝缘夹层300的上表面上，第二金属层可以形成在第一阻挡层上以填充第二开口310和第三开口315，并且第二金属层和第一阻挡层可以被平坦化直到第一绝缘夹层300的上表面被暴露。
因此，第一接触插塞332和第二接触插塞334可以形成在第一金属硅化物图案320上，以分别填充第二开口310和第三开口315。
第一接触插塞332和第二接触插塞334中的每个可以包括第二金属图案以及覆盖第二金属图案的下表面和侧壁的第一阻挡图案。
在一实施方案中，第一接触插塞332和第二接触插塞334可以形成在有源鳍105上的源极/漏极层210上，并且因此可以不垂直地交叠仅具有剩余的下有源图案105b的虚设有源鳍。
第一接触插塞332的每个可以在第二方向上延伸至给定长度，并且多个第一接触插塞332可以在第一方向上形成。第二接触插塞334可以在第二方向上延伸至给定长度，并且一个或多于一个的第二接触插塞334可以在第一方向上形成。在图中，两个第二接触插塞334被示出。
如上所述，第二开口310和第三开口315中的每个可以具有从其顶部朝向底部减小的宽度，因此填充第二开口310和第三开口315的每个的第一接触插塞332和第二接触插塞334的每个可以具有从其顶部朝向底部减小的宽度。
参考图25至28，第三掩模340可以形成在第一绝缘夹层300上以覆盖第二接触插塞334，并且第一接触插塞332的每个的上部可以被去除以形成第四凹陷350。
在第一接触插塞332的每个中，上部可以具有大于下部的宽度，并且第一接触插塞332的每个的上部可以被去除以形成第四凹陷350。因此，第一接触插塞332之间的距离可以增加。
离子注入工艺可以使用第三掩模340作为离子注入掩模被执行以将离子注入到第一绝缘夹层300的上部中，并且绝缘加强层305可以被形成。
在一实施方案中，离子可以包括硅离子，并且当第一绝缘夹层300包括硅氧化物时，富含硅的硅氧化物层可以被形成为绝缘加强层305。在一实施方案中，绝缘加强层305可以包括其它类型的材料。
在一实施方案中，绝缘加强层305可以在第一绝缘夹层300的上表面上形成至均匀的厚度。由于第四凹陷350的形成，第一绝缘夹层300的上表面可以不具有恒定的高度，因此绝缘加强层305可以具有变化的高度。
通过离子注入工艺，离子也可以被注入到第一接触插塞332的上部中，例如当硅离子被注入时，第二金属硅化物图案336可以形成在第一接触插塞332的每个上。
参考图29和30，在去除第三掩模340之后，第二绝缘夹层360可以形成在其上形成有绝缘加强层305的第一绝缘夹层300、其上形成有第二金属硅化物图案336的第一接触插塞332、以及第二接触插塞334上。
第四开口370可以穿过第二绝缘夹层360、其上形成有绝缘加强层305的第一绝缘夹层300以及盖层被形成以暴露栅极结构280中的一个的上表面，并且第五开口375可以穿过第二绝缘夹层360、第一绝缘夹层300、第二接触插塞334的一部分和盖层被形成以暴露栅极结构280的至少一个的上表面。
在一实施方案中，第四开口370可以形成在位于栅极结构280的彼此相反侧的源极/漏极层210上的第一接触插塞332中在第一方向上相邻的第一接触插塞之间，并且因此可以不垂直地交叠虚设有源鳍。
在一实施方案中，第五开口375可以暴露第二接触插塞334的侧壁，例如当两个第二接触插塞334在第一方向上形成在栅极结构280的彼此相反侧时，第五开口375可以暴露所述两个第二接触插塞334的相应侧壁。
第一绝缘间隔物382和第二绝缘间隔物384可以分别形成在第四开口370和第五开口375的侧壁上。因此，由第五开口375暴露的第二接触插塞334的侧壁可以被第二绝缘间隔物384覆盖。
在一实施方案中，第一绝缘间隔物382和第二绝缘间隔物384可以通过在第四开口370和第五开口375的底部和侧壁上以及在第二绝缘夹层360上形成绝缘间隔物层，并且各向异性地蚀刻绝缘间隔物层而形成。
绝缘间隔物层可以由氧化物形成，例如硅氧化物。
在一实施方案中，第一绝缘间隔物382和第二绝缘间隔物384中的每个可以具有中空的圆柱形状。
参考图31，在第二绝缘夹层360上形成第四掩模377以覆盖第四开口370之后，第五开口375中的第二绝缘间隔物384可以通过使用第四掩模377作为蚀刻掩模的蚀刻工艺被去除。
因此，第二接触插塞334的由第二绝缘间隔物384覆盖的侧壁可以被暴露。
参考图32至34，第三接触插塞392和第四接触插塞394可以被形成以分别填充第四开口370和第五开口375。
在一实施方案中，通过在第四开口370的底部、第一绝缘间隔物382、第五开口375的底部和侧壁、以及第二绝缘夹层360上形成第二阻挡层、在第二阻挡层上形成第三金属层以填充第四开口370和第五开口375、以及平坦化第三金属层和第二阻挡层直到第二绝缘夹层360的上表面被暴露，第三接触插塞392和第四接触插塞394可以被形成。
因此，其侧壁可以被第一绝缘间隔物382覆盖的第三接触插塞392可以形成在栅极结构280中的一个的上表面上，并且第四接触插塞394可以形成在栅极结构280中的至少一个的上表面上以填充第五开口375。第三接触插塞392和第四接触插塞394中的每个可以包括第三金属图案和覆盖第三金属图案的下表面和侧壁的第二阻挡图案。
在一实施方案中，第二阻挡层可以被形成，因此第三接触插塞392和第四接触插塞394中的每个可以仅包括第三金属图案。
在一实施方案中，第三接触插塞392和第四接触插塞394中的每个可以形成为在源极/漏极层210上在第一方向上靠近第一接触插塞332和第二接触插塞334，并且可以不垂直交叠仅包括剩余的下有源图案105b的虚设有源鳍。
在一实施方案中，第三接触插塞392可以形成在第一接触插塞332中在第一方向上的相邻第一接触插塞之间，并且即使在用于形成第三接触插塞392的第四开口的形成期间出现未对准，第三接触插塞392的侧壁也可以被第一绝缘间隔物382覆盖，因此可以与第一接触插塞332电绝缘。
由于具有相对大的宽度的第一接触插塞332的上部被去除，所以第三接触插塞392与第一接触插塞332之间的距离可以增加，因此第一接触插塞332和第三接触插塞392可以彼此接触的可能性可以减小。
此外，绝缘加强层305可以形成在第一接触插塞332穿过其形成的第一绝缘夹层300上，因此第一接触插塞332与第三接触插塞392之间的电绝缘可以被增强。
与第三接触插塞392不同，在第五开口375的侧壁上的第二绝缘间隔物384可以被去除使得填充第五开口375并且共同地接触栅极结构280的上表面和与其相邻的第二接触插塞334的第四接触插塞394的侧壁可以不被绝缘间隔物覆盖，因此第二接触插塞334与第四接触插塞394之间的接触电阻可以不增加。
再参考图1至5，第三绝缘夹层400可以形成在第二绝缘夹层360、第三接触插塞392和第四接触插塞394以及第一绝缘间隔物382上，并且布线420可以形成在第三绝缘夹层400中以被电连接到第一至第四接触插塞332、334、392和394中的一些。
在一实施方案中，布线420的每个可以在第一方向上延伸，并且多个布线420可以在第二方向上形成。
在一实施方案中，布线420中的一些可以被电连接到第一接触插塞332，这可以通过延伸穿过第二绝缘夹层360和第三绝缘夹层400并且接触布线420中的布线的下表面和第一接触插塞332的上表面的第一通路412而是可能的。布线420中的其它布线可以电连接到第三接触插塞392，这可以通过延伸穿过第三绝缘夹层400并且接触布线420中的所述其他布线的下表面和第三接触插塞392的上表面的第二通路414而是可能的。
在一实施方案中，布线420以及第一通路412和第二通路414可以通过双镶嵌工艺同时形成。因此，布线420的每个以及第一通路412和第二通路414的每个可以形成为包括第四金属图案以及覆盖第四金属图案的下表面和侧壁的第三阻挡图案。
在一实施方案中，第一通路412和第二通路414的每个和布线420可以通过单镶嵌工艺单独地形成。
图35示出根据示例实施方式的半导体器件的剖面图。除了第一接触插塞和第二接触插塞的位置之外，该半导体器件可以与图1至5的半导体器件基本上相同或类似。因此，相同的附图标记表示相同的元件，为了简洁起见，下面可以省略关于其的详细描述。
参考图35，第一接触插塞332和第二接触插塞334中的每个可以垂直地交叠有源鳍105。在一实施方案中，如图1至5所示，第一接触插塞332和第二接触插塞334中的每个可以形成在已经生长在相邻有源鳍105上的合并的源极/漏极层210的合并部分上并且可以垂直交叠隔离图案120。在一实施方案中，如图35所示，第一接触插塞332和第二接触插塞334可以直接在有源鳍105上接触源极/漏极层210的上表面。
图36示出根据示例实施方式的半导体器件的剖面图。除第一绝缘夹层和第二接触插塞之外，该半导体器件可以与图1至5的半导体器件基本上相同或类似。因此，相同的附图标记表示相同的元件，为了简洁起见，下面可以省略关于其的详细描述。
参考图36，不仅第四凹陷350，而且第五凹陷355可以形成在第一绝缘夹层300上，并且第二接触插塞334可以形成在第五凹陷355下方。此外，第三金属硅化物图案338可以形成在第二接触插塞334上。
图37至39示出根据示例实施方式制造半导体的方法的阶段的平面图和剖面图。例如，图37是平面图，图38和39分别是沿图37的线D-D'截取的剖面图。该方法可以包括与参考图6至34所示的那些基本上相同或类似的工艺，并且关于其的详细描述在这里被省略。
首先，与参考图6至24所示的那些基本上相同或类似的工艺可以被执行。
参考图37和38，与参考图25至28所示的那些基本上相同或类似的工艺可以被执行。然而，覆盖第二接触插塞334的第三掩模340可以不被形成，因此第一接触插塞332和第二接触插塞334的上部可以被去除以分别形成第四凹陷350和第五凹陷355。通过离子注入工艺，绝缘加强层305可以形成在第一绝缘夹层300的整个上表面上，并且第二金属硅化物图案336和第三金属硅化物图案338可以分别形成在第一接触插塞332和第二接触插塞334上。
参考图39，与参考图29和30所示的那些基本上相同或类似的工艺可以被执行，因此第一绝缘间隔物382和第二绝缘间隔物384可以分别形成在第四开口370和第五开口375的侧壁上。
再参考图36，与参考图31至34以及图1至5所示的那些基本上相同或类似的工艺可以被执行以完成半导体器件。
图40和41示出根据示例实施方式的半导体器件的剖面图。除第四接触插塞之外，该半导体器件可以与图1至5的半导体器件基本上相同或类似。因此，相同的附图标记表示相同的元件，为了简洁起见，下面可以省略关于其的详细描述。
参考图40，与图1至5的不同，第四接触插塞394可以共同地接触栅极结构280的上表面和与其相邻的仅一个第二接触插塞334。
参考图41，类似于图36，不仅第四凹陷350而且第五凹陷355可以形成在第一绝缘夹层300上，并且第二接触插塞334可以形成在第五凹陷355的下方。此外，第三金属硅化物图案338可以形成在第二接触插塞334上。
以上半导体器件和制造半导体器件的方法可以应用于包括接触插塞的各种类型的存储器件。
通过总结和回顾，可以使第一接触插塞与第二接触插塞之间的距离如此大使得在其之间没有电短路可能出现。然而，第一接触插塞可以不仅形成在隔离层之上，而且可以形成在源极/漏极层之上，因此第一接触插塞与第二接触插塞之间的距离可以如此短使得电短路可以出现在其之间。
实施方式可以提供具有优良特性的半导体器件。
在根据示例实施方式的半导体器件中，即使单元尺寸减小，接触插塞之间的电绝缘也可以被增强，并且可以减少或防止电短路。
这里已经公开了示例实施方式，并且尽管特定术语被使用，但是它们仅在一般的和描述性的意义上被使用和被解释，而不为了限制的目的。在一些情况下，如同在本申请提交时对本领域普通技术人员来说将是明显的那样，结合具体实施方式描述的特征、特性和/或元件可以被单独使用，或与接合其它实施方式描述的特征、特性和/或元件组合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不脱离如所附权利要求中阐述的本发明的精神和范围。
2016年10月5日在韩国知识产权局提交的题为“Semiconductor Device AndMethods Of Manufacturing The Same(半导体器件及其制造方法)”的韩国专利申请第10-2016-0128085号通过引用其全文在此合并。

Claims (25)

1.一种半导体器件，包括：
在衬底上的栅极结构；
分别在所述衬底的邻近所述栅极结构的部分上的源极/漏极层；
分别接触所述源极/漏极层的上表面的第一接触插塞；
接触所述栅极结构中的一个栅极结构的第二接触插塞，所述第二接触插塞的侧壁由绝缘间隔物覆盖；以及
第三接触插塞，其共同地接触所述栅极结构中的至少一个的上表面和所述第一接触插塞中的至少一个，所述第三接触插塞的侧壁的至少一部分不被绝缘间隔物覆盖。
2.根据权利要求1所述的半导体器件，其中：
所述第二接触插塞在所述第一接触插塞中的相邻第一接触插塞之间，以及
所述第二接触插塞与所述第一接触插塞中的所述相邻第一接触插塞电绝缘。
3.根据权利要求1所述的半导体器件，其中所述绝缘间隔物：
具有中空的圆柱形状，以及
包括硅氧化物。
4.根据权利要求1所述的半导体器件，其中：
所述栅极结构的每个在基本上平行于所述衬底的上表面的第二方向上延伸，
所述源极/漏极层中的每个在基本上平行于所述衬底的所述上表面且交叉所述第二方向的第一方向上邻近所述栅极结构，以及
所述第二接触插塞在所述第一方向上邻近所述第一接触插塞。
5.根据权利要求4所述的半导体器件，其中所述第三接触插塞共同地接触在所述第一方向上在所述栅极结构中的至少一个的彼此相反侧的所述第一接触插塞中的两个。
6.一种半导体器件，包括：
在衬底上的栅极结构；
分别在所述衬底的与所述栅极结构相邻的部分上的源极/漏极层；
第一接触插塞，其分别接触所述源极/漏极层中的源极/漏极层的上表面，所述第一接触插塞的上表面具有第一高度；
至少一个第二接触插塞，其接触所述源极/漏极层中的一个源极/漏极层或多个源极/漏极层，所述至少一个第二接触插塞的上表面具有大于所述第一高度的第二高度；
绝缘夹层，其覆盖所述第一接触插塞和所述第二接触插塞的至少上侧壁，所述绝缘夹层包括硅氧化物，并且所述绝缘夹层的上部的至少一部分具有比所述绝缘夹层的下部的硅含量更大的硅含量；
接触所述栅极结构中的一个栅极结构的第三接触插塞，所述第三接触插塞在所述第一接触插塞之间；以及
共同地接触所述栅极结构中的一个栅极结构的上表面和所述至少一个第二接触插塞的第四接触插塞。
7.根据权利要求6所述的半导体器件，其中：
所述第一接触插塞和所述第二接触插塞包括金属，以及
所述第一接触插塞在其上部包括金属硅化物。
8.根据权利要求6所述的半导体器件，其中：
所述绝缘夹层在其上具有凹陷，以及
所述第一接触插塞形成在所述凹陷下方。
9.根据权利要求6所述的半导体器件，还包括覆盖所述第三接触插塞的侧壁的绝缘间隔物。
10.根据权利要求9所述的半导体器件，其中所述绝缘间隔物具有中空圆柱形状并且包括硅氧化物。
11.根据权利要求6所述的半导体器件，其中：
所述栅极结构的每个在基本上平行于所述衬底的上表面的第二方向上延伸，
所述源极/漏极层的每个在基本上平行于所述衬底的所述上表面并交叉所述第二方向的第一方向上邻近所述栅极结构，以及
所述第三接触插塞在所述第一方向上邻近所述第一接触插塞。
12.根据权利要求11所述的半导体器件，其中：
所述至少一个第二接触插塞包括两个第二接触插塞，以及
所述第四接触插塞共同地接触所述两个第二接触插塞。
13.一种半导体器件，包括：
在衬底上的有源鳍，所述有源鳍的每个在基本上平行于所述衬底的上表面的第一方向上延伸，所述有源鳍在基本上平行于所述衬底的所述上表面且基本上垂直于所述第一方向的第二方向上设置，并且所述有源鳍的下侧壁被隔离图案覆盖；
由所述隔离图案覆盖的一个或更多个虚设有源鳍，所述虚设有源鳍的每个在所述第一方向上延伸；
在所述有源鳍和所述隔离图案上的栅极结构，所述栅极结构的每个在所述第二方向上延伸，并且所述栅极结构在所述第一方向上设置；
源极/漏极层，其位于在所述第一方向上邻近所述栅极结构的所述有源鳍和所述隔离图案上；
第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞分别接触所述源极/漏极层的上表面；
接触所述栅极结构中的一个栅极结构的第三接触插塞，所述第三接触插塞的侧壁由绝缘间隔物覆盖；
第四接触插塞，其共同地接触所述栅极结构中的至少一个的上表面和所述第二接触插塞中的至少一个；以及
在所述第一接触插塞至所述第四接触插塞上的布线，所述布线的每个在所述第一方向上延伸，并且所述布线在所述第二方向上设置，
其中所述第三接触插塞被电连接到所述布线中的垂直交叠所述源极/漏极层的布线。
14.根据权利要求13所述的半导体器件，其中所述第三接触插塞电连接到所述布线中的不垂直交叠所述虚设有源鳍的布线。
15.根据权利要求13所述的半导体器件，其中所述第二接触插塞的上表面高于所述第一接触插塞的上表面。
16.根据权利要求15所述的半导体器件，其中：
所述第一接触插塞和所述第二接触插塞包括金属，以及
所述第一接触插塞在其上部具有金属硅化物。
17.根据权利要求13所述的半导体器件，还包括覆盖所述第一接触插塞和所述第二接触插塞的上侧壁并包括硅氧化物的绝缘夹层，其中所述绝缘夹层的上部的至少一部分具有比所述绝缘夹层的下部的硅含量更大的硅含量。
18.根据权利要求17所述的半导体器件，其中：
所述绝缘夹层在其上具有凹陷，以及
所述第一接触插塞分别形成在所述凹陷下方。
19.一种半导体器件，包括：
衬底；
在所述衬底上的栅极结构；
与所述栅极结构相邻的源极/漏极层；
接触所述源极/漏极层中的一些源极/漏极层的上表面的第一接触插塞；
接触所述源极/漏极层中的另外的源极/漏极层的上表面的第二接触插塞；
接触所述栅极结构中的一个栅极结构的第三接触插塞，所述第三接触插塞的侧壁由绝缘间隔物覆盖，使得所述第三接触插塞与所述第一接触插塞电绝缘；
第四接触插塞，其共同地接触所述栅极结构中的至少一个的上表面和所述第二接触插塞中的至少一个。
20.根据权利要求19所述的半导体器件，其中从所述衬底到所述第二接触插塞的远端的距离大于从所述衬底到所述第一接触插塞的远端的距离。
21.根据权利要求19所述的半导体器件，还包括覆盖所述第一接触插塞和所述第二接触插塞的侧壁的一部分的绝缘夹层，所述绝缘夹层包括硅氧化物，以及所述绝缘夹层的远离所述衬底的部分比所述绝缘夹层的靠近所述衬底的部分具有更大的硅含量。
22.根据权利要求19所述的半导体器件，还包括：
在所述衬底上的有源鳍，所述有源鳍的每个在基本上平行于所述衬底的上表面的第一方向上延伸，所述有源鳍设置在基本上平行于所述衬底的所述上表面并且基本上垂直于所述第一方向的第二方向上，并且所述有源鳍的下侧壁被隔离图案覆盖；
由所述隔离图案覆盖的一个或更多个虚设有源鳍，所述虚设有源鳍的每个在所述第一方向上延伸。
23.根据权利要求22所述的半导体器件，还包括在所述第一接触插塞至所述第四接触插塞上的布线，所述布线的每个在所述第一方向上延伸，并且所述布线在所述第二方向上设置，
其中所述第三接触插塞电连接到所述布线中的垂直交叠所述源极/漏极层的布线。
24.根据权利要求23所述的半导体器件，其中所述第三接触插塞电连接到所述布线中的不垂直交叠所述一个或更多个虚设有源鳍的布线。
25.根据权利要求19所述的半导体器件，其中所述绝缘间隔物具有中空圆柱形状，并且包括硅氧化物。
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