CN113675271A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：提供衬底；在所述衬底上形成隔离结构；在所述隔离结构上形成栅极结构；在所述栅极结构内形成第一开口；在所述第一开口内形成第一导电结构，所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触。通过所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触，以此增大了所述第一导电结构和所述栅极结构之间的接触面积，减小所述第一导电结构和所述栅极结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。
现有的鳍式场效应晶体管的结构包括：位于所述衬底上的鳍部；位于衬底表面且覆盖部分所述鳍部侧壁的介质层；横跨所述鳍部和介质层上、且覆盖部分鳍部侧壁和顶部表面的栅极结构；位于栅极结构两侧的鳍部内的源区和漏区。所述栅极结构包括：位于介质层表面、鳍部的部分侧壁和底部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。为了使所述鳍式场效应管能够与衬底上的其它半导体器件构成芯片电路，所述鳍式场效应管的源区、漏区、栅极层中的一者或多者表面需要形成导电结构，例如导电插塞或电互连线。
然而，现有技术中形成的半导体结构的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底；位于所述衬底上的隔离结构；位于所述隔离结构上的栅极结构；位于所述栅极结构内的第一开口；位于所述第一开口内的第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触。
可选的，所述第一开口暴露出所述隔离结构的顶部表面。
可选的，还包括：位于所述衬底上的若干相互分立的鳍部；所述隔离结构覆盖部分所述鳍部的侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述栅极结构横跨所述鳍部，且所述栅极结构覆盖部分所述鳍部的侧壁和顶部表面。
可选的，还包括：位于所述栅极结构两侧所述鳍部内的源漏掺杂层；位于所述源漏掺杂层上的第二导电结构，所述第二导电结构的顶部表面高于所述栅极结构的顶部表面；位于所述隔离结构上的第一介质层，所述第一介质层覆盖所述栅极结构和所述源漏掺杂层，且所述第一介质层暴露出所述栅极结构的顶部表面；位于所述第一介质层和栅极结构上的第二介质层。
可选的，所述栅极结构还包括：栅介质层、保护层以及侧墙，所述栅极层位于所述栅介质层上，所述保护层位于所述栅极层上，所述侧墙位于所述栅极层和所述保护层的侧壁；所述第二导电结构位于部分所述保护层的表面，且所述第二导电结构与所述侧墙接触。
可选的，所述栅介质层的材料包括高K介质材料；所述保护层的材料包括氮化硅；所述侧墙的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种组合。
可选的，所述第一导电结构位于所述第二介质层和所述栅极结构内，所述第二导电结构位于所述第一介质层和所述第二介质层内，且所述第二介质层暴露出所述第一导电结构和所述第二导电结构的顶部表面。
可选的，所述第一导电结构的材料包括金属，所述金属包括钨。
可选的，所述第二导电结构的材料包括金属，所述金属包括钨。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成隔离结构；在所述隔离结构上形成栅极结构；在所述栅极结构内形成第一开口，所述第一开口暴露出所述隔离结构的顶部表面；在所述第一开口内形成第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触。
可选的，所述第一开口暴露出所述隔离结构的顶部表面。
可选的，还包括：在所述衬底上形成若干相互分立的鳍部；所述隔离结构覆盖部分所述鳍部的侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述栅极结构横跨所述鳍部，且所述栅极结构覆盖部分所述鳍部的侧壁和顶部表面。
可选的，还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂层；在所述隔离结构上形成第一介质层，所述第一介质层覆盖所述源漏掺杂层和所述栅极结构，且所述第一介质层暴露出所述栅极结构的顶部表面；在所述第一介质层和所述栅极结构上形成第二介质层；在所述源漏掺杂层上形成第二导电结构。
可选的，所述第一导电结构和所述第二导电结构的形成方法包括：在所述第二介质层和所述第一介质层内形成第二开口，所述第二开口暴露出所述源漏掺杂层的顶部表面；在所述第二介质层内形成第三开口，所述第三开口暴露出所述第一开口；在所述第一开口内、第二开口内、第三开口内、以及所述第二介质层上形成所述初始导电结构；对所述初始导电结构进行平坦化处理，直至暴露出所述第二介质层的顶部表面为止，在所述第一开口和所述第三开口内形成所述第一导电结构；在所述第二开口内形成所述第二导电结构。
可选的，对所述初始导电结构进行平坦化处理的工艺包括化学机械打磨工艺。
可选的，所述第一开口、第二开口和第三开口的形成方法包括：刻蚀所述栅极结构，直至暴露出所述隔离结构的顶部表面为止，在所述栅极结构内形成所述第一开口；在所述第一开口内、以及所述栅极结构和所述第一介质层上形成所述第二介质层；在所述第二介质层上形成图形化层，所述图形化层上具有暴露出部分所述第二介质层的顶部表面的图形化开口；以所述图形化层为掩膜刻蚀所述第二介质层和第一介质层，直至暴露出所述源漏掺杂层和所述隔离结构的顶部表面为止，在所述第一介质层和所述第二介质层内形成所述第二开口，在所述第二介质层内形成所述第三开口，所述第三开口暴露出所述第一开口。
可选的，所述图形化层的形成方法包括：在所述第二介质层上形成初始图形化层；在所述初始图形化层上形成光刻胶层；采用极紫外光源对所述光刻胶层进行曝光处理，在所述光刻胶层上形成暴露出部分所述初始图形化层的光刻胶开口；以所述光刻胶层为掩膜刻蚀所述初始图形化层，形成所述图形化层。
可选的，所述栅极结构还包括：栅介质层、保护层以及侧墙，所述栅极层位于所述栅介质层上，所述保护层位于所述栅极层上，所述侧墙位于所述栅极层和所述保护层的侧壁；所述第二导电结构位于部分所述保护层的表面，且所述第二导电结构与所述侧墙接触。
可选的，所述栅介质层的材料包括高K介质材料；所述保护层的材料包括氮化硅；所述侧墙的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种组合。
可选的，所述第一导电结构的材料包括金属，所述金属包括钨。
可选的，所述第二导电结构的材料包括金属，所述金属包括钨。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的结构中，通过位于所述第一开口内的第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触，以此增大了所述第一导电结构和所述栅极结构之间的接触面积，减小所述第一导电结构和所述栅极结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
进一步，所述第一开口暴露出所述隔离结构的顶部表面，使得形成的所述第一导电结构的侧壁表面最大化的与所述栅极结构进行接触，最大化的减小所述第一导电结构和所述栅极结构之间的接触电阻。
本发明的技术方案的形成方法中，通过在所述第一开口内形成第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触，以此增大了所述第一导电结构和所述栅极结构之间的接触面积，减小所述第一导电结构和所述栅极结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
进一步，所述第一开口暴露出所述隔离结构的顶部表面，使得形成的所述第一导电结构的侧壁表面最大化的与所述栅极结构进行接触，最大化的减小所述第一导电结构和所述栅极结构之间的接触电阻。
进一步，所述图形化层的形成方法包括：在所述第二介质层上形成初始图形化层；在所述初始图形化层上形成光刻胶层；采用极紫外光源对所述光刻胶层进行曝光处理，在所述光刻胶层上形成暴露出部分所述初始图形化层的光刻胶开口；以所述光刻胶层为掩膜刻蚀所述初始图形化层，形成所述图形化层。由于在现有技术中，所述第二开口和所述第三开口需要两次光罩掩膜分别形成，本发明的技术方案中，通过极紫外光源进行曝光处理，利用一次光罩掩膜同时在所述光刻胶层上形成所述第二开口和所述第三开口所对应的光刻胶开口，进而能够有效的节省光罩掩膜，简化了制程步骤，同时也降低了制作成本。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体结构的性能仍有待提升。以下将结合附图进行具体说明。
请参考图1图2，图2是图1中沿A-A线的截面示意图，提供衬底100；在所述衬底100上形成隔离结构101；在所述隔离结构101上形成栅极结构，所述栅极结构包括栅介质层102、位于所述栅介质层102上的栅极层103、位于所述栅极层103上的保护层104、以及位于所述栅极层103和所述保护层 104侧壁的侧墙105；在所述栅极结构内形成第一开口(未标示)，所述第一开口暴露出所述栅极层103的顶部表面；在所述第一开口内形成第一导电结构106。
在本实施例中，通过在所述栅极结构上形成第一导电结构106，其目的是为了将所述栅极结构与其他的器件结构进行电互连，进而实现半导体结构的电学功能。然而，随着半导体器件的特征尺寸越来越小，在本实施例中，所述第一导电结构106仅底部表面与所述栅极层103进行连接，使得所述第一导电结构106和所述栅极结构之间的接触面积较小，进而使得所述第一导电结构106和所述栅极结构之间的接触电阻较大，因此会影响最终形成的半导体结构的电学性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述第一开口内形成第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触，以此增大了所述第一导电结构和所述栅极结构之间的接触面积，减小所述第一导电结构和所述栅极结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图13是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图3，提供衬底200。
在本实施例中，所述衬底200的材料为单晶硅。在其他实施例中，所述衬底的材料还可以为多晶硅或非晶硅；所述衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
请继续参考图3，在所述衬底200上形成若干相互分立的鳍部201。
在本实施例中，所述衬底200和所述鳍部201的形成方法包括：提供初始衬底(未图示)，在所述初始衬底上形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述初始衬底，形成所述衬底200与所述鳍部201。
在本实施例中，所述鳍部201的材料为单晶硅。在其它实施例中，所述鳍部的材料还可以为单晶锗硅或者其它半导体材料。
在其他实施例中，所述衬底还可以不形成所述鳍部的结构。
请参考图4，在所述衬底200上形成隔离结构202。
在本实施例中，所述隔离结构202覆盖部分所述鳍部201的侧壁，且所述隔离结构202的顶部表面低于所述鳍部201的顶部表面。
所述隔离结构202的形成方法包括：在所述衬底200上形成初始隔离结构(未图示)，所述初始隔离结构覆盖所述鳍部201；对所述初始隔离结构进行平坦化处理，直至暴露出所述鳍部201的顶部表面为止；在所述平坦化处理之后，去除部分所述初始隔离结构，形成所述隔离结构202，所述隔离结构 202的顶部表面低于所述鳍部201的顶部表面。
在本实施例中，对所述初始隔离结构进行平坦化处理的工艺采用湿法刻蚀工艺；在其他实施例中，对所述初始隔离结构进行平坦化处理的工艺还可以包括干法刻蚀工艺或化学机械打磨工艺(CMP)。
在本实施例中，所述隔离结构202的材料包括氧化硅；在其他实施例中，所述隔离结构的材料还可以包括氮化硅或氮氧化硅。
请参考图5和图6，图6是图5中沿B-B线的截面示意图，在所述隔离结构202上形成栅极结构。
在本实施例中，所述栅极结构横跨所述鳍部201，且所述栅极结构覆盖部分所述鳍部201的侧壁和顶部表面。
在本实施例中，所述栅极结构包括：栅介质层203、栅极层204、保护层 205以及侧墙206，所述栅极层204位于所述栅介质层203上，所述保护层205 位于所述栅极层204上，所述侧墙206位于所述栅极层204和所述保护层205 的侧壁。
在本实施例中，所述栅介质层203的材料包括高K介质材料。
所述栅极层204的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述栅极层204的材料采用钨。
所述侧墙206的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种组合。在本实施例中，所述侧墙206的材料采用氮化硅。
在本实施例中，所述保护层205的材料采用氮化硅。
请继续参考图5和图6，在本实施例中，在所述栅极结构两侧的鳍部201 内形成源漏掺杂层207；在所述隔离结构202上形成第一介质层208，所述第一介质层208覆盖所述源漏掺杂层207和所述栅极结构，且所述第一介质层 208暴露出所述栅极结构的顶部表面。
在本实施例中，所述第一介质层208、栅极结构以及源漏掺杂层207的形成方法包括：在所述隔离结构202上形成栅介质层203；在所述栅介质层203 上形成伪栅层(未图示)；在所述伪栅层的侧壁表面形成所述侧墙206；以所述伪栅层和所述侧墙206为掩膜刻蚀所述鳍部201，在所述鳍部201内形成源漏开口(未标示)；在所述源漏开口内形成所述源漏掺杂层207；在所述隔离结构202上形成初始介质层(未图示)，所述初始介质层覆盖所述伪栅层、侧墙206以及源漏掺杂层207；平坦化所述初始介质层直至暴露出所述伪栅层为止，形成所述第一介质层208；在形成所述第一介质层208之后，去除所述伪栅层形成开口(未标示)；在所述开口的底部表面形成所述栅极层204；刻蚀去除部分所述栅极层204，在所述栅极层204上形成栅极开口(未标示)；在所述栅极开口内形成所述保护层205。
在本实施例中，所述第一介质层208的材料采用氧化硅；在其他实施例中，所述第一介质层的材料还可以低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
请参考图7，图7和图6的视图方向一致，在所述栅极结构内形成第一开口209。
在本实施例中，所述第一开口209暴露出所述隔离结构202的顶部表面。
在后续的制程中，需要在所述第一开口209内形成第一导电结构，由于所述第一开口209暴露出所述隔离结构202的顶部表面，使得形成的所述第一导电结构最大化的与所述栅极结构进行接触，进而最大化的减小所述第一导电结构和所述栅极结构之间的接触电阻。
在本实施例中，所述第一开口209的形成方法包括：在所述栅极结构上形成第二图形化层(未图示)，所述第二图形化层暴露出部分所述栅极结构的顶部表面；以所述第二图形化层为掩膜刻蚀所述栅极结构，直至暴露出所述隔离结构202的顶部表面为止，在所述栅极结构内形成所述第一开口209。
在本实施例中，刻蚀所述栅极结构采用干法刻蚀工艺，所述干法刻蚀的刻蚀气体为SF6和CH4；在其他实施例中，所述干法刻蚀的刻蚀气体还可以为 HB2和CH4。
请参考图8，在形成所述第一开口209之后，在所述第一介质层208和所述栅极结构上形成第二介质层210。
在本实施例中，所述第二介质层210内填充满所述第一开口209。
在本实施例中，所述第二介质层210的材料采用氧化硅；在其他实施例中，所述第二介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
在形成所述第二介质层210之后，在所述第一开口209内形成第一导电结构，所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触；在所述源漏掺杂层207上形成第二导电结构。所述第一导电结构和所述第二导电结构的具体形成过程请参考图9至图13。
请参考图9、图10和图11，图10是图9中沿C-C线的截面示意图，图 11是图9中沿D-D线的截面示意图，在所述第二介质层210上形成图形化层 211，所述图形化层211上具有暴露出部分所述第二介质层210的顶部表面的图形化开口(未标示)；以所述图形化层211为掩膜刻蚀所述第二介质层210 和第一介质层208，直至暴露出所述源漏掺杂层207和所述隔离结构202的顶部表面为止，在所述第一介质层208和所述第二介质层210内形成所述第二开口212，所述第二开口212暴露出所述源漏掺杂层207的顶部表面，在所述第二介质层210内形成所述第三开口213，所述第三开口213暴露出所述第一开口209。
在本实施例中，所述图形化层211的形成方法包括：在所述第二介质层 210上形成初始图形化层(未图示)；在所述初始图形化层上形成光刻胶层(未图示)；采用极紫外光源对所述光刻胶层进行曝光处理，在所述光刻胶层上形成暴露出部分所述初始图形化层的光刻胶开口；以所述光刻胶层为掩膜刻蚀所述初始图形化层，形成所述图形化层211。
由于在现有技术中，所述第二开口212和所述第三开口213需要两次光罩掩膜分别形成，本发明的技术方案中，通过极紫外光源进行曝光处理，利用一次光罩掩膜同时在所述光刻胶层上形成所述第二开口212和所述第三开口213所对应的光刻胶开口，进而能够有效的节省光罩掩膜，简化了制程步骤，同时也降低了制作成本。
请参考图12和图13，图12和图10的视图方向一致，图13和图11的视图方向一致，在所述第一开口209内、第二开口212内、第三开口213内、以及所述第二介质层210上形成所述初始导电结构(未图示)；对所述初始导电结构进行平坦化处理，直至暴露出所述第二介质层210的顶部表面为止，在所述第一开口209和所述第三开口213内形成所述第一导电结构214；在所述第二开口212内形成所述第二导电结构215。
通过在所述第一开口209内形成第一导电结构214，且所述第一导电结构 214的侧壁表面与所述栅极结构的栅极层204相接触，以此增大了所述第一导电结构214和所述栅极结构之间的接触面积，减小所述第一导电结构214和所述栅极结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
在本实施例中，所述第二导电结构215位于部分所述保护层205的表面，且所述第二导电结构215与所述侧墙206接触。
在本实施例中，对所述初始导电结构进行平坦化处理的工艺采用化学机械打磨工艺(CMP)。
在本实施例中，所述第一导电结构214的材料包括金属，所述金属采用钨。
在本实施例中，所述第二导电结构215的材料包括金属，所述金属采用钨。
相应的，本发明的技术方案中还提供了一种半导体结构，请继续参考图 12和图13，包括：衬底200；位于所述衬底200上的隔离结构202；位于所述隔离结构202上的栅极结构；位于所述栅极结构内的第一开口209；位于所述第一开口209内的第一导电结构214，所述第一导电结构214的侧壁表面与所述栅极结构的栅极层204相接触。
通过位于所述第一开口209内的第一导电结构214，且所述第一导电结构 214的侧壁表面与所述栅极结构的栅极层204相接触，以此增大了所述第一导电结构214和所述栅极结构之间的接触面积，减小所述第一导电结构214和所述栅极结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
在本实施例中，所述第一开口209暴露出所述隔离结构202的顶部表面。由于所述第一开口209暴露出所述隔离结构202的顶部表面，使得形成的所述第一导电结构214的侧壁表面最大化的与所述栅极结构进行接触，最大化的减小所述第一导电结构214和所述栅极结构之间的接触电阻。
在本实施例中，还包括：位于所述衬底200上的若干相互分立的鳍部201；所述隔离结构202覆盖部分所述鳍部201的侧壁，且所述隔离结构202的顶部表面低于所述鳍部201的顶部表面；所述栅极结构横跨所述鳍部201，且所述栅极结构覆盖部分所述鳍部201的侧壁和顶部表面。
在本实施例中，还包括：位于所述栅极结构两侧所述鳍部201内的源漏掺杂层207；位于所述源漏掺杂层207上的第二导电结构215，所述第二导电结构215的顶部表面高于所述栅极结构的顶部表面；位于所述隔离结构202 上的第一介质层208，所述第一介质层208覆盖所述栅极结构和所述源漏掺杂层207，且所述第一介质层208暴露出所述栅极结构的顶部表面；位于所述第一介质层208和栅极结构上的第二介质层210。
在本实施例中，所述栅极结构还包括：栅介质层203、保护层205以及侧墙206，所述栅极层204位于所述栅介质层203上，所述保护层205位于所述栅极层204上，所述侧墙206位于所述栅极层204和所述保护层205的侧壁；所述第二导电结构215位于部分所述保护层205的表面，且所述第二导电结构215与所述侧墙206接触。
在本实施例中，所述栅介质层203的材料包括高K介质材料。
在本实施例中，所述保护层205的材料包括氮化硅。
在本实施例中，所述侧墙206的材料采用氮化硅；在其他实施例中，所述侧墙的材料还可以为所述氧化硅和氮氧化硅中的一种或多种组合。
在本实施例中，所述第一导电结构214位于所述第二介质层210和所述栅极结构内，所述第二导电结构215位于所述第一介质层208和所述第二介质层210内，且所述第二介质层210暴露出所述第一导电结构214和所述第二导电结构215的顶部表面。
在本实施例中，所述第一导电结构214的材料包括金属，所述金属包括钨。
在本实施例中，所述第二导电结构215的材料包括金属，所述金属包括钨。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的隔离结构；
位于所述隔离结构上的栅极结构；
位于所述栅极结构内的第一开口；
位于所述第一开口内的第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触。
2.如权利要求1所述半导体结构，其特征在于，所述第一开口暴露出所述隔离结构的顶部表面。
3.如权利要求1所述半导体结构，其特征在于，还包括：位于所述衬底上的若干相互分立的鳍部；所述隔离结构覆盖部分所述鳍部的侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述栅极结构横跨所述鳍部，且所述栅极结构覆盖部分所述鳍部的侧壁和顶部表面。
4.如权利要求3所述半导体结构，其特征在于，还包括：位于所述栅极结构两侧所述鳍部内的源漏掺杂层；位于所述源漏掺杂层上的第二导电结构，所述第二导电结构的顶部表面高于所述栅极结构的顶部表面；位于所述隔离结构上的第一介质层，所述第一介质层覆盖所述栅极结构和所述源漏掺杂层，且所述第一介质层暴露出所述栅极结构的顶部表面；位于所述第一介质层和栅极结构上的第二介质层。
5.如权利要求1所述半导体结构，其特征在于，所述栅极结构还包括：栅介质层、保护层以及侧墙，所述栅极层位于所述栅介质层上，所述保护层位于所述栅极层上，所述侧墙位于所述栅极层和所述保护层的侧壁；所述第二导电结构位于部分所述保护层的表面，且所述第二导电结构与所述侧墙接触。
6.如权利要求5所述半导体结构，其特征在于，所述栅介质层的材料包括高K介质材料；所述保护层的材料包括氮化硅；所述侧墙的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种组合。
7.如权利要求4所述半导体结构，其特征在于，所述第一导电结构位于所述第二介质层和所述栅极结构内，所述第二导电结构位于所述第一介质层和所述第二介质层内，且所述第二介质层暴露出所述第一导电结构和所述第二导电结构的顶部表面。
8.如权利要求1所述半导体结构，其特征在于，所述第一导电结构的材料包括金属，所述金属包括钨。
9.如权利要求4所述半导体结构，其特征在于，所述第二导电结构的材料包括金属，所述金属包括钨。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成隔离结构；
在所述隔离结构上形成栅极结构；
在所述栅极结构内形成第一开口；
在所述第一开口内形成第一导电结构，且所述第一导电结构的侧壁表面与所述栅极结构的栅极层相接触。
11.如权利要求10所述半导体结构的形成方法，其特征在于，所述第一开口暴露出所述隔离结构的顶部表面。
12.如权利要求10所述半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成若干相互分立的鳍部；所述隔离结构覆盖部分所述鳍部的侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述栅极结构横跨所述鳍部，且所述栅极结构覆盖部分所述鳍部的侧壁和顶部表面。
13.如权利要求12所述半导体结构的形成方法，其特征在于，还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂层；在所述隔离结构上形成第一介质层，所述第一介质层覆盖所述源漏掺杂层和所述栅极结构，且所述第一介质层暴露出所述栅极结构的顶部表面；在所述第一介质层和所述栅极结构上形成第二介质层；在所述源漏掺杂层上形成第二导电结构。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述第一导电结构和所述第二导电结构的形成方法包括：在所述第二介质层和所述第一介质层内形成第二开口，所述第二开口暴露出所述源漏掺杂层的顶部表面；在所述第二介质层内形成第三开口，所述第三开口暴露出所述第一开口；在所述第一开口内、第二开口内、第三开口内、以及所述第二介质层上形成所述初始导电结构；对所述初始导电结构进行平坦化处理，直至暴露出所述第二介质层的顶部表面为止，在所述第一开口和所述第三开口内形成所述第一导电结构；在所述第二开口内形成所述第二导电结构。
15.如权利要求14所述半导体结构的形成方法，其特征在于，对所述初始导电结构进行平坦化处理的工艺包括化学机械打磨工艺。
16.如权利要求14所述半导体结构的形成方法，其特征在于，所述第一开口、第二开口和第三开口的形成方法包括：刻蚀所述栅极结构，直至暴露出所述隔离结构的顶部表面为止，在所述栅极结构内形成所述第一开口；在所述第一开口内、以及所述栅极结构和所述第一介质层上形成所述第二介质层；在所述第二介质层上形成图形化层，所述图形化层上具有暴露出部分所述第二介质层的顶部表面的图形化开口；以所述图形化层为掩膜刻蚀所述第二介质层和第一介质层，直至暴露出所述源漏掺杂层和所述隔离结构的顶部表面为止，在所述第一介质层和所述第二介质层内形成所述第二开口，在所述第二介质层内形成所述第三开口，所述第三开口暴露出所述第一开口。
17.如权利要求16所述半导体结构的形成方法，其特征在于，所述图形化层的形成方法包括：在所述第二介质层上形成初始图形化层；在所述初始图形化层上形成光刻胶层；采用极紫外光源对所述光刻胶层进行曝光处理，在所述光刻胶层上形成暴露出部分所述初始图形化层的光刻胶开口；以所述光刻胶层为掩膜刻蚀所述初始图形化层，形成所述图形化层。
18.如权利要求17所述半导体结构的形成方法，其特征在于，所述栅极结构还包括：栅介质层、保护层以及侧墙，所述栅极层位于所述栅介质层上，所述保护层位于所述栅极层上，所述侧墙位于所述栅极层和所述保护层的侧壁；所述第二导电结构位于部分所述保护层的表面，且所述第二导电结构与所述侧墙接触。
19.如权利要求18所述半导体结构，其特征在于，所述栅介质层的材料包括高K介质材料；所述保护层的材料包括氮化硅；所述侧墙的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种组合。
20.如权利要求10所述半导体结构的形成方法，其特征在于，所述第一导电结构的材料包括金属，所述金属包括钨。
21.如权利要求13所述半导体结构的形成方法，其特征在于，所述第二导电结构的材料包括金属，所述金属包括钨。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021672A1 (en) * 2011-09-15 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
US20180096935A1 (en) * 2016-10-05 2018-04-05 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20180337247A1 (en) * 2017-05-19 2018-11-22 Semiconductor Manufacturing International (Shanghai) Corporation Method to improve hkmg contact resistance

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150076607A1 (en) * 2013-09-18 2015-03-19 International Business Machines Corporation Fin field effect transistor with merged metal semiconductor alloy regions
US9515188B2 (en) * 2014-12-22 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
US10211302B2 (en) * 2017-06-28 2019-02-19 International Business Machines Corporation Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US11239121B2 (en) * 2019-09-26 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate contacts and methods of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021672A1 (en) * 2011-09-15 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
US20180096935A1 (en) * 2016-10-05 2018-04-05 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20180337247A1 (en) * 2017-05-19 2018-11-22 Semiconductor Manufacturing International (Shanghai) Corporation Method to improve hkmg contact resistance

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