CN111223834A - 集成电路装置 - Google Patents

集成电路装置 Download PDF

Info

Publication number
CN111223834A
CN111223834A CN201910800057.2A CN201910800057A CN111223834A CN 111223834 A CN111223834 A CN 111223834A CN 201910800057 A CN201910800057 A CN 201910800057A CN 111223834 A CN111223834 A CN 111223834A
Authority
CN
China
Prior art keywords
contact
cap layer
integrated circuit
circuit device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910800057.2A
Other languages
English (en)
Other versions
CN111223834B (zh
Inventor
郭大荣
金志睿
千正焕
郭玟灿
卢东贤
李珍旭
玄尚镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111223834A publication Critical patent/CN111223834A/zh
Application granted granted Critical
Publication of CN111223834B publication Critical patent/CN111223834B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66515—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned selective metal deposition simultaneously on the gate and on source or drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了集成电路装置。所述集成电路装置包括：鳍型有源区，从基底的顶表面突出，并在与基底的顶表面平行的第一方向上延伸；栅极结构，与鳍型有源区交叉，并在基底上沿与第一方向垂直的第二方向延伸；源区/漏区，在鳍型有源区中位于栅极结构的第一侧上；第一接触结构，位于源区/漏区上；以及接触盖层，位于第一接触结构上。第一接触结构的顶表面在第一方向上具有第一宽度，接触盖层的底表面在第一方向上具有比上述第一宽度大的第二宽度，并且接触盖层包括从第一接触结构的侧壁向外延伸的突出部分。

Description

集成电路装置
本专利申请要求于2018年11月23日在韩国知识产权局提交的第10-2018-0146777号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及集成电路装置，更具体地，涉及包括鳍型有源区的集成电路装置。
背景技术
随着生产更轻、更薄和更小的电子器件的趋势，对更高集成度的集成电路装置的需求不断增大。随着集成电路装置已缩小，由于晶体管的短沟道效应，已存在集成电路装置的可靠性劣化的问题。为了减小短沟道效应，已经提出了包括鳍型有源区的集成电路装置。然而，随着设计规则减小，鳍型有源区、栅极线和/或源区/漏区的尺寸减小，使得形成用于栅极线和源区/漏区的电连接结构的工艺已变得困难。
发明内容
发明构思提供了一种用于减少或防止在具有减小的尺寸的接触结构的制造工艺中的故障的集成电路装置。
根据发明构思的一些实施例，提供了一种集成电路装置，所述集成电路装置包括：鳍型有源区，从基底的顶表面突出，并在与基底的顶表面平行的第一方向上延伸；栅极结构，与鳍型有源区交叉，并在基底上沿与第一方向垂直的第二方向延伸；源区/漏区，位于栅极结构的第一侧上；第一接触结构，位于源区/漏区上；以及接触盖层，位于第一接触结构上。第一接触结构的顶表面在第一方向上具有第一宽度，接触盖层的底表面在第一方向上具有比第一接触结构的顶表面的第一宽度大的第二宽度，并且接触盖层包括从第一接触结构的侧壁向外延伸的突出部分。
根据发明构思的一些实施例，提供了一种集成电路装置，所述集成电路装置包括：第一鳍型有源区至第四鳍型有源区，从基底的顶表面突出，并在与基底的顶表面平行的第一方向上延伸；第一栅极结构至第四栅极结构，与鳍型有源区交叉，并在基底上沿与第一方向垂直的第二方向延伸，第一栅极结构与第三鳍型有源区和第四鳍型有源区交叉，第二栅极结构与第一鳍型有源区交叉，第三栅极结构与第四鳍型有源区交叉，第四栅极结构与第一鳍型有源区和第二鳍型有源区交叉；第一源区/漏区，位于第一栅极结构的第一侧上；第一接触结构，位于第一源区/漏区上；以及接触盖层，位于第一接触结构上。接触盖层包括从第一接触结构的侧壁向外延伸的突出部分。
根据发明构思的一些实施例，提供了一种集成电路装置，所述集成电路装置包括：鳍型有源区，从基底的顶表面突出，并在与基底的顶表面平行的第一方向上延伸；栅极结构，与鳍型有源区交叉，并在基底上沿与第一方向垂直的第二方向延伸；源区/漏区，在鳍型有源区中位于栅极结构的第一侧上；层间电介质，位于栅极结构和源区/漏区上；第一接触结构，布置在接触孔的下部中并连接到源区/漏区，接触孔穿透层间电介质；以及接触盖层，位于接触孔的上部中并位于第一接触结构上。接触盖层包括从第一接触结构的侧壁向外延伸的突出部分，并且突出部分被层间电介质围绕。
附图说明
通过下面结合附图进行的详细描述，将更清晰地理解发明构思的实施例，在附图中：
图1是示出根据示例实施例的集成电路装置的布局图；
图2A是根据示例实施例的沿图1的线X1-X1'截取的剖视图，图2B是根据示例实施例的沿图1的线X2-X2'截取的剖视图，图2C是根据示例实施例的沿图1的线Y1-Y1'截取的剖视图；
图3A至图3C是示出根据示例实施例的集成电路装置的剖视图；
图4A至图4C是示出根据示例实施例的集成电路装置的剖视图；
图5A至图5C是示出根据示例实施例的集成电路装置的剖视图；
图6A至图6C是示出根据示例实施例的集成电路装置的剖视图；
图7是示出根据示例实施例的集成电路装置的等效电路图；
图8是根据示例实施例的集成电路装置的布局图；
图9是根据示例实施例的沿图8的线X3-X3'截取的剖视图；以及
图10A至图10M是示出根据示例实施例的制造集成电路装置的方法的剖视图。
具体实施方式
在下文中，将参照附图来详细地描述发明构思的示例实施例。注意的是，关于一个实施例描述的发明构思的多个方面可以包含在不同的实施例中，虽然没有相对于其进行具体描述。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。在下面阐述的说明书中详细地解释了本发明构思的这些和其它目的和/或方面。如在此所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。当诸如“……中的至少一种(个/者)”的表述放在一列要素(元件)之后时，修饰的是整列要素(元件)，而不是修饰该列中的单个要素(元件)。
图1是示出根据示例实施例的集成电路装置100的布局图。图2A是沿图1的线X1-X1'截取的剖视图，图2B是沿图1的线X2-X2'截取的剖视图，图2C是沿图1的线Y1-Y1'截取的剖视图。为了提供更清晰的视图，图1中省略了集成电路装置100的一些组件。
参照图1和图2A至图2C，基底110可以包括有源区ACT。在示例实施例中，基底110可以包括诸如Si或Ge的第IV族半导体、诸如SiGe或SiC的第IV-IV族化合物半导体或者诸如GaAs、InAs或InP的第III-V族化合物半导体。基底110可以包括导电区域，例如，掺杂杂质的阱或掺杂杂质的结构。
有源区ACT可以包括执行逻辑功能的标准单元。标准单元可以包括包含诸如晶体管和寄存器的多个电路元件的各种逻辑单元。逻辑单元可以包括例如与门、与非门、或门、或非门、异或门(XOR)、异或非门(XNOR)、逆变器(INV)、加法器(ADD)、缓冲器(BUF)、延时器(DLY)、滤波器(FIL)、复用器(MXT/MXIT)、或门/与门/逆变器(OAI)、与门/或门(AO)、与门/或门/逆变器(AOI)、D触发器、复位触发器、主从触发器和/或锁存器等。有源区ACT可以是其中形成有PMOS晶体管的区域，或者是其中形成有NMOS晶体管的区域。
多个鳍型有源区FA可以沿竖直方向(Z方向)从基底110的顶表面110M突出，并且可以在第一水平方向(X方向)上延伸。多个鳍型有源区FA中的每个鳍型有源区FA的两个侧壁可以被隔离层112覆盖。将理解的是，虽然在此可以使用术语第一、第二、第三等来描述各种元件，但元件不受这些术语的限制；相反，这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明构思的范围的情况下，讨论的第一元件可以被命名为第二元件。
栅极结构120可以沿第二水平方向(Y方向)在基底110上延伸，以与多个鳍型有源区FA交叉。栅极结构120的底表面可以覆盖隔离层112和多个鳍型有源区FA的上侧壁。栅极结构120可以包括栅极线GL、栅极绝缘层124、栅极间隔件126和栅极盖层128。
栅极线GL可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或它们的组合。例如，栅极线GL可以包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或它们的组合，且不限于此。在示例实施例中，栅极线GL可以包括逸出功控制含金属层和间隙填充金属层。逸出功控制含金属层可以包括从Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd之中选择的至少一种金属。间隙填充金属层可以包括W膜或Al膜。在示例实施例中，栅极线GL可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构，且不限于此。
栅极绝缘层124可以沿第二水平方向(Y方向)在栅极线GL的底表面和侧壁上延伸。栅极绝缘层124可以布置在栅极线GL与每个鳍型有源区FA之间以及栅极线GL与隔离层112的顶表面之间。栅极绝缘层124可以包括氧化硅膜、氮氧化硅膜、具有比氧化硅膜的介电常数高的介电常数的高k介电膜或者它们的组合。高k介电膜可以包括金属氧化物或金属氮氧化物。例如，可以被用作栅极绝缘层124的高k介电膜可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合，且不限于此。
栅极间隔件126可以布置在栅极线GL的两个侧壁上。栅极间隔件126可以沿栅极线GL的延伸方向在栅极线GL的两个侧壁上延伸。栅极绝缘层124可以布置在栅极线GL与栅极间隔件126之间。在示例实施例中，栅极间隔件126可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、碳氮化硅(SiCxNy)、碳氮氧化硅(SiOxCyNz)或它们的组合。
在示例实施例中，栅极间隔件126可以包括包含彼此不同的材料的多个层。虽然图2A示出了栅极间隔件126包括单层的示例，但不同于该示例，栅极间隔件126可以包括顺序地堆叠在栅极线GL的侧壁上的第一间隔件层(未示出)、第二间隔件层(未示出)和第三间隔件层(未示出)。在示例实施例中，第一间隔件层和第三间隔件层中的每个可以包括氮化硅、氧化硅或氮氧化硅。第二间隔件层可以包括具有比第一间隔件层的介电常数低的介电常数的绝缘材料。在一些实施例中，第二间隔件层可以包括空气空间。
栅极盖层128可以布置在栅极线GL和栅极间隔件126上。栅极盖层128可以覆盖栅极线GL的顶表面和栅极间隔件126的顶表面，并且可以在第二水平方向(Y方向)上延伸。在示例实施例中，栅极盖层128可以包括氮化硅或氮氧化硅。
虽然图2A和图2B示出了栅极盖层128覆盖栅极线GL、栅极绝缘层124和栅极间隔件126中全部的顶表面的示例，但发明构思不限于此。在其它实施例中，不同于图2A和图2B中示出的示例，栅极盖层128可以在由一对栅极间隔件126的侧壁限定的空间内覆盖栅极线GL和栅极绝缘层124两者的顶表面。
凹陷区域110R可以在栅极结构120的两侧上形成在鳍型有源区FA中，源区/漏区130可以填充凹陷区域110R的内部。源区/漏区130可以具有多边形形状的竖直剖面，该多边形形状具有多个倾斜侧壁130S(见图2C)。如图2C中所示，源区/漏区130的连接到多个鳍型有源区FA中的一个鳍型有源区FA的倾斜侧壁130S可以连接到源区/漏区130的连接到与所述一个鳍型有源区FA相邻的另一鳍型有源区FA的倾斜侧壁130S，且不限于此。
源区/漏区130可以包括掺杂的SiGe膜、掺杂的Ge膜、掺杂的SiC膜或掺杂的InGaAs膜，且不限于此。在示例工艺中，可以通过部分地去除位于栅极结构120的两侧上的鳍型有源区FA来形成凹陷区域110R，然后，可以通过外延工艺在凹陷区域110R的内壁上形成源区/漏区130。
在示例实施例中，当鳍型有源区FA为PMOS晶体管的有源区时，源区/漏区130可以包括掺杂的SiGe，当鳍型有源区FA为NMOS晶体管的有源区时，源区/漏区130可以包括掺杂的SiC。然而，发明构思不限于此。
在示例实施例中，源区/漏区130可以包括具有彼此不同组分的多个半导体层。例如，源区/漏区130可以包括顺序地填充凹陷区域110R的内部的下半导体层(未示出)、上半导体层(未示出)和盖半导体层(未示出)。例如，下半导体层、上半导体层和盖半导体层中的每个可以包括其中Si和Ge中的每者的量不同的SiGe。
虽然未示出，但还可以在源区/漏区130的侧壁和隔离层112的顶表面上形成有蚀刻停止层(未示出)。蚀刻停止层可以包括氮化硅、氮氧化硅、碳氮氧化硅和氧化硅中的至少一种。
栅间电介质132可以形成在栅极结构120之间，以覆盖源区/漏区130和隔离层112。第一层间电介质134可以形成在栅极结构120和栅间电介质132上。栅间电介质132和第一层间电介质134中的每个可以包括氮氧化硅、碳氮氧化硅和氧化硅中的至少一种。
第一接触结构140可以布置在源区/漏区130上。第一接触结构140可以在第一接触孔140H中被布置为具有一定高度，第一接触孔140H穿透第一层间电介质134和栅间电介质132。第一接触结构140的顶表面的水平LV1可以低于第一层间电介质134的顶表面的水平LV2。
第一接触结构140可以包括第一接触插塞142和第一阻挡层144。第一阻挡层144可以围绕第一接触插塞142的侧壁和底表面。第一接触插塞142可以包括钴(Co)、钨(W)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、它们的硅化物以及它们的合金中的至少一种。第一阻挡层144可以包括钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钛硅(TiSiN)、硅化钛(TiSi)和硅化钨(WSi)中的至少一种。
还可以在第一接触孔140H的侧壁上布置第一绝缘衬里146，以围绕第一接触结构140的侧壁。第一接触结构140可以通过第一绝缘衬里146不与栅间电介质132和第一层间电介质134接触。第一绝缘衬里146可以包括氮化硅或氮氧化硅。虽然未示出，但还可以在源区/漏区130与第一接触结构140的底表面之间形成金属硅化物层(未示出)。
接触盖层150可以布置在第一接触结构140上以填充第一接触孔140H的上部。接触盖层150可以完全覆盖第一接触结构140的顶表面，接触盖层150的顶表面可以位于与第一层间电介质134的顶表面的水平LV2基本相同的水平处。
接触盖层150可以包括第一盖层152，第一盖层152可以布置在第一接触结构140上，以完全填充第一接触孔140H的剩余部分。第一盖层152可以在用于形成第二接触结构160的第二接触孔160H的蚀刻工艺中用作自对准掩模。例如，第一盖层152可以包括相对于栅极盖层128和第一层间电介质134两者具有高蚀刻选择性的材料。在示例实施例中，第一盖层152可以包括碳化硅。例如，第一盖层152可以包括碳为15原子百分数(at％)或更多的量的碳化硅，且不限于此。
如图2B中所示，第一接触结构140的顶表面可以在第一水平方向(X方向)上具有第一宽度w11，接触盖层150的底表面可以在第一水平方向(X方向)上具有第二宽度w12，接触盖层150的底表面的第二宽度w12可以大于第一接触结构140的顶表面的第一宽度w11。此外，接触盖层150的侧壁150S可以从第一接触结构140的侧壁140S向外突出。如图2A至图2C中所示，接触盖层150的侧壁150S可以在第一水平方向(X方向)和第二水平方向(Y方向)上从第一接触结构140的侧壁140S向外突出。突出部分150P可以从第一接触结构140的侧壁140S向外延伸。突出部分150P可以形成在接触盖层150的底表面处，并且可以被第一层间电介质134围绕。突出部分150P可以通过横向扩大第一接触孔140H的上部并在由此形成的扩大的上部区域140HE(见图10F)中形成第一盖层152来形成。第一盖层152可以完全填充该扩大的上部区域140HE，第一盖层152的底表面可以与第一接触结构140的顶表面接触，第一盖层152的顶表面可以位于与第一层间电介质134的顶表面的水平LV2基本相同的水平处。第一盖层152的底表面的一部分和侧壁150S的一部分可以形成突出部分150P。
第二层间电介质136可以布置在接触盖层150和第一层间电介质134上。
第二接触结构160可以穿过第二层间电介质136和第一层间电介质134布置在栅极结构120上。第二接触结构160可以布置在第二接触孔160H中，第二接触孔160H可以穿过第二层间电介质136和第一层间电介质134延伸直到栅极结构120的内部，栅极线GL的顶表面可以在第二接触孔160H的底表面处被暴露。
第二接触结构160可以包括第二接触插塞162和第二阻挡层164。第二阻挡层164可以围绕第二接触插塞162的侧壁和底表面。第二接触插塞162可以包括钴(Co)、钨(W)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、它们的硅化物以及它们的合金中的至少一种。第二阻挡层164可以包括钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钛硅(TiSiN)、硅化钛(TiSi)和硅化钨(WSi)中的至少一种。还可以在第二接触孔160H的侧壁上布置第二绝缘衬里166，以围绕第二接触结构160的侧壁。
如图2A中所示，第二接触结构160可以具有在第一水平方向(X方向)上彼此分开的两个侧壁160S，每个侧壁160S的至少一部分可以被接触盖层150围绕。第二接触结构160的在与接触盖层150的底表面的同一水平(即，LV1)处沿第一水平方向(X方向)的第一宽度w21可以小于第二接触结构160的在与接触盖层150的顶表面的同一水平(即，LV2)处沿第一水平方向(X方向)的第二宽度w22。根据示例实施例，在形成第二接触孔160H的蚀刻工艺中，接触盖层150可以用作自对准掩模，因此，接触盖层150可以在第二接触孔160H的侧壁处被暴露。具体地，在上述蚀刻工艺中，由于接触盖层150的相对高的抗蚀刻性，所以随着第二接触孔160H向下延伸，第二接触孔160H的底部宽度可以小于第二接触孔160H的顶部宽度。
如图2A中所示，第二接触结构160的每个侧壁160S的一部分可以面对接触盖层150，并且可以不与接触盖层150的突出部分150P交会。然而，在其它实施例中，第二接触结构160的每个侧壁160S的所述部分可以与接触盖层150的突出部分150P交会，且第二绝缘衬里166位于它们之间。
由于接触盖层150可以完全覆盖第一接触结构140的顶表面，并且从第一接触结构140向外突出，所以即使在形成第二接触孔160H的工艺中发生掩模图案未对准，仍可以确保第一接触结构140与第二接触孔160H之间的足够的分离距离。因此，在形成第二接触孔160H的工艺中，可以防止第一接触结构140被暴露。
第三层间电介质138可以布置在第二接触结构160和第二层间电介质136上。第一通孔结构172可以穿过第三层间电介质138、第二层间电介质136和接触盖层150连接到第一接触结构140。第二通孔结构174可以穿过第三层间电介质138连接到第二接触结构160。第一通孔结构172可以包括第一通孔填充层172P和第一通孔阻挡层172B。第二通孔结构174可以包括第二通孔填充层174P和第二通孔阻挡层174B。
通常地，随着集成电路装置的集成度增大，栅极线GL的宽度和间距减小，因此，可能难以确保第一接触结构140与第二接触结构160之间的电绝缘。例如，当在光刻工艺中发生掩模图案的未对准时，第一接触结构140可能在形成第二接触结构160的工艺中被暴露，因此，在第一接触结构140与第二接触结构160之间可能发生电短路。然而，根据示例实施例，第二接触孔160H可以通过使用覆盖第一接触结构140的顶表面的接触盖层150作为自对准掩模来形成。具体地，由于接触盖层150从第一接触结构140的侧壁140S向外突出，所以可以确保第二接触孔160H与第一接触结构140之间的足够的分离距离。
此外，由于第二接触孔160H的顶部宽度大于其底部宽度，因此在通过使用金属材料填充第二接触孔160H的内部来形成第二接触结构160的工艺中，可以减少或防止诸如空隙产生等的缺陷。
图3A至图3C是示出根据示例实施例的集成电路装置100A的剖视图。具体地，图3A至图3C分别是与沿图1的线X1-X1'、线X2-X2'和线Y1-Y1'截取的剖面对应的剖视图。在图3A至图3C中，与图1至图2C中的附图标记相同的附图标记分别表示相同的组件。
参照图3A至图3C，接触盖层150A可以填充第一接触孔140HA的上部，并且可以包括顺序地形成在第一接触结构140上的第一盖层152A和第二盖层154A。
如图3A和图3B中所示，第一接触孔140HA可以具有侧壁，该侧壁具有大致直线形轮廓而没有诸如台阶或扭折的急剧变化。因此，接触盖层150A的侧壁150SA可以与第一绝缘衬里146的侧壁(例如，围绕第一接触结构140的侧壁140S的第一绝缘衬里146的外侧壁)共线。
第一盖层152A可以共形地覆盖第一接触结构140的顶表面和第一接触孔140HA的侧壁。第二盖层154A可以布置在第一盖层152A上以填充第一接触孔140HA的剩余部分。第一盖层152A可以围绕第二接触结构160A的侧壁160SA的一部分。
第一盖层152A可以布置在第一接触孔140HA中以围绕第二盖层154A的底表面和侧壁，因此，第二盖层154A可以不与第一层间电介质134接触。第一盖层152A可以在形成第二接触结构160A的工艺中用作自对准掩模。第一盖层152A可以包括相对于栅极盖层128和第一层间电介质134两者具有高蚀刻选择性的材料，或者可以包括在形成第二接触结构160A的工艺中具有相对高的抗蚀刻性的材料。此外，第二盖层154A可以包括相比于第一盖层152A具有低的抗蚀刻性的材料。
在示例实施例中，第一盖层152A可以包括碳为第一量的碳化硅，第二盖层154A可以包括碳为第二量的的碳化硅。在一些示例中，第一量可以大于大约15at％，第二量可以小于大约15at％。
在其它实施例中，第一盖层152A可以包括碳为第一量的碳化硅，第二盖层154A可以包括氧化硅、氮氧化硅和氮化硅中的至少一种。在一些示例中，第一量可以大于大约15at％。
如图3A中所示，第二接触结构160A可以具有在第一水平方向(X方向)上彼此分开的两个侧壁160SA，并且每个侧壁160SA的至少一部分可以被接触盖层150A(例如，第一盖层152A)围绕。第二接触结构160A在与接触盖层150A的底表面的同一水平(即，LV1)处沿第一水平方向(X方向)的第一宽度w23可以小于第二接触结构160A在与接触盖层150A的顶表面的同一水平(即，LV2)处沿第一水平方向(X方向)的第二宽度w24。
根据示例实施例，在形成第二接触孔160HA的蚀刻工艺中，接触盖层150A可以用作自对准掩模，因此，接触盖层150A可以在第二接触孔160HA的侧壁处被暴露。具体地，由于在上述蚀刻工艺中被暴露的第一盖层152A的相对高的抗蚀刻性，所以随着第二接触孔160HA向下延伸，第二接触孔160HA的底部宽度可以小于第二接触孔160HA的顶部宽度。因此，即使在形成第二接触孔160HA的工艺中发生掩模图案的未对准，仍可以确保第一接触结构140与第二接触孔160HA之间的足够的分离距离，并且可以防止在形成第二接触孔160HA的工艺中第一接触结构140被暴露。
虽然图3A示出了第二接触孔160HA仅被第一盖层152A围绕且不与第二盖层154A接触的示例，但不同于图3A中示出的示例，当第二接触孔160HA的上部进一步扩大或第二接触孔160HA的中心在第一水平方向(X方向)上与栅极线GL的中心分开时，第二接触结构160A的侧壁160SA的一部分可以与第一盖层152A和第二盖层154A两者接触。即使在这种情况下，因为由于第一盖层152A的高抗蚀刻性，第二接触孔160HA的底部宽度可以小于其顶部宽度，所以可以确保第一接触结构140与第二接触孔160HA的分离距离。
第一通孔结构172可以穿过第三层间电介质138、第二层间电介质136、第二盖层154A和第一盖层152A连接到第一接触结构140。
图4A至图4C是示出根据示例实施例的集成电路装置100B的剖视图。具体地，图4A至图4C分别是与沿图1的线X1-X1'、线X2-X2'和线Y1-Y1'截取的剖面对应的剖视图。在图4A至图4C中，与图1至图3C中的附图标记相同的附图标记分别表示相同的组件。
参照图4A至图4C，接触盖层150B可以包括顺序地形成在第一接触结构140上的第一盖层152B和第二盖层154B，接触盖层150B可以具有从第一接触结构140的侧壁140S向外突出的侧壁150SB。第一盖层152B可以共形地布置在第一接触结构140的顶表面和第一接触孔140HB的侧壁上，并且可以围绕第二盖层154B的侧壁和底表面。突出部分150PB可以与第二盖层154B的底表面布置在同一水平处，以在第一水平方向(X方向)上与第一接触结构140的侧壁140S分开。
根据示例实施例，可以在第一接触孔140HB中形成第一接触结构140，接着通过去除第一接触结构140的上部再次暴露第一接触孔140HB的上部，然后，可以横向扩大第一接触孔140HB。在这种情况下，可以不需要用于形成接触盖层150B的额外的光刻工艺，并且不存在在接触盖层150B与第一接触结构140之间发生未对准的风险等。因此，第一接触孔140HB的扩大的上部区域140HE(见图10F)的在第一水平方向(X方向)上彼此分开的两个侧壁可以分别与第一接触结构140的两个侧壁140S分开大致相等的距离。换言之，如图4B所示，布置在接触盖层150B的两个侧壁150SB上的两个突出部分150PB可以分别与第一接触结构140的两个侧壁140S分开大致相等的距离。
第二接触结构160B可以具有在第一水平方向(X方向)上彼此分开的两个侧壁160SB。每个侧壁160SB的至少一部分可以被第一盖层152B围绕。根据示例实施例，在形成第二接触孔160HB的蚀刻工艺中，第一盖层152B可以用作自对准掩模，因此，第一盖层152B可以在第二接触孔160HB的侧壁处被暴露。具体地，由于在上面阐述的蚀刻工艺中第一盖层152B的相对高的抗蚀刻性，所以第二接触孔160HB的底部宽度可以小于第二接触孔160HB的顶部宽度。
此外，由于布置在接触盖层150B的两个侧壁150SB上的两个突出部分150PB分别与第一接触结构140的两个侧壁140S分开大致相等的距离，所以即使在形成第二接触孔160HB的工艺中发生掩模图案的未对准，仍可以确保第一接触结构140与第二接触孔160HB之间的足够的分离距离。因此，在形成第二接触孔160HB的工艺中，可以防止第一接触结构140被暴露。
图5A至图5C是示出根据示例实施例的集成电路装置100C的剖视图。具体地，图5A至图5C分别是与沿图1的线X1-X1'、线X2-X2'和线Y1-Y1'截取的剖面对应的剖视图。在图5A至图5C中，与图1至图4C中的附图标记相同的附图标记分别表示相同的组件。
参照图5A至图5C，第二接触结构160C的顶表面可以与接触盖层150B的顶表面位于同一水平处，并且例如如图5A中所示，第二接触结构160C的顶表面可以与第一层间电介质134的顶表面的水平LV2位于同一水平处。第三层间电介质138可以布置在第二接触结构160C、接触盖层150B和第一层间电介质134上，并且可以省略已经参照图4A至图4C描述的第二层间电介质136。
根据示例实施例，可以在穿透第二层间电介质136和第一层间电介质134的第二接触孔160HC中形成第二接触结构160C，接着通过化学机械抛光(CMP)工艺等去除第二接触结构160C的上部和第二层间电介质136，使得暴露第一层间电介质134和接触盖层150B中的每个的顶表面，由此第二接触结构160C的顶表面可以与接触盖层150B的顶表面共面。
根据一些实施例，可以在第一层间电介质134和接触盖层150B上直接形成掩模图案320(见图10H)，接着通过使用掩模图案320作为蚀刻掩模来对第一层间电介质134进行蚀刻，从而形成第二接触孔160HC。这里，第一盖层152B的顶表面可以被掩模图案320部分地暴露，并且由于第一盖层152B在上面阐述的蚀刻工艺中的相对高的抗蚀刻性，所以第二接触孔160HC的底部宽度可以小于第二接触孔160HC的顶部宽度。
如图5A中所示，第二接触结构160C可以具有在第一水平方向(X方向)上彼此分开的两个侧壁160SC，并且每个侧壁160SC的至少一部分可以被接触盖层150B(例如，第一盖层152B)围绕。第二接触结构160C在与接触盖层150B的底表面的同一水平(即，LV1)处沿第一水平方向(X方向)的第一宽度w25可以小于第二接触结构160C在与接触盖层150B的顶表面的同一水平(即，LV2)处沿第一水平方向(X方向)的第二宽度w26。
图6A至图6C是示出根据示例实施例的集成电路装置100D的剖视图。具体地，图6A至图6C分别是与沿图1的线X1-X1'、线X2-X2'和线Y1-Y1'截取的剖面对应的的剖视图。在图6A至图6C中，与图1至图5C中的附图标记相同的附图标记分别表示相同的组件。
参照图6A至图6C，接触盖层150D可以包括顺序地堆叠在第一接触孔140HB中的第二盖层154D和第一盖层152D。第二盖层154D可以与第一接触结构140的顶表面接触，第一盖层152D可以布置在第二盖层154D上且不会与第一接触结构140接触。第一接触结构140的顶表面可以位于比第一绝缘衬里146的顶表面低的水平(即，LV4)处，接触盖层150D的底表面150LD可以位于比突出部分150PD或第一绝缘衬里146的顶表面低的水平(即，LV4)处。
根据示例实施例，可以使第一接触结构140填充第一接触孔140HB的内部，接着去除第一接触结构140的上部，从而再次暴露第一接触孔140HB的上部。这里，由于第一绝缘衬里146与第一接触结构140之间的抗蚀刻性的差异，所以第一绝缘衬里146可以比第一接触结构140去除得少。第一绝缘衬里146的顶表面可以位于比第一接触结构140的顶表面高的水平处。接下来，可以横向扩大第一接触孔140HB，并且可以使第二盖层154D填充第一接触孔140HB的内部。可以通过去除第二盖层154D的上部再次暴露第一接触孔140HB的上侧壁，接着使用第一盖层152D填充第一接触孔140HB的剩余部分。
图7是示出根据示例实施例的集成电路装置200的等效电路图。图7示出了包括6个晶体管的6T静态随机存取存储器(SRAM)单元的电路图。
参照图7，集成电路装置200可以包括一对逆变器(即，第一逆变器INV1和第二逆变器INV2)以及第一通过晶体管PS1和第二通过晶体管PS2，第一逆变器INV1和第二逆变器INV2并联连接在电源节点Vcc与接地节点Vss之间，第一通过晶体管PS1和第二通过晶体管PS2分别连接到第一逆变器INV1和第二逆变器INV2的输出节点。第一通过晶体管PS1和第二通过晶体管PS2可以分别连接到位线BL和互补位线/BL。第一通过晶体管PS1和第二通过晶体管PS2中的每个的栅极可以连接到字线WL。
第一逆变器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二逆变器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2中的每个可以包括PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2中的每个可以包括NMOS晶体管。
为了使第一逆变器INV1和第二逆变器INV2构成一个锁存器电路，第一逆变器INV1的输入节点可以连接到第二逆变器INV2的输出节点，第二逆变器INV2的输入节点可以连接到第一逆变器INV1的输出节点。
图8是根据示例实施例的集成电路装置200A的布局图。图9是沿图8的线X3-X3'截取的剖视图。在图8和图9中，与图1至图7中的附图标记相同的附图标记分别表示相同的组件。
参照图8和图9，集成电路装置200A可以包括布置在基底110上的SRAM单元210A。SRAM单元210A可以包括六(6)个鳍式场效应晶体管(finFET)。
SRAM单元210A包括在第一水平方向(X方向)上彼此平行地延伸的多个鳍型有源区F1A、F2A、F3A和/或F4A。所述多个鳍型有源区F1A、F2A、F3A和F4A中的每个鳍型有源区可以在Z方向上从基底110的顶表面突出。
此外，SRAM单元210A可以包括多条栅极线SGL1、SGL2、SGL3和SGL4，并且可以覆盖所述多个鳍式有源区F1A、F2A、F3A和F4A的一个或两个侧壁和顶表面，或者可以与所述多个鳍式有源区F1A、F2A、F3A和F4A的一个或两个侧壁和顶表面叠置，其中，所述多条栅极线SGL1、SGL2、SGL3和SGL4在与第一水平方向(X方向)交叉的第二水平方向(Y方向)上彼此平行地延伸。所述多条栅极线SGL1、SGL2、SGL3和SGL4中的每条栅极线可以具有与参照图1至图2C描述的栅极线GL的特征相似的特征。栅极切割绝缘层(未示出)可以布置在所述多条栅极线SGL1、SGL2、SGL3和SGL4之中的沿第二水平方向(Y方向)放置成一行的两条栅极线之间。
包括在SRAM单元210A中的第一上拉晶体管PU1、第一下拉晶体管PD1、第一通过晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二通过晶体管PS2中的每个可以实现为鳍型晶体管。具体地，第一上拉晶体管PU1和第二上拉晶体管PU2中的每个可以包括PMOS晶体管，第一下拉晶体管PD1、第二下拉晶体管PD2、第一通过晶体管PS1和第二通过晶体管PS2中的每个可以包括NMOS晶体管。
晶体管可以形在每个交叉点处，在第一水平方向(X方向)上延伸的所述多个鳍型有源区F1A、F2A、F3A和F4A与在第二水平方向(Y方向)上延伸的所述多条栅极线SGL1、SGL2、SGL3和SGL4在交叉点处交叉。
第一通过晶体管PS1可以形成在鳍型有源区F4A与栅极线SGL3之间的交叉点处，第二通过晶体管PS2可以形成在鳍型有源区F1A与栅极线SGL2之间的交叉点处。第一下拉晶体管PD1可以形成在鳍型有源区F4A与栅极线SGL1之间的交叉点处，第二下拉晶体管PD2可以形成在鳍型有源区F1A与栅极线SGL4之间的交叉点处。第一上拉晶体管PU1可以形成在鳍型有源区F3A与栅极线SGL1之间的交叉点处，第二上拉晶体管PU2可以形成在鳍型有源区F2A与栅极线SGL4之间的交叉点处。
如作为示例在图8所示出的，各种接触结构可以布置在SRAM单元210A中。具体地，字线接触件C_WL可以连接到第一通过晶体管PS1的栅极线SGL3，另一字线接触件C_WL可以连接到第二通过晶体管PS2的栅极线SGL2。位线接触件C_BL可以连接到第一通过晶体管PS1的漏极，互补位线接触件C_/BL可以连接到第二通过晶体管PS2的漏极。电源节点接触件C_Vcc可以连接到第一上拉晶体管PU1的源极，另一电源节点接触件C_Vcc可以连接到第二上拉晶体管PU2的源极。接地节点接触件C_Vss可以连接到第一下拉晶体管PD1的源极，另一接地节点接触件C_Vss可以连接到第二下拉晶体管PD2的源极。第一存储节点接触件C_SN1可以连接到第一通过晶体管PS1的源极以及第一上拉晶体管PU1和第一下拉晶体管PD1中的每个的漏极。第二存储节点接触件C_SN2可以连接到第二通过晶体管PS2的源极以及第二上拉晶体管PU2和第二下拉晶体管PD2中的每个的漏极。
电源节点接触件C_Vcc、接地节点接触件C_Vss、位线接触件C_BL和互补位线接触件C_/BL中的每个可以包括第一接触结构140，如例如在图6A至图6C中所示。电源节点接触件C_Vcc、接地节点接触件C_Vss、位线接触件C_BL和互补位线接触件C_/BL中的每个可以布置在从所述多个鳍型有源区F1A、F2A、F3A和F4A中的一个鳍型有源区延伸的源区/漏区230上。接触盖层150B可以布置在第一接触结构140上，接触盖层150B的侧壁150SB(见图4B)可以从第一接触结构140的侧壁140S(见图4B)向外突出。
字线接触件C_WL可以包括第二接触结构160B(见图4A)。第二接触结构160B可以电连接到栅极线SGL2和SGL3。第二接触结构160B的侧壁160SB(见图4A)的一部分可以被接触盖层150B围绕。
第一存储节点接触件C_SN1和第二存储节点接触件C_SN2中的每个可以包括第三接触结构260。第三接触结构260可以形成在第三接触孔260H中，并且可以包括第三接触插塞262和第三阻挡层264。
第三接触结构260可以包括在第一水平方向(X方向)上延伸的第一部分260_1和在第二水平方向(Y方向)上延伸的第二部分260_2，并且可以具有L形水平剖面。第一部分260_1可以与栅极线GL竖直地叠置，第二部分260_2可以与同栅极线GL相邻的源区/漏区230竖直地叠置。如作为示例在图8和图9中所示出的，第二部分260_2可以布置在分别从所述多个鳍型有源区F1A、F2A、F3A和F4A中之中的两个相邻鳍型有源区延伸的源区/漏区230上。第三接触结构260的第一部分260_1可以相对于第一水平方向(X方向)具有不对称的形状。第三接触结构260的第二部分260_2的侧壁260S可以被接触盖层250围绕。
第三接触孔260H可以暴露栅极线SGL1和SGL4的顶表面以及与其相邻的源区/漏区230的顶表面。如图9中所示，栅极线GL的被第三接触孔260H暴露的部分可以具有沿鳍型有源区F3A的侧壁的轮廓在竖直方向(Z方向)上延伸的尾部GLT，并且尾部GLT可以布置在隔离层112之上。然而，发明构思不限于此。
图10A至图10M是示出根据示例实施例的制造集成电路装置100B的方法的剖视图。
图10A至图10M分别示出了根据工艺顺序与沿图1的线X1-X1'截取的剖面对应的剖视图。在图10A至图10M中，与图1至图9中的附图标记相同的附图标记分别表示相同的组件。
参照图10A，可以通过对基底110的有源区ACT进行部分地蚀刻来形成鳍型有源区FA，鳍型有源区FA在竖直方向(Z方向)上从基底110的顶表面110M突出并在第一水平方向(X方向)上延伸。
可以在基底110上形成隔离层112(见图2C)，以覆盖鳍型有源区FA的两个侧壁。虽然未示出，但还可以在隔离层112与鳍型有源区FA之间形成界面层(未示出)，界面层共形地覆盖鳍型有源区FA的侧壁。
接下来，可以在基底110上形成牺牲栅极绝缘层图案(未示出)、牺牲栅极(未示出)和硬掩模图案(未示出)的堆叠结构，接着在堆叠结构的侧壁上形成栅极间隔件126。栅极间隔件126可以包括氮化硅，且不限于此。
接下来，可以对鳍型有源区FA的位于相对于堆叠结构和两个栅极间隔件126的两侧上的部分进行蚀刻，从而形成凹陷区域110R。在示例实施例中，形成凹陷区域110R的工艺可以包括干蚀刻工艺、湿蚀刻工艺或它们的组合。
在形成凹陷区域110R的工艺中，可以进一步去除鳍型有源区FA的位于栅极间隔件126下方的一部分，从而可以横向扩大凹陷区域110R，并且凹陷区域110R的一部分可以与栅极间隔件126的一部分竖直叠置。
接下来，可以在凹陷区域110R的内壁上形成源区/漏区130。可以通过使用鳍型有源区FA的侧壁和基底110的顶表面作为种子层通过外延工艺来形成源区/漏区130，鳍型有源区FA的侧壁和基底110的顶表面在凹陷区域110R的内壁处被暴露。外延工艺可以包括化学气相沉积(CVD)工艺(诸如，气相外延工艺或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺和/或它们的组合。在外延工艺中，通过使用液相前躯体或气相前躯体作为形成源区/漏区130所需的前躯体，可以在大约50Torr至大约400Torr的工艺压强下形成源区/漏区130。在形成源区/漏区130的外延工艺中，可以将第一杂质原位掺杂到源区/漏区130中。
源区/漏区130可以包括下半导体层(未示出)、上半导体层(未示出)和盖半导体层(未示出)。在形成下半导体层、上半导体层和盖半导体层的各个工艺中，可以使用不同的前躯体供应浓度和不同的杂质掺杂浓度。
接下来，可以在基底110之上形成绝缘层(未示出)以覆盖堆叠结构、栅极间隔件126和源区/漏区130，接着使绝缘层平坦化，使得暴露堆叠结构和栅极间隔件126中的每个的顶表面，从而形成栅间电介质132。
接下来，可以去除硬掩模图案、牺牲栅极和牺牲栅极绝缘层图案，接着在一对栅极隔离件126的内壁和鳍型有源区FA上形成栅极绝缘层124。接下来，可以在栅极绝缘层124上形成导电层(未示出)以填充该对栅极隔离件126之间的空间，接着对导电层的上部执行回蚀刻(etch-back)，从而形成栅极线GL。接下来，可以在栅极线GL和栅间电介质132上形成绝缘层(未示出)，以填充该对栅极隔离件126之间的剩余空间，接着去除绝缘层的上部，使得暴露栅间电介质132的顶表面，从而形成栅极盖层128。因此，可以形成包括栅极线GL、栅极绝缘层124、栅极间隔件126和栅极盖层128的栅极结构120。
参照图10B，可以在栅极结构120和栅间电介质132上形成第一层间电介质134。
接下来，可以在第一层间电介质134上形成包括多个第一开口310H的第一掩模图案310。例如，所述多个第一开口310H可以被布置为使得所述多个第一开口310H中的每个第一开口310H与源区/漏区130竖直地叠置。
参照图10C，通过利用第一掩模图案310作为蚀刻掩模，可以部分地去除第一层间电介质134和栅间电介质132，从而形成第一接触孔140HB。源区/漏区130的顶表面可以在第一接触孔140HB的底表面处被暴露。
参照图10D，通过去除第一掩模图案310(见图10C)，可以再次暴露第一层间电介质134的顶表面。
接下来，可以在第一接触孔140HB的内壁和第一层间电介质134上形成绝缘层(未示出)。绝缘层可以经历各向异性蚀刻工艺，从而可以在第一接触孔140HB的侧壁上保留第一绝缘衬里146。通过各向异性蚀刻工艺，可以再次暴露源区/漏区130的顶表面。
接下来，可以在第一接触孔140HB的内壁和第一层间电介质134上顺序地形成阻挡层144P和填充导电层142P。
参照图10E，可以通过回蚀刻或CMP工艺去除阻挡层144P和填充导电层142P两者的上部，从而可以在第一接触孔140HB中保留第一阻挡层144和第一接触插塞142。在示例实施例中，第一接触插塞142的顶表面可以位于比第一层间电介质134的顶表面的水平LV2低的水平LV1处。也可以通过回蚀刻或CMP工艺去除第一绝缘衬里146的上部，从而第一绝缘衬里146的顶表面可以与第一接触插塞142的顶表面共面。
参照图10F，可以通过横向扩大工艺使第一层间电介质134的在第一接触孔140HB的上侧壁处暴露的部分去除大致一定宽度，从而形成扩大的上部区域140HE。扩大的上部区域140HE可以指第一接触孔140HB的内部区域，扩大的上部区域140HE位于比第一接触结构140的顶表面高的水平处。
扩大的上部区域140HE的顶部宽度w03(即，在水平LV2处的宽度)可以大于在横向扩大工艺之前的第一接触孔140HB的顶部宽度w01(见图10E)。此外，扩大的上部区域140HE的顶部宽度w03可以大于其底部宽度w02(即，在水平LV1处的宽度)。此外，通过横向扩大工艺，扩大的上部区域140HE的底部宽度w02可以大于第一接触结构140的顶表面的第一宽度w11。
在示例实施例中，横向扩大工艺可以包括使用氟类蚀刻剂的湿蚀刻工艺或使用氟类气体的干蚀刻工艺。然而，发明构思不限于此。
参照图10G，可以在扩大的上部区域140HE中顺序地形成第一盖层152B和第二盖层154B。第一盖层152B可以共形地形成在扩大的上部区域140HE的内壁上，第二盖层154B可以填充扩大的上部区域140HE的剩余部分。
第一盖层152B可以包括具有比第二盖层154B好的抗蚀刻性的材料。在示例实施例中，可以通过使用包括大约15at％的碳的碳化硅来形成第一盖层152B。例如，虽然第一盖层152B可以形成为与扩大的上部区域140HE的底部宽度w02(见图10F)的大约10％至大约30％对应的厚度，但发明构思不限于此。
由于第一盖层152B共形地形成在扩大的上部区域140HE的内壁上，所以可以在第一盖层152B的底部形成突出部分150PB。突出部分150PB可以指第一盖层152B的从第一接触结构140的侧壁140S向外突出的部分。
参照图10H，可以在第一层间电介质134、第一盖层152B和第二盖层154B上形成第二层间电介质136。接下来，可以在第二层间电介质136上形成包括多个第二开口320H的第二掩模图案320。所述多个第二开口320H可以被布置为使得所述多个第二开口320H中的每个第二开口320H与栅极结构120竖直地叠置。此外，所述多个第二开口320H中的每个第二开口320H可以与第一盖层152B的一部分竖直地叠置。
参照图10I，通过使用第二掩模图案320作为蚀刻掩模，可以部分地去除第二层间电介质136、第一层间电介质134和栅极盖层128，从而形成第二接触孔160HB。栅极线GL的顶表面可以在第二接触孔160HB的底表面处被暴露。
在形成第二接触孔160HB的工艺中，可以部分地暴露第一盖层152B的顶表面。第一盖层152B可以包括相对于第一层间电介质134的蚀刻气氛具有相对高的抗蚀刻性的材料，因此，第一盖层152B的在第二接触孔160HB的内壁处被暴露的边缘可以比第一层间电介质134相对少地被蚀刻。第二接触孔160HB可以在第二接触孔160HB的被第一盖层152B围绕的部分中具有相对高的斜率的倾斜侧壁。因此，在第一水平方向(X方向)上，第二接触孔160HB的底部的宽度w05可以小于所述多个第二开口320H中的每个第二开口320H的宽度w04。
参照图10J，通过去除第二掩模图案320(见图10I)，可以再次暴露第二层间电介质136的顶表面。可以在第二接触孔160HB的内壁和第二层间电介质136上形成绝缘层(未示出)，然后进行各向异性蚀刻工艺，从而可以在第二接触孔160HB的侧壁上保留第二绝缘衬里166。可以通过各向异性蚀刻工艺再次暴露栅极线GL的顶表面。
参照图10K，可以在第二接触孔160HB的内壁和第二层间电介质136上顺序地形成阻挡层164P和填充导电层162P。由于第二接触孔160HB的顶部宽度大于其底部宽度，所以在使用填充导电层162P填充第二接触孔160HB的内部的工艺中可以减少或防止空隙的产生。
参照图10L，通过回蚀刻或CMP工艺，可以去除阻挡层164P和填充导电层162P两者的上部，从而可以在第二接触孔160HB中保留第二阻挡层164和第二接触插塞162。
参照图10M，可以在第二层间电介质136和第二接触结构160B上形成第三层间电介质138。
可以通过部分地去除第三层间电介质138、第二层间电介质136和接触盖层150B来形成暴露第一接触结构140的顶表面的第一通孔(未示出)，可以通过部分地去除第三层间电介质138来形成暴露第二接触结构160B的顶表面的第二通孔(未示出)。接下来，可以分别在第一通孔和第二通孔两者的内壁上形成第一阻挡层172B(如图2C中所示)和第二阻挡层174B，并且第一通孔填充层172P和第二通孔填充层174P可以被形成为分别填充第一通孔和第二通孔。
可以通过执行上述工艺来完成集成电路装置100B。
通常，随着集成电路装置的集成度增大，栅极线GL的宽度和间距减小，因此第一接触孔140H与第二接触孔160HB之间的距离减小。例如，当在光刻工艺中发生掩模图案320的未对准时，第一接触孔140H中的第一接触结构140可能在形成第二接触孔160H的蚀刻工艺中被暴露，因此，在第一接触结构140与第二接触结构160之间可能发生电短路。
然而，根据示例实施例，因为可以通过使用覆盖第一接触结构140的顶表面的接触盖层150B作为自对准掩模来形成第二接触孔160HB，所以即使发生掩模图案320的未对准，仍可以确保第一接触结构140与第二接触结构160B之间的足够的分离距离。
此外，由于第二接触孔160HB的顶部宽度大于其底部宽度，所以在通过使用金属材料和/或导电材料填充第二接触孔160HB的内部来形成第二接触结构160B的工艺中可以防止诸如空隙产生等的缺陷。
虽然已经参照发明构思的实施例具体示出并描述了发明构思，但本领域技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。此外，应理解的是，在此使用的特定术语仅是出于描述实施例的目的，而不意图限制发明构思。因此，发明构思的范围应由权利要求及其等同物进行限定。

Claims (20)

1.一种集成电路装置，所述集成电路装置包括：
鳍型有源区，从基底的顶表面突出，并在与所述基底的所述顶表面平行的第一方向上延伸；
栅极结构，与所述鳍型有源区交叉，并在所述基底上沿与所述第一方向垂直的第二方向延伸；
源区/漏区，位于所述栅极结构的第一侧上；
第一接触结构，位于所述源区/漏区上；以及
接触盖层，位于所述第一接触结构上，
其中，所述第一接触结构的顶表面在所述第一方向上具有第一宽度，
其中，所述接触盖层的底表面在所述第一方向上具有第二宽度，所述第二宽度大于所述第一接触结构的所述顶表面的所述第一宽度，并且
其中，所述接触盖层包括从所述第一接触结构的侧壁向外延伸的突出部分。
2.根据权利要求1所述的集成电路装置，其中，所述接触盖层的侧壁在所述第一方向和所述第二方向上从所述第一接触结构的所述侧壁向外突出。
3.根据权利要求1所述的集成电路装置，所述集成电路装置还包括：
位于所述栅极结构上的第二接触结构，
其中，所述第二接触结构的侧壁的一部分被所述接触盖层围绕。
4.根据权利要求3所述的集成电路装置，其中，所述第二接触结构在与所述接触盖层的所述底表面相对于所述基底的相同的第一高度处的第一宽度小于所述第二接触结构在与所述接触盖层的顶表面相对于所述基底的相同的第二高度处的第二宽度。
5.根据权利要求3所述的集成电路装置，所述集成电路装置还包括：
层间电介质，位于所述栅极结构和所述源区/漏区上，
其中，所述第一接触结构的上部和所述接触盖层位于穿透所述层间电介质的第一接触孔中，并且
其中，所述接触盖层的侧壁在所述第二接触孔的内壁处被暴露。
6.根据权利要求3所述的集成电路装置，所述集成电路装置还包括：
层间电介质，位于所述栅极结构和所述源区/漏区上，
其中，所述第一接触结构的上部和所述接触盖层位于穿透所述层间电介质的第一接触孔中，
其中，所述第一接触孔包括扩大的上部区域，并且
其中，所述接触盖层位于所述扩大的上部区域中。
7.根据权利要求6所述的集成电路装置，
其中，所述接触盖层包括填充所述扩大的上部区域的第一盖层，
其中，所述第一盖层的底表面与所述第一接触结构的所述顶表面接触，并且
其中，所述第一盖层的顶表面与所述层间电介质的顶表面位于相对于所述基底的相同的高度处。
8.根据权利要求6所述的集成电路装置，其中，所述接触盖层包括：
第一盖层，共形地布置在所述扩大的上部区域的内壁上；以及
第二盖层，在所述扩大的上部区域中位于所述第一盖层上。
9.根据权利要求8所述的集成电路装置，
其中，所述第一盖层包括含有第一量的碳的碳化硅，并且
其中，所述第二盖层包括含有第二量的碳的碳化硅，所述第二量小于所述第一量。
10.根据权利要求6所述的集成电路装置，
其中，所述接触盖层包括第二盖层和第一盖层，所述第二盖层和所述第一盖层在所述扩大的上部区域中顺序地布置在所述第一接触结构上，并且
其中，所述第一盖层的顶表面与所述层间电介质的顶表面共面。
11.一种集成电路装置，所述集成电路装置包括：
第一鳍型有源区至第四鳍型有源区，从基底的顶表面突出，并在与所述基底的所述顶表面平行的第一方向上延伸；
第一栅极结构至第四栅极结构，在所述基底上沿与所述第一方向垂直的第二方向延伸，所述第一栅极结构与所述第三鳍型有源区和所述第四鳍型有源区交叉，所述第二栅极结构与所述第一鳍型有源区交叉，所述第三栅极结构与所述第四鳍型有源区交叉，所述第四栅极结构与所述第一鳍型有源区和所述第二鳍型有源区交叉；
第一源区/漏区，位于所述第一栅极结构的第一侧上；
第一接触结构，位于所述第一源区/漏区上；以及
接触盖层，位于所述第一接触结构上，所述接触盖层包括从所述第一接触结构的侧壁向外延伸的突出部分。
12.根据权利要求11所述的集成电路装置，所述集成电路装置还包括：
层间电介质，位于所述第一栅极结构至所述第四栅极结构和所述第一源区/漏区上，并且
其中，所述接触盖层包括顺序地布置在所述第一接触结构上的第一盖层和第二盖层，
其中，所述第一盖层布置在第一接触孔的侧壁和所述第一接触结构上，所述第一接触孔穿透所述层间电介质，
其中，所述第一盖层位于所述第二盖层的侧壁和底表面上，并且
其中，所述第二盖层不与所述层间电介质接触。
13.根据权利要求11所述的集成电路装置，所述集成电路装置还包括：
第二源区/漏区，位于所述第一栅极结构的第二侧上，所述第二侧与所述第一侧相对；以及
第二接触结构，位于所述第二源区/漏区上，所述第二接触结构包括第一部分和第二部分，所述第一部分与所述第四栅极结构竖直地叠置，所述第二部分与所述第二源区/漏区竖直地叠置。
14.根据权利要求11所述的集成电路装置，
其中，所述第一接触结构的上部在所述第一方向上具有第一宽度，所述第一宽度大于所述第一接触结构的底部在所述第一方向上的第二宽度。
15.根据权利要求11所述的集成电路装置，
其中，所述第一接触结构的上部在所述第一方向上具有第一宽度，所述第一宽度小于所述接触盖层的底部在所述第一方向上的第三宽度。
16.一种集成电路装置，所述集成电路装置包括：
鳍型有源区，从基底的顶表面突出，并在与所述基底的所述顶表面平行的第一方向上延伸；
栅极结构，与所述鳍型有源区交叉，并在所述基底上沿与所述第一方向垂直的第二方向延伸；
源区/漏区，位于所述栅极结构的第一侧上；
层间电介质，位于所述栅极结构和所述源区/漏区上；
第一接触结构，位于接触孔的下部中并连接到所述源区/漏区，所述接触孔穿透所述层间电介质；以及
接触盖层，位于所述接触孔的上部中并位于所述第一接触结构上，
其中，所述接触盖层包括从所述第一接触结构的侧壁向外延伸的突出部分，并且
其中，所述突出部分被所述层间电介质至少部分地围绕。
17.根据权利要求16所述的集成电路装置，
其中，所述栅极结构包括：栅极线，在所述第二方向上延伸；以及栅极间隔件，位于所述栅极线的侧壁上，并且
其中，所述突出部分与所述栅极结构的所述栅极间隔件竖直地叠置。
18.根据权利要求16所述的集成电路装置，所述集成电路装置还包括：
第二接触结构，穿过所述层间电介质连接到所述栅极结构，
其中，所述第二接触结构的侧壁的一部分被所述接触盖层至少部分地围绕，并且
其中，所述第二接触结构在第一高度处的第一宽度小于所述第二接触结构在第二高度处的第二宽度，第一高度与所述接触盖层的底表面相对于所述基底的高度相同，所述第二高度与所述接触盖层的顶表面相对于所述基底的高度相同。
19.根据权利要求18所述的集成电路装置，
其中，所述接触盖层包括顺序地布置在所述第一接触结构上的第一盖层和第二盖层，
其中，所述第一盖层的侧壁的一部分和底表面的一部分形成所述接触盖层的所述突出部分，并且
其中，所述第一盖层的最下表面位于相对于所述基底的第三高度处，所述第三高度比所述突出部分相对于所述基底的第四高度低。
20.根据权利要求18所述的集成电路装置，其中，所述第二接触结构的顶表面与所述接触盖层的所述顶表面位于相对于所述基底的相同的第五高度处。
CN201910800057.2A 2018-11-23 2019-08-28 集成电路装置 Active CN111223834B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180146777A KR102609556B1 (ko) 2018-11-23 2018-11-23 집적회로 장치
KR10-2018-0146777 2018-11-23

Publications (2)

Publication Number Publication Date
CN111223834A true CN111223834A (zh) 2020-06-02
CN111223834B CN111223834B (zh) 2023-09-19

Family

ID=70769997

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910800057.2A Active CN111223834B (zh) 2018-11-23 2019-08-28 集成电路装置

Country Status (3)

Country Link
US (3) US11114544B2 (zh)
KR (1) KR102609556B1 (zh)
CN (1) CN111223834B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257926B2 (en) 2020-06-08 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact structures
CN113903803A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20220037316A1 (en) * 2020-08-03 2022-02-03 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20220102521A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Low resistance approaches for fabricating contacts and the resulting structures

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098775A (zh) * 2015-04-30 2016-11-09 三星电子株式会社 半导体器件
CN106898597A (zh) * 2015-12-18 2017-06-27 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN107871739A (zh) * 2016-09-22 2018-04-03 三星电子株式会社 集成电路器件
CN107919357A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体装置及制造半导体装置的方法
CN107919358A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体器件及其制造方法
CN108172571A (zh) * 2016-12-07 2018-06-15 三星电子株式会社 集成电路器件
CN108573999A (zh) * 2017-03-10 2018-09-25 三星电子株式会社 集成电路装置及其制作方法
CN108573969A (zh) * 2017-03-09 2018-09-25 三星电子株式会社 集成电路器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109236A (ja) 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20060038242A (ko) 2004-10-29 2006-05-03 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20110009545A (ko) 2009-07-22 2011-01-28 삼성전자주식회사 금속 탄화 전극을 갖는 반도체장치의 형성방법 및 관련된 반도체장치
KR101063935B1 (ko) 2010-07-16 2011-09-14 한국전기연구원 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법
US9111907B2 (en) * 2014-01-02 2015-08-18 Globalfoundries Inc. Silicide protection during contact metallization and resulting semiconductor structures
US20160005822A1 (en) 2014-07-01 2016-01-07 Qualcomm Incorporated Self-aligned via for gate contact of semiconductor devices
US9502286B2 (en) 2014-12-05 2016-11-22 Globalfoundries Inc. Methods of forming self-aligned contact structures on semiconductor devices and the resulting devices
US9985109B2 (en) * 2016-10-25 2018-05-29 International Business Machines Corporation FinFET with reduced parasitic capacitance
US10049930B2 (en) 2016-11-28 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and operation method thereof
US10283406B2 (en) 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
US10679891B2 (en) * 2017-06-30 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnect structures using a vacuum environment
US11217585B2 (en) * 2018-09-25 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Forming dielectric dummy fins with different heights in different regions of a semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098775A (zh) * 2015-04-30 2016-11-09 三星电子株式会社 半导体器件
CN106898597A (zh) * 2015-12-18 2017-06-27 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN107871739A (zh) * 2016-09-22 2018-04-03 三星电子株式会社 集成电路器件
CN107919357A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体装置及制造半导体装置的方法
CN107919358A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体器件及其制造方法
CN108172571A (zh) * 2016-12-07 2018-06-15 三星电子株式会社 集成电路器件
CN108573969A (zh) * 2017-03-09 2018-09-25 三星电子株式会社 集成电路器件
CN108573999A (zh) * 2017-03-10 2018-09-25 三星电子株式会社 集成电路装置及其制作方法

Also Published As

Publication number Publication date
KR20200061238A (ko) 2020-06-02
US11626503B2 (en) 2023-04-11
US20200168720A1 (en) 2020-05-28
US20230207662A1 (en) 2023-06-29
CN111223834B (zh) 2023-09-19
US11114544B2 (en) 2021-09-07
KR102609556B1 (ko) 2023-12-04
US20210384321A1 (en) 2021-12-09
US11955531B2 (en) 2024-04-09

Similar Documents

Publication Publication Date Title
US11037926B2 (en) Semiconductor device
CN107527910B (zh) 集成电路器件及其制造方法
CN111223834B (zh) 集成电路装置
US11792971B2 (en) FinFET SRAM cells with dielectric fins
US10083969B2 (en) Static random access memory and method of manufacturing the same
CN107026118B (zh) 半导体器件中的局部互连件的制造方法及半导体器件
US10714618B2 (en) Finfet with various shaped source/drain regions
US11776962B2 (en) Method of manufacturing integrated circuit device
CN109427783B (zh) 集成电路装置
CN110120421B (zh) 具有源/漏极区的半导体装置
US20240049438A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant