CN107919357A - 半导体装置及制造半导体装置的方法 - Google Patents

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Abstract

一种半导体装置包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。所述第一接触插塞与所述第二接触插塞之间的间隔可为约10nm或小于10nm。

Description

半导体装置及制造半导体装置的方法
相关申请的交叉参考
本申请主张2016年10月5日在韩国知识产权局提出申请的第10-2016-0128352号韩国专利申请的优先权，所述韩国专利申请的公开内容全文并入本文供参考。
技术领域
本公开涉及半导体装置及其制造方法。
背景技术
随着对高性能、高速度及/或多功能的半导体装置的需求增加，半导体装置的集成度变得更高。当制造具有具高集成度的微图案的半导体装置时，需要实现具有微宽度或微距离的微图案。此外，为克服平面金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)的限制，已开发出包括鳍型场效晶体管(fin field effect transistor，FinFET)的半导体装置，所述鳍型场效晶体管具有三维结构的沟道。
当为了满足鳍型场效晶体管的要求而减小半导体装置的尺寸时，其各接触插塞之间的间隔可能减小，且因此所述接触插塞之间可发生短路。另外，将金属线连接到接触插塞的金属通孔可能会引起接触缺陷，例如通孔开路(via open)。
发明内容
本公开的示例性实施例提供一种可按比例缩小的同时可防止各接触插塞之间发生短路的半导体装置，以及一种制造所述半导体装置的方法。
根据本公开的示例性实施例，一种半导体装置可包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。
根据本公开的示例性实施例，一种半导体装置可包括：衬底；栅极结构，设置在所述衬底上；源极/漏极区，设置在所述栅极结构的一侧；第一接触插塞，连接到所述源极/漏极区，且相对于所述衬底的上表面在大体垂直方向上形成；第二接触插塞，连接到所述栅极结构，且相对于所述衬底的所述上表面在大体垂直方向上形成；以及第一金属线及第二金属线，分别连接到所述第一接触插塞及所述第二接触插塞，并设置在第一水平高度上。所述第一接触插塞及所述第二接触插塞中的一者的上表面可设置在所述第一水平高度上且直接连接到所述第一金属线及所述第二金属线中的一者，且所述第一接触插塞及所述第二接触插塞中的另一者的上表面可设置在比所述第一水平高度低的第二水平高度上，并且通过金属通孔连接到所述第一金属线及所述第二金属线中的另一者。
根据本公开的示例性实施例，一种制造半导体装置的方法可包括：制备衬底，所述衬底具有栅极结构及在所述栅极结构的一侧形成的源极/漏极区；在所述衬底上的所述栅极结构及所述源极/漏极区之上形成第一层间绝缘层；形成穿过所述第一层间绝缘层连接到所述源极/漏极区的第一接触插塞；在所述第一层间绝缘层及所述第一接触插塞上形成第二层间绝缘层；形成穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构的第二接触插塞；以及在所述第二层间绝缘层上形成第一金属线及第二金属线，所述第一金属线通过在所述第二层间绝缘层中形成的金属通孔连接到所述第一接触插塞，所述第二金属线连接到所述第二接触插塞。
根据本公开的示例性实施例，一种半导体装置可包括：衬底；栅极结构及源极/漏极区，设置在所述衬底上；第一层间绝缘层，设置在所述栅极结构及所述源极/漏极区之上；第一接触插塞，设置在所述第一层间绝缘层中以连接所述源极/漏极区，所述第一接触插塞的顶表面及所述第一层间绝缘层的顶表面处于第一水平高度；第二层间绝缘层，设置在所述第一层间绝缘层上；第二接触插塞，设置在所述第一层间绝缘层及所述第二层间绝缘层中以连接所述栅极结构，所述第二接触插塞的顶表面及所述第二层间绝缘层的顶表面处于比所述第一水平高度高的第二水平高度；第一金属线，设置在所述第二层间绝缘层上，所述第一金属线包括金属通孔，所述金属通孔设置在所述第二层间绝缘层中以连接所述第一接触插塞，所述金属通孔的顶表面处于所述第二水平高度；以及第二金属线，设置在所述第二层间绝缘层上，以在所述第二水平高度处直接连接所述第二接触插塞。
附图说明
从下面结合附图的详细描述，将更清楚地理解本公开的以上特征及其他特征，在附图中：
图1是根据本公开示例性实施例的半导体装置的布局。
图2A及图2B是分别沿图1所示线I1-I1’及I2-I2’所截取的截面视图。
图2C是沿图1所示线II-II’所截取的截面视图。
图3、图4、图5、图6、图7、图8、图9、图10A、图11A、图12A、图13A、图14A及图15A是说明根据本公开示例性实施例制造半导体装置的方法的透视图。
图10B、图10C、图11B、图11C、图12B、图13B、图14B及图15B是说明根据本公开示例性实施例制造半导体装置的方法的截面视图。
图16是根据本公开示例性实施例的半导体装置的截面视图。
图17是根据本公开示例性实施例的半导体装置的布局。
图18是根据本公开示例性实施例的半导体装置的截面视图。
图19是根据本公开示例性实施例包括半导体装置的静态随机存取存储器(staticrandom access memory，SRAM)单元的电路图。
图20是根据本公开示例性实施例包括半导体装置的存储装置的框图。
由于图1至图20中的图式旨在用于说明目的，因而图式中的元件未必是按比例绘制。举例来说，为清楚起见，可放大或扩大所述元件中的某些元件。
具体实施方式
图1是根据本公开示例性实施例的半导体装置的布局。图2A及图2B是分别沿图1所示线I1-I1’及I2-I2’所截取的截面视图。图2C是沿图1所示线II-II’所截取的截面视图。
参照图1及图2C，半导体装置100可包括具有三个鳍型有源区FA的衬底101。所述三个鳍型有源区FA可在第一方向(例如，X方向)上延伸，且可在第二方向(例如，Y方向)上排列并间隔开。
衬底101可具有在X方向及Y方向上延伸的上表面。衬底101可包含半导体(例如硅(Si)或锗(Ge))或化合物半导体(例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)或磷化铟(InP))。在本公开的示例性实施例中，衬底101可具有绝缘体上硅(silicon on insulator，SOI)结构。衬底101可包括导电区，例如，掺杂有杂质的阱或掺杂有杂质的衬底。
设置在衬底101上的三个鳍型有源区FA的下部部分的侧壁可被装置分隔件107覆盖，且所述三个鳍型有源区FA可在与衬底101的上表面(其位于X-Y平面上)垂直的方向上(例如在Z方向上)向上突出穿过装置分隔件107。在图2A及图2B中，所述三个鳍型有源区FA中的每一者的底部水平高度(bottom level)可由虚线BL表示。装置分隔件107可被形成用于限制及/或界定衬底101的有源区，例如鳍型有源区FA。
如图2A及图2B中所示，源极/漏极区110可具有凸起源极/漏极(raised source/drain，RSD)结构，所述凸起源极/漏极结构的上表面设置在比鳍型有源区FA的上表面的水平高度高的水平高度上。凸起源极/漏极结构可减小由薄型鳍引起的电阻。源极/漏极区110可包括从鳍型有源区FA外延生长的半导体层。在本公开的示例性实施例中，源极/漏极区110可具有包括多个选择性外延生长的SiGe层的嵌入式SiGe结构。所述多个SiGe层可具有不同的Ge含量。源极/漏极区110可具有其中三个鳍型有源区FA可在生长工艺中互相合并的结构。即，从一个鳍型有源区生长的一个源极/漏极区可与从邻近鳍型有源区生长的一个或多个源极/漏极区合并。
如图2C中所示，源极/漏极区110可具有五边形形状，但本公开并非限于此，而是源极/漏极区110可具有各种形状。举例来说，源极/漏极区110可具有多边形形状、圆形形状及矩形形状中的一种形状。
如图1中所示，三个栅极结构140可沿Y方向在三个鳍型有源区FA的上表面之上延伸，且可在X方向上排列并间隔开。如图2A及图2B中所示，三个栅极结构140中的每一者可具有栅极绝缘层142及栅极电极145。栅极绝缘层142及栅极电极145可在Y方向上延伸，且可与沿X方向延伸的鳍型有源区FA交叉，而同时栅极绝缘层142及栅极电极145覆盖鳍型有源区FA的上表面及两个侧壁并且覆盖装置分隔件107的上表面。在鳍型有源区FA与多个栅极结构140交叉的区中可形成多个金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管。所述金属氧化物半导体晶体管中的每一者可具有三维结构，在所述三维结构中，在鳍型有源区中被栅极结构覆盖住鳍型有源区FA的上表面及两个侧壁的位置处的部分中形成沟道。
栅极结构140的两个侧壁可被绝缘间隔壁150覆盖。绝缘间隔壁150可包含例如氮化硅、氮氧化硅或其组合。
栅极绝缘层142可包含例如氧化硅层、高介电常数介电层或其组合。所述高介电常数介电(high-k dielectric)层可包含具有介电常数比氧化硅层的介电常数大(例如具有介电常数为约10至约25)的材料。举例来说，所述高介电常数介电层可包含以下中的至少一者：氧化铪、氮氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、锌铌酸铅及其组合，但本公开并非限于此。栅极绝缘层142可通过例如原子层沉积(atomic layer deposition，ALD)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺或物理气相沉积(physicalvapor deposition，PVD)工艺来形成。
栅极电极145可包括第一栅极电极145a及第二栅极电极145b。第一栅极电极145a可调整功函数。第二栅极电极145b可填充在第一栅极电极145a上形成的空间。第一栅极电极145a可充当第二栅极电极145b的防扩散层，但本公开并非限于此。
第一栅极电极145a及第二栅极电极145b可包含不同的材料。第一栅极电极145a可包含例如金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。第二栅极电极145b可包含例如金属材料(例如铝(Al)、钨(W)或钼(Mo))或半导体材料(例如经掺杂多晶硅)。
在各栅极结构140之间可形成栅极间绝缘层162。栅极间绝缘层162可在三个栅极结构140之间覆盖源极/漏极区110。栅极间绝缘层162可包含例如氧化硅层或氮化硅层，但本公开并非限于此。
在栅极间绝缘层162及栅极结构140上可形成第一层间绝缘层164及第二层间绝缘层166。第一层间绝缘层164及第二层间绝缘层166可包含例如正硅酸四乙酯(tetra ethylortho silicate，TEOS)层、未经掺杂硅酸盐玻璃(undoped silicate glass，USG)层、磷硅酸盐玻璃(phosphosilicate glass，PSG)层、硼硅酸盐玻璃(borosilicate glass，BSG)层、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)层、氟硅酸盐玻璃(fluoridesilicate glass，FSG)层、旋涂玻璃(spin on glass，SOG)层、东燃硅氮烯(tonensilazene，TOSZ)层或其任意组合。第一层间绝缘层164及第二层间绝缘层166可通过例如化学气相沉积工艺、旋转涂覆工艺等来形成。在本公开的示例性实施例中，第一层间绝缘层164可为东燃硅氮烯层，且第二层间绝缘层166可为正硅酸四乙酯层。
在本公开的示例性实施例中，栅极间绝缘层162与第一层间绝缘层164可在其之间形成有阻挡绝缘层。所述阻挡绝缘层可防止异物质(例如氧)渗入至栅极电极145中。在本公开的示例性实施例中，栅极间绝缘层162及第一层间绝缘层164可被实现为覆盖源极/漏极区110及栅极结构140的单层层间绝缘层。
如图2A及图2B中所示，源极/漏极区110可在栅极结构140的两侧设置在鳍型有源区FA内。第一接触插塞180A可连接到源极/漏极区110，且可在与衬底101的上表面垂直的第三方向上(例如，在Z方向上)延伸。即，第一接触插塞180A可相对于衬底101的上表面在大体垂直方向上延伸。第二接触插塞180B可连接到栅极结构140的栅极电极145，且可在Z方向上延伸。第二接触插塞180B也可相对于衬底101的上表面在大体垂直方向上延伸。在此示例性实施例中所采用的第一接触插塞180A及第二接触插塞180B可具有不同的高度。举例来说，第一接触插塞180A的上表面及第二接触插塞180B的上表面可分别设置在不同的水平高度L1及L2上。水平高度L1低于水平高度L2。在本公开的示例性实施例中，第一接触插塞180A的上表面及第二接触插塞180B的上表面可分别设置在水平高度L2及L1上。
参照图2A及图2B，第一接触插塞180A可穿过栅极间绝缘层162及第一层间绝缘层164连接到源极/漏极区110。第一接触插塞180A可被第一层间绝缘层164环绕，以与其他导电性元件绝缘。第一接触插塞180A可具有沿其侧壁形成的间隔壁172。间隔壁172可包含例如氮化硅或氧化硅。
源极/漏极区110可具有其中可形成凹槽110R的上表面。凹槽110R可具有足够深的深度D以使第一接触插塞180A的部分可设置在凹槽110R中。如图2C中所示，凹槽110R可具有相对平坦的下表面，但本公开并非限于此。举例来说，凹槽110R可在Y方向上弯曲。第一接触插塞180A可包括从凹槽110R的内侧在与衬底101的上表面(其位于X-Y平面上)垂直的第三方向上(例如在Z方向上)延伸的导电性材料186。导电性材料186可包含例如钨(W)、钴(Co)、其合金或其组合。
第一接触插塞180A可包括金属硅化物层182，以减小与源极/漏极区110(其是掺杂区)的接触电阻。举例来说，金属硅化物层182可与源极/漏极区110的的半导体材料(例如硅(Si)、SiGe或锗(Ge))反应而在源极/漏极区110的上表面上形成。在本公开的示例性实施例中，金属硅化物层182可具有由MSixDy表示的组成。此处，M是金属，D是具有与M及硅(Si)不同的组分的元素，x大于0且等于或小于3，并且y等于或大于0且等于或小于1。M可包括例如钛(Ti)、钴(Co)、镍(Ni)、钽(Ta)、铂(Pt)或其组合，且D可包括例如锗(Ge)、碳(C)、氩(Ar)、氪(Kr)、氙(Xe)或其组合。
第一接触插塞180A可包括设置在其侧表面及下表面上的导电阻挡层184。导电阻挡层184可包含导电性金属氮化物层。举例来说，导电阻挡层184可包含TiN、TaN、AlN、WN及其组合中的至少一者。
基于X-Y平面，在此示例性实施例中所采用的第一接触插塞180A的横截面可具有在Y方向上延伸的棒形状(bar shape)，如图1及图2C中所示。然而，第一接触插塞180A的横截面的形状并非限于此，而是第一接触插塞180A的横截面可例如具有圆形形状、椭圆形形状或多边形形状。
参照图2A，第二接触插塞180B可穿过第一层间绝缘层164及第二层间绝缘层166连接到栅极电极145。类似于第一接触插塞180A，第二接触插塞180B也可具有沿其侧壁形成的间隔壁172。第二接触插塞180B可包括在Z方向上延伸的导电性材料186以及设置在导电性材料186的侧表面及下表面上的导电阻挡层184。如图1及图2C中所示，基于X-Y平面，在此示例性实施例中所采用的第二接触插塞180B的横截面可具有孔形状(hole shape)。然而，第二接触插塞180B的横截面的形状并非限于此，而是第二接触插塞180B的横截面可例如具有圆形形状、椭圆形形状或多边形形状。
如图2A中所示，第一接触插塞180A的上表面可设置在比第二接触插塞180B的上表面C的水平高度L2低的水平高度L1上。可通过从处于不同水平高度的平面形成接触孔或沟槽来形成第一接触插塞180A及第二接触插塞180B，且因此，在此示例性实施例中，第一接触插塞180A与第二接触插塞180B之间的距离d可窄于在处于相同水平高度的同一平面上被应用光刻工艺的两个接触孔之间的距离。举例来说，第一接触插塞180A与第二接触插塞180B之间的距离d可为约20nm或小于20nm，且进一步为约10nm或小于10nm。距离d是第一接触插塞180A与第二接触插塞180B之间例如如图2A所示在X方向上的最短距离。
在第二层间绝缘层166上可设置有第一金属线190A及第二金属线190B。第一金属线190A可具有设置在第二层间绝缘层166内的金属通孔V，且可通过金属通孔V连接到第一接触插塞180A。相反地，第二金属线190B可在无金属通孔的情况下直接连接到第二接触插塞180B。详细来说，第二接触插塞180B的上表面C可与第二层间绝缘层166的上表面一起被暴露出，且因此第二金属线190B在第二层间绝缘层166上可直接连接到第二接触插塞180B。
如上所述，第二接触插塞180B可被设置成高达与第二金属线190B被设置在上面的水平高度相同的水平高度L2，这与第一接触插塞180A的情况不同，第一接触插塞180A被设置成高达水平高度L1，且因此，第二接触插塞180B可在无通孔结构的情况下直接连接到第二金属线190B。因此，本公开可在维持现有技术的布局设计的同时减少金属通孔的数目。因此，因金属通孔造成接触缺陷的可能性可得以降低。由金属通孔引起的接触缺陷的实例是通孔开路。
在现有技术中，第一接触插塞的上表面可与第二接触插塞的上表面共面。第一金属线及第二金属线两者可通过金属通孔分别连接到第一接触插塞及第二接触插塞。因此，在现有技术中，第一接触插塞与第二接触插塞之间需要更大间距。另外，在现有技术中，第一接触插塞及第二接触插塞可能不具有不同的高度，因为这可能会导致连接到第一接触插塞的金属通孔与连接到第二接触插塞的金属通孔有不同的高度，且具有不同高度的金属通孔的结构难以进行后段工艺(back end of line，BEOL)集成。另一方面，在制作在本公开的此示例性实施例中所述的半导体装置时，不需要对金属级工艺(例如第一金属级(M1)工艺)作出改变。
在此示例性实施例中所采用的第一金属线190A及第二金属线190B可通过镶嵌工艺(damascene process)来形成。第二层间绝缘层166可包括围绕第一金属线190A及第二金属线190B形成且在所述镶嵌工艺中使用的低介电常数介电层168。低介电常数介电层168可包含例如氧化硅层、氮氧化硅层、碳氧化硅(silicon oxycarbide，SiOC)层、氢化碳氧化硅(hydrogenated silicon oxycarbide，SiCOH)层或其组合。
第一金属线190A及第二金属线190B可包含例如铜(Cu)或含铜的合金。金属通孔V可与第一金属线190A集成在一起以成为第一金属线190A的一部分，且可由与第一金属线190A相同的金属或合金形成。
在此示例性实施例中，半导体装置100可进一步包括设置在第一层间绝缘层164与第二层间绝缘层166之间的蚀刻终止层174。蚀刻终止层174可用以在用于金属通孔V的孔正被形成时延迟对所述用于金属通孔V的孔进行蚀刻，同时防止用于形成第一金属线190A及第二金属线190B以及金属通孔V的金属(例如铜(Cu))扩散至第一金属线190A及第二金属线190B以及金属通孔V的下部区中。然而，蚀刻终止层174的功能并非限于此，且蚀刻终止层174可包含氮化铝(AlN)。
图3、图4、图5、图6、图7、图8、图9、图10A、图11A、图12A、图13A、图14A及图15A是说明根据本公开示例性实施例制造半导体装置的方法的透视图。图10B、图10C、图11B、图11C、图12B、图13B、图14B及图15B是说明根据本公开示例性实施例制造半导体装置的方法的截面视图。此种制造半导体装置的工艺可被理解成是对图1所示所述半导体装置的布局中的“SU”对应的一部分执行。
参照图3，可通过将衬底101图案化来形成界定有源鳍状物105的沟槽TI。
首先可在衬底101上形成垫氧化物图案122及掩模图案124。垫氧化物图案122可为用以对有源鳍状物105(在本说明书中也被称为“鳍型有源区FA”)的上表面进行保护的层。在本公开的示例性实施例中，垫氧化物图案122可被移除。掩模图案124可为用于将衬底101图案化的掩模层，且可包含例如氮化硅、含碳的材料等。掩模图案124可具有多层结构。
可通过使用垫氧化物图案122及掩模图案124作为蚀刻掩模对衬底101进行各向异性刻蚀来形成沟槽TI。沟槽TI可具有高纵横比，且因此，其宽度可向下变窄。因此，有源鳍状物105的宽度可向上变窄。
在本公开的示例性实施例中，衬底101可具有P沟道金属氧化物半导体场效晶体管(P-channel metal-oxide-semiconductor field-effect transistor，P-MOSFET)区或N沟道金属氧化物半导体场效晶体管(N-channel metal-oxide-semiconductor field-effecttransistor，N-MOSFET)区，且有源鳍状物105可根据金属氧化物半导体场效晶体管(MOSFET)的所需沟道类型而包括P型杂质扩散区或N型杂质扩散区。
参照图4，可形成填充沟槽TI的装置分隔件107。
首先，可执行以绝缘材料填充沟槽TI并接着将被填充的沟槽TI平坦化的工艺。在所述工艺期间，至少部分的垫氧化物图案122及掩模图案124可被移除。在本公开的示例性实施例中，可在沟槽TI内形成厚度相对减小的衬层，且接着可以绝缘材料来填充沟槽TI。
随后，可执行通过对填充沟槽TI的绝缘材料进行回蚀来使有源鳍状物105从衬底101突出的工艺。可使用垫氧化物图案122的至少一部分作为蚀刻掩模而以例如湿刻蚀工艺来执行此工艺。因此，有源鳍状物105可向上突出预定高度，且所述预定高度可有所变化。在湿刻蚀工艺期间，垫氧化物图案122也可被移除。装置分隔件107可包含例如氧化硅层、氮化硅层、氮氧化硅层或其组合。
参照图5，可形成在Y方向上延伸同时与在X方向上延伸的有源鳍状物105交叉的虚设栅极绝缘层132、虚设栅极电极135及绝缘间隔壁150。
通过使用掩模图案层136作为蚀刻掩模来执行蚀刻工艺，虚设栅极绝缘层132及虚设栅极电极135可形成所需虚设栅极(dummy gate，DG)结构。虚设栅极绝缘层132及虚设栅极电极135可形成在将形成栅极绝缘层142以及第一栅极电极145a及第二栅极电极145b(参照图2A)的区域中，且可在后续工艺期间被移除。虚设栅极绝缘层132可包含例如氧化硅，且虚设栅极电极135可包含例如多晶硅。
可通过在虚设栅极绝缘层132、虚设栅极电极135及掩模图案层136的某些部分上形成具有均匀厚度的共形层且接着对所形成的层进行各向异性刻蚀来形成绝缘间隔壁150。绝缘间隔壁150也可具有其中堆叠有多个层的结构。
参照图6，可在有源鳍状物105的在虚设栅极(DG)结构的两侧被暴露出的部分上形成包括晶体半导体区110A的源极/漏极区110。
可通过选择性外延生长(selective epitaxial growth，SEG)工艺来形成晶体半导体区110A。在所述选择性外延生长工艺中，在有源鳍状物105上形成的晶体半导体区110A可相互连接，以形成连接部ME。在有源鳍状物105的相应部分上生长的晶体半导体区110A可包含具有相同浓度或不同浓度的锗(Ge)。在选择性外延生长工艺中，晶体半导体区110A可沿结晶学上稳定的表面生长，以具有五边形形状或六边形形状，如图6中所示。源极/漏极区110的沿其Y-Z平面所剖切的横截面的形状并非限于此，而是可例如具有多边形形状(例如四边形形状)、圆形形状或椭圆形形状。
源极/漏极区110可具有上表面设置在比有源鳍状物105的上表面的水平高度还高的水平高度上，以形成凸起源极/漏极(RSD)结构。源极/漏极区110可包含掺杂有杂质的半导体层。在本公开的示例性实施例中，源极/漏极区110可包含例如掺杂有杂质的硅(Si)、SiGe或SiC。
参照图7，可在源极/漏极区110上形成栅极间绝缘层162。
在本公开的示例性实施例中，在形成栅极间绝缘层162的工艺中，可将绝缘层形成为具有足以覆盖源极/漏极区110、虚设栅极(DG)结构及绝缘间隔壁150的厚度。此后，可将其中形成有所述绝缘层的产物平坦化，以使虚设栅极(DG)结构能够暴露出。在此平坦化工艺中，掩模图案层136可被移除，且虚设栅极电极135的上表面可暴露出。栅极间绝缘层162可包含例如氧化物、氮化物及氮氧化物中的至少一者。
参照图8，可通过移除虚设栅极绝缘层132及虚设栅极电极135来提供栅极结构形成区E(也被称为“开口部E”)。
可从设置在虚设栅极绝缘层132及虚设栅极电极135下方的装置分隔件107及有源鳍状物105选择性地移除虚设栅极绝缘层132及虚设栅极电极135，且因此可形成开口部E，从而暴露出装置分隔件107及有源鳍状物105的某些部分。可使用干蚀刻工艺及湿刻蚀工艺中的至少一者来执行移除虚设栅极绝缘层132及虚设栅极电极135的工艺。
参照图9，可通过在开口部E内形成栅极绝缘层142以及第一栅极电极145a及第二栅极电极145b来形成栅极结构140。
栅极绝缘层142可沿开口部E的侧壁及下表面大体共形地形成。栅极绝缘层142可包含例如氧化物、氮化物或上述高介电常数介电层。第一栅极电极145a及第二栅极电极145b可包含上述金属或半导体材料。
图10A至图10C说明后续工艺。图10B及图10C说明分别沿图10A所示线A-A’及B-B’所截取的横截面。在此工艺中，可首先形成第一层间绝缘层164，且接着可形成第一接触孔H1以连接源极/漏极区110。
第一接触孔H1中的每一者可界定其中将形成第一接触插塞180A(参照图2A)的区，且可通过在蚀刻工艺期间使用单独的蚀刻掩模层(例如光刻胶图案)移除栅极间绝缘层162及第一层间绝缘层164的某些部分来形成。在此种形成第一接触孔H1的工艺中，源极/漏极区110的上部部分中的某些部分可连同栅极间绝缘层162及第一层间绝缘层164一起被移除，以形成具有预定深度D的凹槽110R(参照图10B及图10C)。在此示例性实施例中，如图10C中所示，凹槽110R的下表面被说明为大体平坦的，但可类似于源极/漏极区110的上表面而为弯曲的。可通过针对不同区将源极/漏极区110中所包含的至少一种元素(例如锗(Ge))设定成不同浓度(蚀刻速率之间的差异)来获得此种弯曲轮廓。
图11A至图11C以与图10A至图10C类似的方式来说明后续工艺。图11B及图11C说明分别沿图11A所示线A-A’及B-B’所截取的横截面。
参照图11A至图11C，可通过以导电性材料186填充第一接触孔H1来形成第一接触插塞180A。
在填充上导电性材料186之前，可执行形成金属硅化物层182及导电阻挡层184的工艺。在金属层被沉积在源极/漏极区110的表面上之后，可通过在此工艺或此工艺之后的工艺中使所述金属层与源极/漏极区110的材料反应来形成金属硅化物层182。在填充上导电性材料186之前，可在金属硅化物层182的上表面以及第一接触孔H1的内侧壁上沉积导电阻挡层184。在此示例性实施例中，在形成第一接触插塞180A之前，可使用绝缘材料(例如，氧化硅或氮化硅)在第一接触孔H1的内侧壁上形成间隔壁172。
图12A、图13A、图14A及图15A是说明后续工艺的透视图，且图12B、图13B、图14B及图15B是沿图12A、图13A、图14A及图15A所示线A-A’所截取的截面视图。
参照图12A及图12B，可在其中形成有第一接触插塞180A的第一层间绝缘层164上形成第二层间绝缘层166，且可在第一层间绝缘层164及第二层间绝缘层166中形成连接到栅极电极145的第二接触孔H2。
第二层间绝缘层166可包含绝缘材料，且可包含例如氧化物层、氮化物层及氮氧化物层中的至少一者。在形成第二层间绝缘层166之前，可在第一层间绝缘层164上形成蚀刻终止层174。蚀刻终止层174可用以防止形成金属线等的金属(例如铜(Cu))扩散至蚀刻终止层174下的其中设置鳍型有源区FA的下部部分。然而，蚀刻终止层174的功能并非限于此，且蚀刻终止层174可包含氮化铝(AlN)。
在此工艺中形成的第二接触孔H2可界定其中将形成第二接触插塞180B(参照图2A)的区，且类似于第一接触孔H1，第二接触孔H2可通过在蚀刻工艺期间使用单独的蚀刻掩模层(例如光刻胶图案)移除第一层间绝缘层164及第二层间绝缘层166的某些部分而形成。如上所述，第二接触孔H2可被形成为使得其上表面位于处于与第一接触孔H1的上表面的水平高度L1不同的水平高度L2的平面中，且因此，第一接触孔H1与第二接触孔H2之间的距离可小于被形成为使得其上表面位于处于相同水平高度的同一平面中的第一接触孔H1与第二接触孔H2之间的距离。
在此示例性实施例中，第一接触插塞180A的第一接触孔H1可具有在Y方向上延伸的棒形状，而第二接触插塞180B(参照图13A)的第二接触孔H2可具有简单的孔形状。此种设计可与图1中所示的布局相关联。在本公开的示例性实施例中，第一接触插塞180A的形状及第二接触插塞180B的形状可被修改成具有除上述形状以外的形状。在此工艺中，可在第二接触孔H2的内侧壁上由绝缘材料(例如氧化硅或氮化硅)形成间隔壁172。
参照图13A及图13B，可通过以导电性材料186填充第二接触孔H2来形成第二接触插塞180B。
类似于形成第一接触插塞180A的工艺，在填充上导电性材料186之前，可执行形成导电阻挡层184的工艺。第二接触插塞180B可直接接触作为电极本体的栅极电极145，且因此，如此示例性实施例中所说明，可不需要用于降低接触电阻的金属硅化物层。
随后，可在第二层间绝缘层166上形成分别连接到第一接触插塞180A及第二接触插塞180B的第一金属线190A及第二金属线190B。可使用镶嵌工艺来执行此形成第一金属线190A及第二金属线190B的工艺。
首先，如图14A及图14B中所示，可在第二层间绝缘层166上形成低介电常数介电层168，低介电常数介电层168具有开放的第一区O1及第二区O2。第一区O1及第二区O2可分别界定用于第一金属线190A及第二金属线190B的区。在此示例性实施例中，可将低介电常数介电层168说明为被实现成线性形状(linear shape)，但如果需要，则第一区O1的形状及第二区O2的形状可有所变化。低介电常数介电层168可包含例如氧化硅层、氮氧化硅层、碳氧化硅(SiOC)层、氢化碳氧化硅(SiCOH)层或其组合。
可在第二层间绝缘层166的由第一区O1暴露出的部分中形成连接到第一接触插塞180A的孔HA。第一层间绝缘层164的上表面区可由孔HA暴露出，且第一接触插塞180A的上表面可与第一层间绝缘层164的被暴露出的上表面区一起暴露出。不同于第一接触插塞180A被设置的方式，第二接触插塞180B可被设置成高达第二层间绝缘层166的上表面，且因此，第二接触插塞180B的上表面可与第二层间绝缘层166的由第二区O2暴露出的一部分一起暴露出。
随后，如图15A及图15B中所示，可形成第一金属线190A及第二金属线190B，并将其分别连接到第一接触插塞180A及第二接触插塞180B。
可通过以下操作来执行此形成第一金属线190A及第二金属线190B的工艺：形成金属层以填充孔HA以及第一区O1及第二区O2，且接着将所述金属层平坦化以暴露出低介电常数介电层168的上表面。此类金属层可包含例如铜(Cu)或含铜的合金。
第一金属线190A及第二金属线190B可在第二层间绝缘层166上形成。第一金属线190A可通过金属通孔V连接到第一接触插塞180A，而第二金属线190B可直接连接到第二接触插塞180B。如上所述，第二接触插塞180B可被设置成高达与第二金属线190B设置在上且从其开始的水平高度相同的水平高度L2，且因此可在无通孔结构的情况下直接连接到第二金属线190B。金属通孔V可与第一金属线190A集成在一起以成为第一金属线190A的一部分，且可由与第一金属线190A相同的金属或合金形成。
图16是根据本公开示例性实施例的半导体装置的截面视图。
参照图16，根据本公开示例性实施例的半导体装置100’可包括第一接触插塞180A’及第二接触插塞180B’，第一接触插塞180A’及第二接触插塞180B’被设置成高达与以上示例性实施例中所说明的第一接触插塞180A的水平高度L1及第二接触插塞180B的水平高度L2相反的水平高度。即，第一接触插塞180A’的上表面处于水平高度L2，且第二接触插塞180B’的上表面处于水平高度L1。
在上述半导体装置100’中，第一接触插塞180A’可穿过栅极间绝缘层162、第一层间绝缘层164及第二层间绝缘层166而形成，且第二接触插塞180B’可穿过第一层间绝缘层164而形成。因此，第一接触插塞180A’的上表面可设置在比第二接触插塞180B’的上表面的水平高度L1高的水平高度L2上。
在此示例性实施例中，第一金属线190A’及第二金属线190B’可形成在第二层间绝缘层166上。第一金属线190A’可直接连接到第一接触插塞180A’，而第二金属线190B’可通过金属通孔V连接到第二接触插塞180B’。金属通孔V可与第二金属线190B’集成在一起，且可为第二金属线190B’的一部分。在此示例性实施例中，第一接触插塞180A’及第一金属线190A’可在其之间未设置有金属通孔V的情况下相互直接连接，从而降低由金属通孔引起接触缺陷的可能性。通孔开路即为由金属通孔引起的接触缺陷中的一种接触缺陷。
图17是根据本公开示例性实施例的半导体装置的布局。图18是沿图17所示线X-X’及Y-Y’所截取的截面视图。
参照图17及图18，根据本公开示例性实施例的半导体装置200可包括在有源区ACT中具有栅极结构240的半导体衬底201。在本公开的示例性实施例中，有源区ACT可包括鳍型有源区FA。
在此示例性实施例中所采用的半导体衬底201可为单晶硅衬底。举例来说，半导体衬底201可为具有(100)平面的硅衬底。在本公开的示例性实施例中，半导体衬底201可为例如绝缘体上硅(SOI)衬底、Ge衬底或SiGe衬底。
有源区ACT可包含例如硅(Si)或SiGe。有源区ACT可由装置分隔件205界定。半导体衬底201可包括掺杂有杂质的阱区，以形成金属氧化物半导体(MOS)晶体管。在本公开的示例性实施例中，半导体衬底201可包括n型阱，以形成p沟道金属氧化物半导体(PMOS)晶体管。
栅极结构240可包括依序设置在有源区ACT中的栅极绝缘层242及栅极电极245。栅极绝缘层242可包含氧化硅层、氮化硅层、氮氧化硅层及高介电常数介电层中的至少一者。所述高介电常数介电层可包含介电常数比氧化硅层的介电常数大的上述绝缘材料。
栅极电极245可设置在栅极绝缘层242上，且可横越有源区ACT。栅极电极245可例如由掺杂有杂质的多晶硅层形成。在本公开的示例性实施例中，栅极电极245可包含具有相对低电阻率及高功函数的导电性材料。举例来说，栅极电极245可包含金属(例如钨(W)及钼(Mo))及导电性金属化合物(例如氮化钛、氮化钽、氮化钨及氮化钛铝)中的至少一者。
间隔壁250可设置在栅极结构240的两个侧壁上。间隔壁250可例如为氧化硅层或氮化硅层。在有源区ACT的设置在栅极结构240的两侧处的部分上可形成有杂质区243。如此示例性实施例中所说明，在p沟道金属氧化物半导体晶体管的情况中，杂质区243可掺杂有p型杂质，例如硼(B)。
可通过以下操作来获得源极/漏极区210：通过对有源区ACT的设置在栅极结构240的两侧处的部分进行选择性刻蚀来形成凹槽，且接着使用选择性外延生长工艺在所述凹槽内形成SiGe外延层。如此示例性实施例中所说明，在p沟道金属氧化物半导体晶体管的情况中，为对沟道区施加压缩应力，可形成晶格常数比半导体衬底201中所包含的硅的晶格常数大的SiGe外延层。
源极/漏极区210可例如由硅锗(Si1-xGex，0<x<1)形成。Ge晶体的晶格常数可大于Si晶体的晶格常数，且因此，当在硅晶体晶格内Si原子被Ge原子替换时，Si1-xGex(0<x<1)的晶格常数可大于Si晶体的晶格常数。当在凹槽中生长出SiGe外延层时，可在p沟道金属氧化物半导体晶体管的沟道区中产生压缩应力。随着Ge的浓度增大，SiGe外延层的晶格常数可变大，因此，施加至沟道区的压缩应力可增大。
金属硅化物层282可设置在源极/漏极区210上。形成金属硅化物层282的工艺可包括首先在源极/漏极区210的表面上沉积金属层，接着所述金属层可与SiGe外延层反应以形成含有锗(Ge)的金属硅化物层。
第一层间绝缘层264及第二层间绝缘层266可依序设置在半导体衬底201上。第一层间绝缘层264及第二层间绝缘层266可由上述材料并通过化学气相沉积(CVD)工艺、旋转涂覆工艺等来形成。如果需要，则可形成第一层间绝缘层264，且接着可执行将第一层间绝缘层264平坦化的工艺。如此示例性实施例中所说明，在形成第一层间绝缘层264之前，可沿设置在半导体衬底201上的栅极结构240的表面共形地形成第一蚀刻终止层273，且可在第一层间绝缘层264与第二层间绝缘层266之间设置第二蚀刻终止层274。第一蚀刻终止层273及第二蚀刻终止层274可包含例如氮化硅、氮氧化硅或氮化铝。
可穿过第一层间绝缘层264形成连接到源极/漏极区210的第一接触插塞280A，以使金属硅化物层282能够连接到源极/漏极区210。第一接触插塞280A中的每一者可包括导电性材料286及环绕导电性材料286的导电阻挡层284。第二接触插塞280B可包含与第一接触插塞280A的元素类似的元素，且可穿过第一层间绝缘层264及第二层间绝缘层266连接到栅极电极245。
第一接触插塞280A的上表面可设置在比第二接触插塞280B的上表面的水平高度低的水平高度上。第一接触插塞280A及第二接触插塞280B可被形成为高达具有不同水平高度的平面，且因此，第一接触插塞280A与第二接触插塞280B之间的距离可得以减小。即，第一接触插塞280A与处于第一接触插塞280A的上表面的水平高度的第二接触插塞280B之间的距离可得以减小。
在第二层间绝缘层266上可设置有第一金属线290A及第二金属线290B。第二层间绝缘层266可包括围绕第一金属线290A及第二金属线290B形成且在镶嵌工艺中使用的低介电常数介电层268。第一金属线290A及第二金属线290B可包含例如铜(Cu)或含铜的合金。
如图18中所示，第一金属线290A可具有设置在第二层间绝缘层266内的金属通孔V，且可通过金属通孔V连接到第一接触插塞280A。相反地，第二金属线290B可在无金属通孔的情况下直接连接到第二接触插塞280B。因此，本公开可在维持现有技术的布局设计的同时减少金属通孔的数目。因此，因金属通孔而造成接触缺陷的可能性可得以降低。
图19是根据本公开示例性实施例包括半导体装置的静态随机存取存储器(SRAM)单元的电路图。
参照图19，静态随机存取存储器装置中的单个单元可包括第一驱动晶体管(drivetransistor)TN1、第二驱动晶体管TN2、第一负载晶体管(load transistor)TP1、第二负载晶体管TP2、第一存取晶体管(access transistor)TN3及第二存取晶体管TN4。此处，第一驱动晶体管TN1的源极及第二驱动晶体管TN2的源极可连接到接地电源电压VSS线，且第一负载晶体管TP1的源极及第二负载晶体管TP2的源极可连接到电源电压VDD线。
由N沟道金属氧化物半导体晶体管形成的第一驱动晶体管TN1与由P沟道金属氧化物半导体晶体管形成的第一负载晶体管TP1可形成第一反相器(inverter)，且由N沟道金属氧化物半导体晶体管形成的第二驱动晶体管TN2与由P沟道金属氧化物半导体场效晶体管形成的第二负载晶体管TP2可形成第二反相器。第一驱动晶体管TN1与第二驱动晶体管TN2、第一负载晶体管TP1与第二负载晶体管TP2以及第一存取晶体管TN3与第二存取晶体管TN4中的至少一者可包括根据上文参照图1至图2C及图16至图18所述的本公开示例性实施例中的至少一者的半导体装置。
第一反相器与第二反相器的输出端子可分别连接到第一存取晶体管TN3与第二存取晶体管TN4的源极。另外，第一反相器与第二反相器的输入端子及输出端子可相互交叉(intersect each other)，以构造出单个锁存电路(latch circuit)。第一存取晶体管TN3与第二存取晶体管TN4的漏极可分别连接到第一位线BLN及第二位线/BLN。
图20是根据本公开示例性实施例包括半导体装置的存储装置的框图。
参照图20，根据本公开的示例性实施例，存储装置1000可包括与主机进行通信的控制器1010以及用于存储数据的存储器1020-1、1020-2及1020-3。相应的存储器1020-1、1020-2及1020-3可各自包括根据上文参照图1至图2C及图16至图18所述的本公开示例性实施例中的至少一者的半导体装置。
与控制器1010进行通信的主机可为各种类型的电子装置，存储装置1000可被嵌入在所述电子装置中的每一者中。所述主机可例如为智能电话、数字照相机、桌面个人计算机(personal computer，PC)、膝上个人计算机或媒体播放器。控制器1010可接收由主机传送的数据写入请求或数据读取请求，且可产生要向存储器1020-1、1020-2及1020-3写入数据或要从存储器1020-1、1020-2及1020-3读取数据的命令CMD。
如图20中所示，一个或多个存储器1020-1、1020-2及1020-3可在存储装置1000内并联连接到控制器1010。通过将存储器1020-1、1020-2及1020-3并联连接到控制器1010，可实现具有大容量的存储装置1000，例如固态驱动器(solid state drive，SSD)。
如上所述，根据本公开的示例性实施例，相邻接触插塞的上表面可设置在不同的水平高度上，从而将相邻接触插塞之间的间隔(例如图2A中所示的距离d)减小至例如约10nm或小于10nm。部分接触插塞可在不使用通孔结构的情况下直接连接到金属线，从而减轻由通孔引起的接触缺陷。所述间隔是相邻插塞之间的最短距离，且可位于所述相邻插塞中的一个插塞的上表面被设置在上面的水平高度。
尽管上文已显示并阐述了本公开的示例性实施例，然而，所属领域的技术人员应明白，在不背离由随附权利要求书所界定的本公开精神及范围的条件下，可作出修改及变化。

Claims (24)

1.一种半导体装置，其特征在于，包括：
衬底，具有有源区；
栅极结构，设置在所述有源区上；
源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；
第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；
第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；
第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；
第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及
第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。
2.根据权利要求1所述的半导体装置，其特征在于，还包括蚀刻终止层，所述蚀刻终止层设置在所述第一层间绝缘层与所述第二层间绝缘层之间。
3.根据权利要求2所述的半导体装置，其特征在于，所述蚀刻终止层包含氮化铝。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞包含连接到所述源极/漏极区的金属硅化物层。
5.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞及所述第二接触插塞各自包含钨、钴、其合金或其组合。
6.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞及所述第二接触插塞中的每一者包括设置在其侧表面及下表面上的导电阻挡层。
7.根据权利要求6所述的半导体装置，其特征在于，所述导电阻挡层包含以下中的至少一者：氮化钛、氮化钽、氮化铝、氮化钨及其组合。
8.根据权利要求1所述的半导体装置，其特征在于，还包括间隔壁，所述间隔壁沿所述第一接触插塞及所述第二接触插塞中的每一者的侧表面设置。
9.根据权利要求8所述的半导体装置，其特征在于，所述间隔壁包含氮化硅或氧化硅。
10.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞与所述第二接触插塞之间的间隔为10nm或小于10nm。
11.根据权利要求1所述的半导体装置，其特征在于，所述第一金属线及所述第二金属线各自包含铜或含铜的合金。
12.根据权利要求1所述的半导体装置，其特征在于，所述第一金属线及所述金属通孔相互集成在一起。
13.根据权利要求1所述的半导体装置，其特征在于，所述有源区具有从所述衬底向上突出并在第一方向上延伸的鳍型有源区，且所述栅极结构设置成在与处于所述第一方向上的所述鳍型有源区交叉的第二方向上延伸，并且所述源极/漏极区在所述栅极结构的一侧形成在所述鳍型有源区中。
14.根据权利要求13所述的半导体装置，其特征在于，所述鳍型有源区提供为多个鳍型有源区，且所述源极/漏极区与相邻的一个或多个源极/漏极区合并。
15.根据权利要求14所述的半导体装置，其特征在于，所述第二接触插塞在所述合并的源极/漏极区之上形成为具有棒形状。
16.一种半导体装置，其特征在于，包括：
衬底；
栅极结构，设置在所述衬底上；
源极/漏极区，设置在所述栅极结构的一侧；
第一接触插塞，连接到所述源极/漏极区，且相对于所述衬底的上表面在大体垂直方向上形成；
第二接触插塞，连接到所述栅极结构，且相对于所述衬底的所述上表面在所述大体垂直方向上形成；以及
第一金属线及第二金属线，分别连接到所述第一接触插塞及所述第二接触插塞，且设置在第一水平高度上，
其中所述第一接触插塞及所述第二接触插塞中的一者的上表面设置在所述第一水平高度上且直接连接到所述第一金属线及所述第二金属线中的一者，且所述第一接触插塞及所述第二接触插塞中的另一者的上表面设置在比所述第一水平高度低的第二水平高度上，并且通过金属通孔连接到所述第一金属线及所述第二金属线中的另一者。
17.根据权利要求16所述的半导体装置，其特征在于，所述第一接触插塞的所述上表面设置在所述第一水平高度上且直接连接到所述第一金属线，且所述第二接触插塞的所述上表面设置在所述第二水平高度上并通过所述金属通孔连接到所述第二金属线。
18.根据权利要求16所述的半导体装置，其特征在于，所述第二接触插塞的所述上表面设置在所述第一水平高度上且直接连接到所述第二金属线，并且所述第一接触插塞的所述上表面设置在所述第二水平高度上且通过所述金属通孔连接到所述第一金属线。
19.根据权利要求16所述的半导体装置，其特征在于，还包括：
层间绝缘层，设置在所述衬底上以覆盖所述栅极结构及所述源极/漏极区，且具有设置在所述第一水平高度上的上表面；以及
蚀刻终止层，在所述层间绝缘层内设置在所述第二水平高度上。
20.根据权利要求16所述的半导体装置，其特征在于，所述第一接触插塞及所述第二接触插塞各自包含钨、钴、其合金或其组合，且所述第一金属线、所述第二金属线及所述金属通孔各自包含铜或含铜的合金。
21.根据权利要求20所述的半导体装置，其特征在于，所述第一接触插塞及所述第二接触插塞中的每一者包括设置在其侧表面及下表面上的导电阻挡层，且所述导电阻挡层包含以下中的至少一者：氮化钛、氮化钽、氮化铝、氮化钨及其组合。
22.一种制造半导体装置的方法，其特征在于，所述方法包括：
制备衬底，所述衬底具有栅极结构及在所述栅极结构的一侧形成的源极/漏极区；
在所述衬底上的所述栅极结构及所述源极/漏极区之上形成第一层间绝缘层；
形成穿过所述第一层间绝缘层连接到所述源极/漏极区的第一接触插塞；
在所述第一层间绝缘层及所述第一接触插塞上形成第二层间绝缘层；
形成穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构的第二接触插塞；以及
在所述第二层间绝缘层上形成第一金属线及第二金属线，所述第一金属线通过在所述第二层间绝缘层中形成的金属通孔连接到所述第一接触插塞，所述第二金属线连接到所述第二接触插塞。
23.一种半导体装置，其特征在于，包括：
衬底；
栅极结构及源极/漏极区，设置在所述衬底上；
第一层间绝缘层，设置在所述栅极结构及所述源极/漏极区之上；
第一接触插塞，设置在所述第一层间绝缘层中以连接所述源极/漏极区，所述第一接触插塞的顶表面及所述第一层间绝缘层的顶表面处于第一水平高度；
第二层间绝缘层，设置在所述第一层间绝缘层上；
第二接触插塞，设置在所述第一层间绝缘层及所述第二层间绝缘层中以连接所述栅极结构，所述第二接触插塞的顶表面及所述第二层间绝缘层的顶表面处于比所述第一水平高度高的第二水平高度；
第一金属线，设置在所述第二层间绝缘层上，所述第一金属线包括金属通孔，所述金属通孔设置在所述第二层间绝缘层中以连接所述第一接触插塞，所述金属通孔的顶表面处于所述第二水平高度；以及
第二金属线，设置在所述第二层间绝缘层上，以在所述第二水平高度处直接连接所述第二接触插塞。
24.根据权利要求23所述的半导体装置，其特征在于，在所述第一水平高度处所述第一接触插塞与所述第二接触插塞之间的距离为10nm或小于10nm。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416210A (zh) * 2018-04-26 2019-11-05 三星电子株式会社 半导体装置
CN110534433A (zh) * 2018-05-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110767654A (zh) * 2018-07-26 2020-02-07 三星电子株式会社 集成电路装置
CN111223834A (zh) * 2018-11-23 2020-06-02 三星电子株式会社 集成电路装置
CN111261705A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN112640128A (zh) * 2018-10-10 2021-04-09 华为技术有限公司 一种具有低栅极电阻的场效应晶体管的结构及制造方法
CN113140622A (zh) * 2020-06-24 2021-07-20 成都芯源系统有限公司 一种在功率器件中排布金属层的方法
WO2024026936A1 (zh) * 2022-08-01 2024-02-08 长鑫存储技术有限公司 存储器结构、半导体结构及其制备方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102593707B1 (ko) 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
US10526953B2 (en) 2017-03-30 2020-01-07 Quest Engines, LLC Internal combustion engine
US10989138B2 (en) 2017-03-30 2021-04-27 Quest Engines, LLC Internal combustion engine
US10753308B2 (en) 2017-03-30 2020-08-25 Quest Engines, LLC Internal combustion engine
US10598285B2 (en) 2017-03-30 2020-03-24 Quest Engines, LLC Piston sealing system
US11041456B2 (en) 2017-03-30 2021-06-22 Quest Engines, LLC Internal combustion engine
US10590813B2 (en) 2017-03-30 2020-03-17 Quest Engines, LLC Internal combustion engine
US10465629B2 (en) 2017-03-30 2019-11-05 Quest Engines, LLC Internal combustion engine having piston with deflector channels and complementary cylinder head
US10590834B2 (en) 2017-03-30 2020-03-17 Quest Engines, LLC Internal combustion engine
JP6894981B2 (ja) 2017-04-28 2021-06-30 クエスト エンジンズ，エルエルシー 可変容積室デバイス
WO2018204684A1 (en) 2017-05-04 2018-11-08 Quest Engines, LLC Variable volume chamber for interaction with a fluid
US10381480B2 (en) * 2017-09-27 2019-08-13 International Business Machines Corporation Reliable gate contacts over active areas
US11060636B2 (en) 2017-09-29 2021-07-13 Quest Engines, LLC Engines and pumps with motionless one-way valve
US10763116B2 (en) * 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure
US10950728B2 (en) * 2017-11-16 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with isolation layer and method for forming the same
WO2019132889A1 (en) 2017-12-27 2019-07-04 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
WO2019132897A1 (en) 2017-12-27 2019-07-04 Intel Corporation Multiple layer metal-insulator-metal (mim) structure
WO2019132885A1 (en) 2017-12-27 2019-07-04 Intel Corporation Metal-insulator-metal (mim) structure supporting high voltage applications and low voltage applications
DE112017008330T5 (de) 2017-12-27 2020-09-03 Intel Corporation Integrierte schaltungen (ics) mit elektromigrations (em) -resistenten segmenten in einer verbindungsebene
WO2019147963A1 (en) 2018-01-26 2019-08-01 Quest Engines, LLC Method and apparatus for producing stratified streams
WO2019147797A2 (en) 2018-01-26 2019-08-01 Quest Engines, LLC Audio source waveguide
KR20190110845A (ko) * 2018-03-21 2019-10-01 삼성전자주식회사 반도체 소자
CN110739265B (zh) * 2018-07-18 2022-07-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
TWI772588B (zh) * 2019-01-03 2022-08-01 聯華電子股份有限公司 半導體元件及其製作方法
US11494542B2 (en) * 2019-01-29 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method of generating layout diagram and system for same
US11621325B2 (en) * 2019-03-28 2023-04-04 Intel Corporation Source or drain structures with low resistivity
KR20210011214A (ko) 2019-07-22 2021-02-01 삼성전자주식회사 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자
KR20210024367A (ko) 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
CN114497034A (zh) * 2020-10-26 2022-05-13 联华电子股份有限公司 半导体元件
KR20220132139A (ko) * 2021-03-23 2022-09-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20220376111A1 (en) * 2021-05-20 2022-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030027395A1 (en) * 2001-08-03 2003-02-06 Byung-Jun Park Method of fabricating a DRAM semiconductor device
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元
US20100224936A1 (en) * 2009-03-03 2010-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
CN103178045A (zh) * 2011-12-26 2013-06-26 三星电子株式会社 半导体器件及其制造方法
US20140017862A1 (en) * 2010-12-07 2014-01-16 Globalfoundries Inc. Metal semiconductor alloy contact with low resistance
CN105097470A (zh) * 2014-05-16 2015-11-25 台湾积体电路制造股份有限公司 用于半导体器件的结构和方法
CN105870167A (zh) * 2015-02-10 2016-08-17 三星电子株式会社 集成电路器件

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
JP3175705B2 (ja) 1998-09-18 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置の製造方法
KR100350056B1 (ko) 2000-03-09 2002-08-24 삼성전자 주식회사 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법
JP2003203973A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
KR100536590B1 (ko) * 2002-09-11 2005-12-14 삼성전자주식회사 강유전체 커패시터 및 그 제조 방법
JP3948472B2 (ja) * 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
US7648871B2 (en) * 2005-10-21 2010-01-19 International Business Machines Corporation Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same
KR100772687B1 (ko) * 2006-04-28 2007-11-02 주식회사 하이닉스반도체 반도체 소자 제조방법
KR20080036700A (ko) 2006-10-24 2008-04-29 삼성전자주식회사 상이한 높이의 콘택들을 갖는 반도체 장치의 제조 방법
KR20090077275A (ko) 2008-01-10 2009-07-15 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
US8159038B2 (en) * 2008-02-29 2012-04-17 Infineon Technologies Ag Self aligned silicided contacts
US7888220B2 (en) * 2008-06-26 2011-02-15 Intel Corporation Self-aligned insulating etchstop layer on a metal contact
KR101002526B1 (ko) 2008-08-21 2010-12-17 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
US20100308380A1 (en) 2009-06-05 2010-12-09 International Business Machines Corporation Dual damascene processing for gate conductor and active area to first metal level interconnect structures
JP2011222769A (ja) * 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置
US8633520B2 (en) * 2010-10-21 2014-01-21 Samsung Electronics Co., Ltd. Semiconductor device
US8765600B2 (en) 2010-10-28 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same
JP2013065672A (ja) * 2011-09-16 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
US8975133B2 (en) 2012-08-07 2015-03-10 Globalfoundries Inc. Capacitors positioned at the device level in an integrated circuit product and methods of making such capacitors
US9006100B2 (en) 2012-08-07 2015-04-14 Globalfoundries Inc. Middle-of-the-line constructs using diffusion contact structures
US8921226B2 (en) * 2013-01-14 2014-12-30 United Microelectronics Corp. Method of forming semiconductor structure having contact plug
US8912041B2 (en) * 2013-03-08 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming recess-free interconnect structure
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
US20150171206A1 (en) * 2013-12-18 2015-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxially Growing III-V Contact Plugs for MOSFETs
US9455178B2 (en) * 2014-03-14 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US10263108B2 (en) * 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
US9659856B2 (en) * 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US9324656B1 (en) * 2015-03-09 2016-04-26 Globalfoundries Inc. Methods of forming contacts on semiconductor devices and the resulting devices
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
KR102462134B1 (ko) * 2015-05-19 2022-11-02 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법
US9905671B2 (en) * 2015-08-19 2018-02-27 International Business Machines Corporation Forming a gate contact in the active area
US10153351B2 (en) * 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9852947B1 (en) * 2016-09-21 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming sidewall spacers using isotropic etch
KR102593707B1 (ko) 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030027395A1 (en) * 2001-08-03 2003-02-06 Byung-Jun Park Method of fabricating a DRAM semiconductor device
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元
US20100224936A1 (en) * 2009-03-03 2010-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20140017862A1 (en) * 2010-12-07 2014-01-16 Globalfoundries Inc. Metal semiconductor alloy contact with low resistance
CN103178045A (zh) * 2011-12-26 2013-06-26 三星电子株式会社 半导体器件及其制造方法
CN105097470A (zh) * 2014-05-16 2015-11-25 台湾积体电路制造股份有限公司 用于半导体器件的结构和方法
CN105870167A (zh) * 2015-02-10 2016-08-17 三星电子株式会社 集成电路器件

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416210A (zh) * 2018-04-26 2019-11-05 三星电子株式会社 半导体装置
CN110534433A (zh) * 2018-05-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110534433B (zh) * 2018-05-25 2023-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110767654A (zh) * 2018-07-26 2020-02-07 三星电子株式会社 集成电路装置
CN110767654B (zh) * 2018-07-26 2023-10-13 三星电子株式会社 集成电路装置
CN112640128B (zh) * 2018-10-10 2022-10-04 华为技术有限公司 一种具有低栅极电阻的场效应晶体管的结构及制造方法
CN112640128A (zh) * 2018-10-10 2021-04-09 华为技术有限公司 一种具有低栅极电阻的场效应晶体管的结构及制造方法
CN111223834B (zh) * 2018-11-23 2023-09-19 三星电子株式会社 集成电路装置
CN111223834A (zh) * 2018-11-23 2020-06-02 三星电子株式会社 集成电路装置
US11955531B2 (en) 2018-11-23 2024-04-09 Samsung Electronics Co., Ltd. Method of forming an integrated circuit device having a contact capping layer
CN111261705B (zh) * 2018-11-30 2023-03-28 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN111261705A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN113140622A (zh) * 2020-06-24 2021-07-20 成都芯源系统有限公司 一种在功率器件中排布金属层的方法
CN113140622B (zh) * 2020-06-24 2024-01-12 成都芯源系统有限公司 一种在功率器件中排布金属层的方法
WO2024026936A1 (zh) * 2022-08-01 2024-02-08 长鑫存储技术有限公司 存储器结构、半导体结构及其制备方法

Also Published As

Publication number Publication date
TW201826525A (zh) 2018-07-16
US11804438B2 (en) 2023-10-31
US10396034B2 (en) 2019-08-27
KR102593707B1 (ko) 2023-10-25
US20220199534A1 (en) 2022-06-23
US20180096934A1 (en) 2018-04-05
CN107919357B (zh) 2022-09-27
US20190333856A1 (en) 2019-10-31
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