CN109390226A - 具有一气隙栅极侧壁间隔件的场效应晶体管及方法 - Google Patents

具有一气隙栅极侧壁间隔件的场效应晶体管及方法 Download PDF

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Abstract

本申请涉及具有一气隙栅极侧壁间隔件的场效应晶体管及方法，其揭露一种方法，其中，具有栅极帽以及牺牲栅极侧壁间隔件的栅极邻接晶体管的沟道区域而形成，以及具有柱塞帽的金属柱塞形成于源/漏区域上。该牺牲栅极侧壁间隔件被选择性蚀刻，生成暴露该栅极以及栅极帽的侧壁的空腔。可选的，该栅极帽的侧壁被回蚀刻以加宽该空腔的上部。沉积介电间隔层以于该空腔内形成气隙栅极侧壁间隔件。由于该柱塞帽、栅极帽以及介电间隔层使用的是不同的材料，随后形成的栅极接触开口将自对准该栅极。因此，栅极接触件可形成于有源区域的上方(或接近该有源区域)，而无栅极接触件至金属柱塞短路的风险。本申请也揭露根据该方法形成的一种结构。

Description

具有一气隙栅极侧壁间隔件的场效应晶体管及方法
技术领域
本发明涉及集成电路(IC)结构，尤指形成包括一个或多个具有一气隙栅极侧壁间隔件的场效应晶体管的IC结构的方法，可选的，一栅极接触件(CB)位于一有源区域(CBoA)的上方或接近该有源区域。
背景技术
最近，集成电路(IC)结构的形成方法已发展为能形成具有一气隙栅极侧壁间隔件的一场效应晶体管(FET)。通过将一气隙栅极侧壁间隔件引入该FET，相比于具有一传统栅极侧壁间隔件的一FET，寄生电容，特别是该FET的该栅极与该FET的源/漏区域上的相邻金属柱塞之间的电容被减小。
集成电路(IC)结构的形成方法已发展到能够形成一具有位于该有源区域(CBoA)上方的一栅极接触件的FET。通过在该有源区域的上方形成该栅极接触件，相对于在一绝缘区域的上方该有源区域的外侧，可以减少IC结构所需的面积(即，可以缩放尺寸)。更具体而言，中段工艺(MOL)接触件为连接场效应晶体管(FET)至后段工艺(BEOL)金属水平(metallevel)的接触件。这些MOL接触件包括至少一栅极接触件(CB)及源/漏接触件(CA)。该栅极接触件从一金属线垂直延伸通过该层间介电质(ILD)材料或通过该第一BEOL金属水平(下称M0水平)至该FET的该栅极。各源/漏(S/D)接触件从一金属线垂直延伸通过该ILD材料或通过该第一BEOL金属水平至一金属柱塞(TS)，该金属柱塞位于该FET的一源/漏区域的上方并紧邻该源/漏区域。从历史上看，各栅极接触件都是形成在该有源区域的外侧(即，其坐落于该有源区域外侧的该栅极)，以避免该栅极接触件与该S/D区域上的该金属柱塞的任一者之间发生短路。然而，新的技术已发展到可形成MOL接触件，其包括位于该有源区域(CBoA)上方的一栅极接触件，并同样可避免短路的发生，包括栅极接触件至金属柱塞短路以及S/D接触件至栅极短路。不幸的是，这些新的技术与上述用于形成包括具有气隙栅极侧壁间隔件的FET的IC结构的方法不兼容。
发明内容
综上所述，本文揭露了形成具有一个或多个晶体管的一集成电路(IC)结构的一方法的各种实施例，各晶体管具有一气隙栅极侧壁间隔件，以及，可选的，位于一有源区域(即，一CBoA)上方或与其接近的一栅极接触件。
一般而言，所揭露的方法实施例包括形成至少一晶体管。该晶体管可包括源/漏区域以及横向位于该源/漏区域之间的一个或多个沟道区域。该晶体管也可包括邻接该沟道区域的一栅极。一栅极帽可位于该栅极的顶表面上，且该栅极以及该栅极帽可具有基本上垂直对齐的侧壁。一牺牲栅极侧壁间隔件可横向邻接该栅极以及该栅极帽的该侧壁设置。该晶体管也可包括位于该源/漏区域上的金属柱塞，且该金属柱塞可具有柱塞帽。因此，该牺牲栅极侧壁间隔件为横向位于该金属柱塞以及该栅极之间，同样也位于该柱塞帽以及该栅极帽之间。随后，该牺牲栅极侧壁间隔件可被选择性的蚀刻以生成暴露该栅极以及该栅极帽的侧壁的一空腔。在形成该空腔之后，气隙栅极侧壁间隔件可形成于该空腔中。具体而言，可沉积一介电间隔层以使其在完全填充该空腔之前夹断。因此，由此产生的侧壁间隔件包括位于邻接该栅极(包括该栅极以及该金属柱塞之间)的该空腔的一第一部分(即，一下部)内的一第一段(即，一下段)以及位于邻接该栅极帽(包括该柱塞帽以及该栅极帽之间)的该空腔的一第二部分(即，一上部)内的一第二段(即，一上段)。该第一段可包括一气隙，以及，可选的，在夹断之前进入该空腔的该第一部分的任何该介电间隔材料。该第二段可包括该介电间隔层，其完全填充该空腔的该第二部分。
一典型的方法实施例包括在形成该气隙栅极侧壁间隔件之前缩小该栅极帽，以确保在所产生的气隙栅极侧壁间隔件中的该气隙是包含在邻接该栅极的该空腔的该第一部分(即，该下部)内。具体而言，该方法实施例包括形成至少一晶体管。该晶体管可包括源/漏区域以及横向位于该源/漏区域之间的一个或多个沟道区域。该晶体管也可包括邻接该沟道区域的一栅极。一栅极帽可位于该栅极的该顶表面上，且该栅极以及该栅极帽可具有基本垂直对齐的侧壁。一牺牲栅极侧壁间隔件可横向邻接该栅极以及该栅极帽的该侧壁设置。该晶体管也可包括位于该源/漏区域上的金属柱塞，且该金属柱塞可具有柱塞帽。因此，该牺牲栅极侧壁间隔件将横向位于该金属柱塞以及该栅极之间，同样也位于该柱塞帽以及该栅极帽之间。随后，该牺牲栅极侧壁间隔件可被选择性蚀刻以生成暴露该栅极以及该栅极帽的的侧壁的一空腔。接着，该栅极帽的暴露的侧壁可被选择性的回蚀刻(例如，使用一选择性各向同性蚀刻工艺)，以使邻接该栅极的该空腔的一第一部分(即，一下部)具有第一宽度，以及邻接该栅极帽的该空腔的一第二部分(即，一上部)具有宽于该第一宽度的一第二宽度。而后，一气隙栅极侧壁间隔件可形成于该空腔内。具体而言，可沉积一介电间隔层以使其在填充该空腔的相对较窄的第一部分(即，该下部)之前夹断。因此，由此产生的侧壁间隔件包括位于邻接该栅极(包括该栅极以及该金属柱塞之间)的该空腔的该第一部分内的一第一段(即，一下段)以及位于邻接该栅极帽(包括该柱塞帽以及该栅极帽之间)的该空腔的该第二部分内的一第二段(即，一上段)。该第一段将具有该第一宽度，并包括一气隙，以及，可选的，在夹断之前进入该空腔的该第一部分的任何的介电间隔材料。该第二段将具有该第二宽度以及将包括该介电间隔层，其将完全填充该空腔的该第二部分。
本文还公开了根据上述方法所形成的一集成电路(IC)结构的各种实施例。该IC结构可具有一个或多个晶体管，各该晶体管具有一气隙栅极侧壁间隔件，以及，可选择，位于一有源区域上方(即，一CBoA)或与其靠近的一栅极接触件。各该晶体管可包括源/漏区域以及横向位于该源/漏区域之间的一个或多个沟道区域。各该晶体管也可包括邻接该沟道区域的一栅极，位于该栅极的该顶表面上的一栅极帽以及延伸通过该栅极帽至该栅极的该顶表面的一栅极接触件。各该晶体管也可包括一气隙栅极侧壁间隔件。该气隙栅极侧壁间隔件可包括一第一段(即，一下端)以及一第二段(即，一上段)。该第一段可横向紧邻该栅极(包括该栅极以及该金属柱塞之间)设置。该第一段可具有一第一宽度并可包括一气隙，可选的，一些介电间隔材料。该第二段可位于该第一段的上方，并可进一步横向延伸至该栅极的该顶表面上以覆盖该栅极的该上角。因此，该第二段可具有宽于该第一宽度的一第二宽度。该第二段可横向紧邻该栅极帽设置，且可选的，该栅极接触件延伸通过该栅极帽至该栅极的该顶表面。该第二段可包括一介电间隔层，其在沉积期间夹断以将该气隙陷入下方的该第一段中。
附图说明
从下述关于附图的详细描述中可以更好地理解本发明，这些附图不一定是按比例绘制的，其中：
图1为显示形成一集成电路(IC)结构的一方法的实施例的一流程图；
图2A为显示根据图1的流程图所形成的一部分完成结构的一俯视图；
图2B为显示图2A的该部分完成结构的一实施例的一横截面图；
图2C为显示该部分完成结构的一替换实施例的一横截面图；
图3A为显示根据图1的该流程图所形成的一部分完成结构的一实施例的一横截面图；
图3B为显示该部分完成结构的一替换实施例的一横截面图；
图4为显示根据图1的该流程图所形成的一部分完成结构的一横截面；
图5A为显示根据图1的该流程图所形成的一部分完成结构的一俯视图；
图5B为显示根据图5A的该部分完成结构的一实施例的一横截面图；
图5C为显示该部分完成结构的一替换实施例的一横截面图；
图6为显示根据图1的该流程图所形成的一部分完成结构的一横截面图；
图7为显示根据图1的该流程图所形成的一部分完成结构的一横截面图；
图8为显示根据图1的该流程图所形成的一部分完成结构的一横截面图；
图9A及图9B为显示根据图1的该流程图所形成的一部分完成结构的一俯视图以及一横截面图；
图10A及图10B为显示根据图1的该流程图所形成的一部分完成结构的一俯视图以及一横截面图；
图11为显示根据图1的该流程图所形成的一部分完成结构的一横截面图；
图12为显示根据图1的该流程图所形成的一部分完成结构的一横截面图； 以及
图13为显示根据图1的该流程图所形成的一集成电路(IC)结构的一横截面图。
符号说明
200A,200B,200C 集成电路结构
201,202 FET
204 半导体衬底
205 绝缘层
210 半导体鳍片
211 沟道区域
213 源/漏区域
240 牺牲栅极侧壁间隔件
248 金属柱塞
249 柱塞帽
251，252 层
260 栅极
263 栅极帽
265 空腔
265a 第一部分
265b 第二部分
266a 第一宽度
266b 第二宽度
270 气隙栅极侧壁间隔件
270a 第一段
270b 第二段
271 气隙
281 第一掩膜层
282 第二掩膜层
290 ILD材料层
291 源/漏接触开口
293 栅极接触开口
294 源/漏接触件
295 栅极接触件。
具体实施方式
如上所述，最近，形成集成电路(IC)结构的方法已发展为能形成具有一气隙栅极侧壁间隔件的一场效应晶体管(FET)。通过将一气隙栅极侧壁间隔件引入该FET，相比于具有一传统栅极侧壁间隔件的FET，寄生电容，尤其是该FET的该栅极与该FET的源/漏区域上的相邻金属柱塞之间的电容被减小。
形成集成电路(IC)结构的方法已发展为能形成具有位于该有源区域(CBoA)上方的一栅极接触件的一FET。通过形成位于该有源区域上方的该栅极接触件，相对于位于一绝缘区域上方的该有源区域的外侧，可以减少IC结构所需的面积(即，可以缩放尺寸)。更具体而言，中段工艺(MOL)接触件为连接场效应晶体管(FET)至后段工艺(BEOL)金属水平(metallevel)的接触件。这些MOL接触件包括至少一栅极接触件(CB)及源/漏接触件(CA)。该栅极接触件从一金属线垂直延伸通过该层间介电质(ILD)材料或通过该第一BEOL金属水平(下称M0水平)至该FET的该栅极。各源/漏(S/D)接触件从一金属线垂直延伸通过该ILD材料或通过该第一BEOL金属水平至一金属柱塞(TS)，该金属柱塞位于该FET的一源/漏区域的上方并紧邻该源/漏区域。从历史上看，各栅极接触件都是形成在该有源区域的外侧(即，其坐落于该有源区域外侧的该栅极上)，以避免该栅极接触件与该S/D区域上的该金属柱塞的任一者之间发生短路。然而，新的技术已发展到可形成MOL接触件，其包括位于该有源区域(CBoA)上方的一栅极接触件，并同样可避免短路的发生，包括栅极接触件至金属柱塞短路以及S/D接触件至栅极短路。不幸的是，这些新的技术与上述用于形成包括具有气隙栅极侧壁间隔件的FET的IC结构的方法不兼容。
综上所述，本发明公开了一种形成具有一个或多个晶体管的一集成电路(IC)结构的方法的实施例，每一个晶体管具有一气隙栅极侧壁间隔件，且可选地，位于一有源区域(CBoA)上方或接近该有源区域的一栅极接触件。于该方法实施例中，可以在一晶体管的该沟道区域附近形成具有一栅极帽以及一牺牲栅极侧壁间隔件的一栅极，以及可以在源/漏区域上形成具有柱塞帽的金属柱塞。可以选择性地蚀刻该牺牲栅极侧壁间隔件，从而形成暴露该栅极以及栅极帽的侧壁的一空腔。可选的，可执行一选择性各向同性蚀刻工艺以便回蚀该栅极帽的侧壁，使得邻近该栅极帽的该空腔的该上部比邻近该栅极的该空腔的该下部更宽。而后可沉积一介电间隔层，于该空腔中形成一气隙栅极侧壁间隔件。在中段(MOL)工艺期间，当通过层间介电质(ILD)材料以及该栅极帽直至该栅极形成一栅极接触开口，由于该柱塞帽、栅极帽以及介电间隔层使用不同材料，该栅极接触开口将自对准该栅极，因此，该栅极接触件可形成于一有源区域上方(或接近该有源区域)，而不会发生至一邻接金属柱塞的短路的风险。本发明还揭露了根据该方法实施例所形成的IC结构。
更具体而言，参考图1的流程图，本文所揭露的方法通常会提供一半导体晶片(101)。于步骤101所提供的该半导体晶片可例如为一绝缘体上半导体晶片(例如，一绝缘体上硅(SOI))晶片，其包括一半导体衬底(substrate)204(例如一硅衬底)、一绝缘层205(例如一掩埋氧化物(BOX)层或位于该半导体衬底上的其他适合的绝缘层)以及位于该绝缘层205上的一半导体层(例如一硅层或其他适合的半导体层)。可选择的，可以使用一块体半导体晶片(例如，一块体硅晶片或其他适合的块体半导体晶片)。
一初始结构可在前段工艺(FEOL)期间(参见步骤102)形成于该半导体晶片上，其包括由层间介电质(ILD)材料的一层或多层(例如，参见层251-252)所横向包围的一个或多个场效应晶体管(FET)。图2A为步骤10所形成的一示例性初始结构的一俯视图，其包括共享一源/漏区域的两个非平面FET 201-202。图2B为显示一实施例的横截面图，其中，在步骤102所形成的该两个非平面FET 201-202为鳍式FET(FINFET)。图2C为显示另一实施例的一横截面图，其中，在步骤102所形成的两个非平面FET 201-202为纳米(NW)型FET(NWFET)。可选择的，在步骤102所形成的该初始结构中的FET可以是平面FET。
本领域的技术人员可知，一FINFET(例如，图2B中所示的FINFET中的任意一个)为包含一半导体鳍片210(即，一相对又高又瘦，细长的，长方形的半导体本体)的一非平面FET，且于该半导体鳍片210中，一沟道区域211横向位于源/漏区域213之间。一栅极260，其包括位于该栅极介电层上的一共形栅极介电层以及一栅极导电层，位于该沟道区域211的邻接该半导体鳍片210的该顶表面及相对侧壁上。相比于由一平面FET所表现出的该一维场效应，这样的一个FINFET展现出二维场效应，因此，可展现出该沟道区域上方的改善的栅极控制。需要注意的是，由于该半导体鳍片非常薄，在顶表面所展现出的任何场效应都是微不足道的(即可以忽略不计)。
本领域的技术人员可知，一NWFET(例如，如图2C所示的NWFET中的任意一个)，如同一FINFET，也是使用一半导体鳍片所形成的一非平面FET。然而，在这种情况下，该半导体鳍片具有多个包括至少一牺牲层的堆叠层。处理横向位于该源/漏区域之间的该多层半导体鳍片的一部分以移除该牺牲层，从而形成在该源/漏区域213之间横向延伸的一个或多个纳米线(NW)。在多个纳米线的情况下，各纳米线在物理上彼此分开，并相互平行，且一个堆叠于另一个之上。具有一共形栅极介电层以及一栅极导电层的一栅极260(例如，一环栅栅极结构)环绕每一纳米线，以将该纳米线作为沟道区域211。与由FENFET所展现的该二维场效应相比较，此一NWFET可展现出多维场效应，因此可提高该沟道区域上方的栅极控制。
形成该结构的技术包括悉知的FET，因此，这些技术的细节在说明书中都被省略了，以使读者能关注于所揭露的方法实施例的突出方面。
因此，在步骤102所形成的各FET 201-202可包括源/漏区域213以及横向位于该源/漏区域213之间的一个或多个沟道区域211。在图2B及图2C所示的示例性初始结构中，两个FET 201-202相互横向邻接设置，并在二者之间具有一共享源/漏区域。FET 201-202可例如为P型FET(PFET)，其中，源/漏区域213为掺杂，以在一相对较高的导电性水平(例如P+导电性)具有P型导电性，以及该沟道区域211可为非掺杂或掺杂，以在一相对较低的导电性水平(例如N-导电性)具有N型导电性。可选择的，FET 201-202可以是N型FET(NFET)，其中，源/漏区域213为掺杂，以在一相对较高的导电性水平(例如N+导电性)具有N型导电性以及沟道区域211可为非掺杂或掺杂，以在一相对较低的导电性水平(例如P-导电性)具有P型导电性。
本领域的技术人员可知，可以使用不同的掺杂剂来实现不同的导电类型，且掺杂剂可根据所使用的不同半导体材料而变化。例如，具有N型导电性的一硅基半导体材料通常掺杂一V族掺杂剂，例如砷(As)、磷(P)或锑(Sb)，而具有P型导电性的一硅基半导体材料通常掺杂一III族掺杂剂，例如如硼(B)或铟(In)。可选的，具有P性导电性的一氮化镓(GaN)基半导体材料通常掺杂镁(Mg)，而具有一N型导电性的一氮化镓(GaN)基半导体材料通常掺杂硅(Si)。本领域技术人员也将认识到不同的导电水平将取决于掺杂剂的相对浓度水平。
各FET 201-202可进一步包括邻接沟道区域211的一栅极260。栅极260可具有一顶表面、位于该顶表面上的一栅极帽263、侧壁以及邻接该侧壁的一栅极侧壁间隔件240。如上所述，在FINFET的情况下，FET 201或202的栅极260可在沟道区域211处与该顶表面及一半导体鳍片的相对侧壁相邻设置(如图2B所示)。然而，在NWFET的情况下，FET 201或202的栅极260将是围绕各NW沟道区域211的一环栅栅极结构。
栅极260可以是包含一共形栅极介电层(例如一二氧化硅层)以及位于该栅极介电层上的一栅极导电层(例如，一多晶硅栅极导电层)的一前栅极栅极结构。本领域的技术人员会认识到，对于一PFET而言，该多晶硅栅极导电层通常会掺杂为具有P型导电性；而对于一NFET而言，该多晶硅栅极导电层通常会掺杂为具有N型导电性。
可选的，栅极260可以是一替换金属栅极(RMG)。一RMG可以包括一共形栅极介电层以及位于该栅极介电层上的一金属栅极导电层。这些层的材料以及厚度可以预选，以达到所期望的该FET功函数给定导电类型。该共形栅极介电层可以是一高K介电层材料或，更具体而言，具有大于二氧化硅的介电常数(即，大于3.9)的一介电常数的一介电材料。示例性的高K介电材料包括，但不限于，铪(Hf)基介电质(例如，氧化铪、氧化铪硅、氮氧化铪硅、铪铝氧化物等)或其他适当的高K介电质(例如氧化铝、氧化钽、氧化锆等)。该金属栅极导电层可以包括，例如，一功函数金属层以及该功函数金属层上的导电填充材料。该功函数金属层可以是预先选定的一金属材料或一金属合金材料的层，以获得最佳的该FET的栅极导电功函数给定导电类型。例如，一NFET的最佳栅极导电功函数可例如介于3.9eV以及大约4.2eV之间。具有这范围内的一功函数的示例性金属(以及金属合金)包括，但不限于，铪、锆、钛、钽、铝及其合金，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。一PFET的最佳栅极导电功函数将例如介于大约4.9eV以及大约5.2eV之间。具有这范围内的一功函数的示例性金属(以及金属合金)包括，但不限于，钌、钯、铂、钴、镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)和金属氮化物(如氮化钛、氮化硅钛、氮化硅钽、氮化钛铝、氮化钽铝等)。该导电填充材料可以为一金属或一金属合金的一附加层，例如钨、一钨合金(例如硅化钨或钛钨)、钴、铝或任何其他合适的金属或金属合金。
栅极帽263可以位于栅极260的顶表面上，且在此初始结构中，栅极260以及栅极帽263可具有本质上垂直对齐的侧壁。栅极帽263的材料(即，栅极帽材料)可以是一介电质，例如氮化硅(SiN)、硅氧碳氮(SiOCN)、硅硼碳氮(SiBCN)，或其他合适的介电材料。可选的，此栅极帽可以是一牺牲栅极帽，且该栅极帽材料可为，例如，非晶硅(a-Si)、非晶碳(a-C)或任何合适的可移除牺牲材料。
栅极侧壁间隔件240可紧邻于且可横向围绕栅极260以及栅极帽263的垂直对齐的侧壁设置。如下文所更详细讨论的，在随后的工艺中，此栅极侧壁间隔件240的全部或大部分将被蚀刻，使得在所揭露的方法实施例中，此栅极侧壁间隔件240被称为一牺牲栅极侧壁间隔件240。牺牲栅极侧壁间隔件240的材料(即，牺牲栅极侧壁间隔件)可以与栅极帽263的材料不同。例如，如果该栅极帽材料为硅氧碳氮(SiOCN)、硅硼碳氮(SiBCN)，或非晶硅(a-Si)，该牺牲栅极侧壁间隔件材料可以是氮化硅(SiN)。如果栅极帽材料是氮化硅(SiN)，该牺牲栅极侧壁间隔件材料可以是硅硼碳氮(SiBCN)等。
各FET 201-202可以进一步包括位于源/漏区域213上的金属柱塞248以及位于金属柱塞248上的柱塞帽249，如图所示，以使栅极260的相对两侧上的牺牲栅极侧壁间隔件240的下部横向位于金属柱塞248以及栅极260之间，且栅极帽263的相对两侧上的牺牲栅极侧壁间隔件240的上部(即，下部的上方)横向位于柱塞帽249以及栅极帽263之间。更具体而言，金属柱塞248可位于源/漏区域213的该顶表面的上方并与其接触(例如，在金属柱塞开口的下部中，其延伸基本垂直通过源/漏区域213上方的ILD材料的层251并横向相邻牺牲栅极侧壁间隔件240设置)。金属柱塞248可由一金属或金属合金(例如钨、钴、铝或任何其他合适的金属柱塞材料)制成。柱塞帽249可位于金属柱塞248的顶表面的上方并接触顶表面(例如，在金属柱塞开口的上部中)。柱塞帽249的材料(即，柱塞帽材料)可以与栅极帽263的材料和牺牲栅极侧壁间隔件240的材料均不同。例如，柱塞帽材料可以是一氧化物材料，例如，氧化铪或二氧化硅，或任何其它合适的介电材料。
应了解的是，ILD材料(例如，层251和252的材料)可以是另一种材料，尤其是也不同于该栅极帽材料、该牺牲栅极侧壁间隔件材料，以及该柱塞帽材料的一介电材料。该ILD材料可例如为二氧化硅、硼磷硅玻璃(BPSG)、正硅酸乙酯(TEOS)、氟硅酸乙酯(FTEOS)，或任何其他合适的ILD材料。因此，例如如果该ILD材料为二氧化硅，该柱塞帽材料可以为氧化铪。
此外，应指出的是，在步骤102所形成的该初始结构将具有一基本平坦的顶表面，于该顶表面上暴露出ILD材料的层252，以及各FET 201-202的柱塞帽249、牺牲栅极侧壁间隔件240以及栅极帽263的顶表面。
为了说明的目的，方法中的剩余的工艺步骤如下所述，并针对如图2B所示的包含FINFET的初始结构在附图中予以说明。然而，应了解的是，这些附图并非用于限制，另外，剩余的工艺步骤可相对于图2C所示的初始结构(例如，包括NWFET)或如上所述的形成有元件的一个或多个FET(例如，平面场效应晶体管)形成的任何其他初始结构予以执行。
在步骤102形成初始结构之后，可以选择性地蚀刻各FET 201-202的牺牲栅极侧壁间隔件240以建立暴露栅极260和栅极帽263的垂直对齐的侧壁的一相应的空腔265(参见步骤104以及图3A或图3B)。这种选择性蚀刻工艺可以是，例如，选择性蚀刻栅极帽263材料上方的牺牲栅极侧壁间隔件240的材料、柱塞帽249的材料以及层252的材料(即，ILD材料)的上方的一选择性反应离子蚀刻工艺。可选择，这种选择蚀刻工艺可以为可用于选择性蚀刻栅极帽263的材料上方的牺牲栅极侧壁间隔件240的材料、柱塞帽249的材料以及层252的材料(即，ILD材料)的上方的任何其他适合的蚀刻工艺。例如，如果该栅极帽材料是硅硼碳氮(SiBCN)，牺牲栅极侧壁间隔材料是氮化硅(SiN)，柱塞帽材料是氧化铪以及ILD材料是二氧化硅，则氮化硅牺牲栅极侧壁间隔件材料可以是使用例如一热磷酸湿化学蚀刻工艺进行选择地蚀刻。
应注意的是，可以执行此选择性蚀刻工艺以移除全部的牺牲栅极侧壁间隔件240，如图3A所示。可选择的，此选择性蚀刻工艺可以定时以在完全移除牺牲栅极侧壁间隔件240之前予以停止，如图3B所示。例如，这种选择性蚀刻工艺可以定时以在形成至少暴露了栅极260的侧壁的至少1/2的上部、2/3的上部、3/4的上部等，而不暴露下方的沟道区域211的任何半导体材料的一空腔265后予以停止，因此，牺牲栅极侧壁间隔件240的一段维持在横向紧邻栅极260的位置上。
为了此揭露的目的，一选择性蚀刻工艺是指一种材料被选择性蚀刻的一蚀刻工艺，更具体而言，比一种或多种其他材料快得多的速率进行蚀刻以移除一种材料的全部或部分而不会显着影响其他材料。
可选的，最佳的，各FET 201-202的栅极帽263的暴露的侧壁可进行选择性回蚀刻(例如，使用一选择性各向同性蚀刻工艺)，以使各FET 201-202中，紧邻栅极260的空腔265的一第一部分265a(即，一下部)具有一第一宽度266a，以及紧邻栅极帽263的空腔265的一第二部分265b(即，一上部)具有宽于第一宽度266a的一第二宽度266b(参见步骤106及图4)。例如，如果栅极帽的材料是氮化硅，氮化硅栅极帽263可使用例如一高温磷酸湿化学蚀刻工艺进行选择性地、各向同性蚀刻，该蚀刻工艺可定时以于移除整体栅极帽263之前予以停止。然而，应了解的是，选择性各向同性蚀刻工艺的规范将视栅极帽263的材料而有所不同。也就是，如果栅极帽260的材料是一些其他材料(例如，硅氧碳氮(SiOCN)、硅硼碳氮(SiBCN)、非晶硅(a-Si)等)，一些其他适合的选择性各向同性蚀刻工艺将用于回蚀刻栅极帽263的侧壁。在任何情况下，在步骤106执行一选择性各向同性蚀刻之后，栅极帽263将窄于下方的栅极260且栅极帽263的顶表面将低于柱塞帽249以及ILD材料层252的顶表面的水平，如图4所示。空腔265的拓宽的第二部分265b(即，上部)将有助于确保随后形成于空腔265内的一气隙栅极侧壁间隔件270内的一气隙将被包含于空腔265的第一部分265a内(即，横向邻接栅极260而不是栅极帽263设置)，将在以下进行讨论。
一气隙栅极侧壁间隔件270而后形成于横向包围各FET 201-202的一栅极260及其上的栅极帽263的各空腔265中(参见步骤108以及图5A的顶视图，以及图5B或图5C的横截面图)。具体而言，一介电间隔层可以以这样一种方式进行沉积，其在各空腔265内夹断，从而生成具有被介电间隔材料覆盖的一气隙271(又被称为一空隙)的一气隙栅极侧壁间隔件270。例如，一共形介电间隔层可根据空腔265以及该介电间隔层的一预选厚度的比例予以沉积，该介电间隔层的夹断的位置可以控制，以使气隙271被包含于邻接栅极260的空腔265的一第一部分265a(即，一下部)中，以使邻接栅极帽263的空腔265的一第二部分265b(即，一上部)填充该介电间隔层。为了更好地确保气隙271是被包含在空腔265的第一部分265a(即，下部)之中，空腔265的第二部分265b(即，上部)可在步骤106时首先被加宽，如上所述。具体而言，在这种情况下，一相对较厚的共形介电间隔层被沉积，且虽然一些介电间隔材料可能进入该空腔的狭窄的第一部分265a，空腔265的不同宽度的第一以及第二部分，以及该共形介电间隔层的厚度确保了该介电间隔层将在靠近栅极260的顶表面的水平的空腔265的第一部分265a的开口处被夹断，从而在完全填充邻接栅极260的空腔265的第一部分265a之前堵塞该开口。因此，一气隙271(又称为空隙)将被困于空腔265的第一部分265a内。
在任何情况下，所产生的气隙栅极侧壁间隔件270将包括位于邻接栅极260(包括栅极260和金属柱塞248之间)的空腔265的第一部分265a(即下部)内的一第一段270a(即，一下段)以及邻接栅极帽263(包括柱塞帽249和栅极帽263之间)的空腔265的一第二部分265b(即上部)内的一第二段270b(即，一上段)。第一段270a可以包括一气隙271，可选的，任何的介电间隔材料在夹断之前进入空腔265的第一部分265a。第二段270b可以包括介电间隔层，其完全填充空腔265的第二部分265b。如果，正如上面所讨论的在步骤106，栅极帽263的侧壁被回蚀刻使得空腔265的第一部分265a具有第一宽度266a以及空腔265的第二部分265b具有宽于第一部分265a的第二宽度266b，则第一段270a将同样具有第一宽度266a，以及第二段270b将具有第二宽度266b。因此，第二段270b将横向延伸到栅极260的顶表面上以覆盖栅极260的上角。
如图5B及图5C所示，气隙栅极侧壁间隔件270的第一段270a可位于下方的半导体材料的上方并紧邻半导体材料。然而，可替换的，如果牺牲栅极侧壁间隔件240在步骤104没有被完全移除，如上所述并如图3B所示，气隙栅极侧壁间隔件270将具有一附加段，特别是，牺牲栅极侧壁间隔件249的剩余部分将横向紧邻栅极260设置，并低于且紧邻气隙栅极侧壁间隔件270的第一段270a(未予图示)。
在任何情况下，介电间隔层在步骤108被沉积以形成可以由不同于栅极帽263的材料、柱塞帽249的材料以及ILD层252的材料的一介电材料所制成的气隙栅极侧壁间隔件270。可选的，介电间隔层的介电材料可以与牺牲栅极侧壁间隔件的材料相同。因此，例如，如果栅极帽的材料是硅氧碳氮(SiOCN)，牺牲栅极侧壁间隔件的材料是氮化硅(SiN),柱塞帽的材料是氧化铪以及ILD材料层252是二氧化硅，则气隙栅极侧壁间隔件270的介电间隔层材料可以是硅硼碳氮(SiBCN)或氮化硅(SiN)。可选的，如果栅极帽材料是氮化硅(SiN)，牺牲栅极侧壁间隔件材料是硅硼碳氮(SiBCN)，柱塞帽材料是氧化铪以及ILD材料层252是二氧化硅，则气隙栅极侧壁间隔件270的介电间隔层材料可以是碳氧化硅(SiCO)。可选的，如果栅极帽材料是硅硼碳氮(SiBCN)，牺牲栅极侧壁间隔件材料是氮化硅(SiN)，柱塞帽材料是氧化铪以及ILD材料层252是二氧化硅，则气隙栅极侧壁间隔件270的介电间隔层材料可以是碳氧化硅(SiCO)。可选的，如果栅极帽材料是非晶硅(a-Si)，牺牲栅极侧壁间隔件材料是氮化硅(SiN)，柱塞帽材料是氧化铪以及ILD材料层252是二氧化硅，则气隙栅极侧壁间隔件270的介电间隔层材料可以是碳氧化硅(SiCO)或硅氧碳氮(SiOCN)。
接着，位于各FET 201-202的ILD材料层252、柱塞帽249以及栅极帽263的顶表面上方的任何介电间隔层材料可以被移除。其可通过例如使用一抛光工艺(例如，一化学机械抛光(CMP)工艺)来完成。在这种情况下，如图5B所示，至少ILD材料层252以及柱塞帽249的顶表面的高度将被减少，使得所产生的部分完全结构的顶表面基本上是平面的(即，使得ILD材料层252、各柱塞帽249、各气隙栅极侧壁间隔件270以及各栅极帽263的顶表面为基本上是共面的)。可选的，此可通过选择性凹陷介电间隔层来完成。在这种情况下，如图5C所示，各气隙栅极侧壁间隔件270的顶表面将位于或低于各栅极帽263的顶表面的水平，以及各栅极帽263的顶表面可位于或低于柱塞帽249以及ILD材料层252的顶表面的水平(例如，在步骤106执行选择性各向同性蚀刻栅极帽的情况下，如上所述)。
需要注意的是，如果栅极帽263是一牺牲栅极帽(即，如果它是由一牺牲材料，例如非晶硅(a-Si)或非晶碳(a-C)所制成)，则在任何额外工艺之前，牺牲栅极帽将需要选择性地被移除，并替换为一替换栅极帽。该替换栅极帽(未予图示)可由，例如，不同于气隙栅极侧壁间隔件270的介电间隔层材料、ILD材料层252以及柱塞帽249所使用的一介电材料所制成。
为了说明的目的，方法中的剩余工艺步骤如下所述，并在相对于图5B所示的部分完成结构的图示中予以显示。然而，应该理解的是，这些图示并非予以限制，且替代地，剩余的工艺步骤可相对于图5C所示的部分完成结构予以执行。
接着，一ILD材料的一覆盖层290可被沉积于ILD材料层252的上方以及各FET 201-202的上方，特别是，各FET 201-202的柱塞帽249、气隙栅极侧壁间隔件270以及栅极帽263的上方(参见步骤110以及图6)。此覆盖层290的ILD材料可例如为与层252所使用的相同的ILD材料(例如，如上所述)。
随后，可形成中段工艺接触件，其垂直向下延伸通过ILD材料层290直至各FET的金属柱塞248以及栅极260(参见步骤112)。各种不同的工艺技术是现有技术且可在步骤112予以执行。在本方法的一示例性实施例中，随后的步骤可充分利用ILD材料层290,252以及各FET 201-202的柱塞帽249、气隙栅极侧壁间隔件270以及栅极帽263所使用的不同材料，以形成各FET 201-202的自对准MOL接触件(即各FET 201-202的自对准源/漏接触件以及一自对准栅极接触件)，从而增加鲁棒性。
应该指出的是，由于空间限制和关键尺寸，通常情况下，一栅极接触件到一给定FET的一栅极以及源/漏接触件到相同FET的金属柱塞不可能完全沿着FET的长度完美对齐(即，沿着附图中所示的截面Z-Z’)。因此，这些图示仅显示两个接触开口的形成，以及沿着FET的长度的一区域中的那些接触开口的相应接触件的形成。具体而言，如后面所详述的，图7至图13分别显示了一源/漏接触开口293至第二FET 202的金属柱塞中的一个的形成，一栅极接触开口293至第一FET201的栅极260的形成，以及这些接触开口291及293中的对应的接触件294及295的形成。然而，应了解的是，其他MOL接触件至各FET 201-202(包括源/漏接触件至第一FET 201以及另一源/漏接触件以及一栅极接触件至第二FET 202)将在步骤112于所示截面Z-Z’的外侧同时形成。
具体而言，在步骤112，一第一掩膜层281(例如，一第一光聚合层(OPL))可形成于ILD材料层290的上方(参见步骤121及图7)。第一掩膜层281可通过垂直延伸通过第一掩膜层281至层290并对齐于各FET 201-202的柱塞帽249的上方的源/漏接触开口291被光刻图案化(参见步骤122及图7)。接着，源/漏接触开口291可使用对ILD材料层290具有选择性的一各向异性蚀刻工艺延伸通过层290至柱塞帽249(参见图7)，并使用一不同的选择性各向异性蚀刻工艺进一步延伸通过柱塞帽249至下方的金属柱塞248(参见步骤123及图8)。由于柱塞帽249的材料不同于栅极帽263的材料、ILD材料层251的材料，以及气隙栅极侧壁间隔件270的材料，进一步延伸源/漏接触开口291至金属柱塞248的工艺可以是对于栅极帽上方的柱塞帽249的材料、ILD以及介电间隔层材料具有特别选择性的一选择性各向异性蚀刻工艺。第一掩膜层281而后可以选择性地被移除(参见步骤124)。
一第二掩膜层282(例如，一第二OPL)可形成于ILD材料层290上(参见步骤125及图9A至图9B)。此第二掩膜层282可通过至少一栅极接触开口293被光刻图案化至根据方法所形成的各FET 201-202的各栅极(参见步骤126及图9A至图9B)。具体而言，栅极接触开口293可垂直延伸通过第二掩膜层282至ILD材料层290，并对齐于栅极260的上方。而后可执行多重选择性蚀刻工艺以延伸栅极接触开口293通过ILD材料层290并通过栅极帽263至下方的栅极260。具体而言，可执行一选择性各向异性蚀刻工艺以延伸栅极接触开口293通过ILD材料层290，并停止在栅极帽263、气隙栅极侧壁间隔件270(以及可选的，根据尺寸和栅极接触开口的位置)、一个或多个相邻柱塞帽249以及ILD材料层252的不同材料上(参见步骤127及图9A至图9B)。可执行另一选择性各向异性蚀刻工艺以进一步延伸栅极接触开口293通过栅极帽263至下方的栅极260(参见图10A至图10B)。由于栅极帽263的材料不同于柱塞帽249的材料、ILD材料层251，以及邻接栅极260的气隙栅极侧壁间隔件270的介电间隔层材料，进一步延伸栅极接触开口293至栅极260的工艺可以是对柱塞帽上方的栅极帽材料、ILD以及介电间隔层材料具有特别选择性的一选择性各向异性蚀刻工艺。第二掩膜层282而后可被选择性地移除(参见步骤128)。
为了说明起见，上述揭露的栅极接触开口293是在形成源/漏接触开口291之后形成的。然而，应了解的是，上述描述的工艺步骤本质上是示例性的，并非用于限制。因此，也应该明白，替代地，类似的工艺步骤可以不同的顺序予以执行以在形成源/漏接触开口291之前形成栅极接触开口293。
在任何情况下，源/漏接触件294和栅极接触件295可随后在各自的源/漏接触开口291以及栅极接触开口293中形成(参见步骤129及图11至图13)。在接触开口中形成MOL接触件的各种不同技术是众所周知的，因此，本说明书中省略了形成这些接触件的细节，以便读者能够集中于所揭露的方法的突出方面。一般而言，这些技术包括使用包含一个或多个粘附及/或阻障层(如钛，氮化钛等)的一衬垫可选的内衬于接触开口，使用一金属(如铜、钨、铝、钴、或任何其他适用于MOL接触件形成的金属材料)填充接触开口，以及执行一抛光工艺(例如，一CMP工艺)以从ILD材料层290的顶表面的上方移除金属。
通过提供柱塞帽249可在相邻介电材料的上方选择性地被蚀刻的一技术，由此产生的源/漏接触开口291及其所包含的源/漏接触件294被认为是自对准于金属柱塞248。因此，本揭露的方法可确保在形成源/漏接触开口的过程中，相邻栅极260将保持由气隙栅极侧壁间隔件270以及栅极帽263(即，将保持未暴露)所保护，从而最大限度的减少或避免源/漏接触件至栅极短路的所有风险。同样地，通过提供栅极帽263可在相邻介电材料的上方被选择性的蚀刻的技术，由此产生的栅极接触开口293及包含于其中的栅极接触件295被认为是自对准栅极260。因此，本揭露的方法同样可确保在形成栅极接触件期间，任何相邻的金属柱塞248将保持由气隙栅极侧壁间隔件270以及柱塞帽249所保护(即，保持未暴露)，从而最大限度的减少或避免栅极接触件至金属柱塞短路的所有风险。因此，一栅极接触开口293可被图案化以使其着陆在一有源区域(即，一CBoA)上方的一栅极上，例如，在图10B所示的沟道区域211的上方或与其接近，避免当栅极接触件后续形成在栅极接触开口293中时，与一相邻金属柱塞248的一短路的风险。再者，由于气隙栅极侧壁间隔件270中的气隙271被包含在第一段270a(即，下段)中，由于第二段270b(即，上段)是由一介电间隔层所制成的一固体段，且由于此介电间隔层的材料在形成栅极接触开口293或源/漏接触开口291期间未被蚀刻，气隙271不被破坏。因此，在形成栅极接触件以及源/漏接触件期间所沉积的金属将进入气隙271造成一栅极至金属柱塞短路的风险也将一并减少或避免。因此，气隙栅极侧壁间隔件270将减少寄生栅极至金属柱塞电容，如预期一般。
参照图11，图12和图13，本文还分别公开了根据上述方法实施例所形成的一集成电路(IC)结构的各种实施例200A,200B,200C。
如上所述，各实施例200A-200C可形成在一半导体晶片上。该半导体晶片可以是一绝缘体上半导体晶片(例如，绝缘体上硅(SOI)晶片)，其包括一半导体衬底204(即，一硅衬底)、一绝缘层205(例如，该半导体衬底上的一掩埋氧化物(BOX)层或其他适合的绝缘层)以及该绝缘层205上的一半导体层(例如，一硅层或其他适合的半导体层)。或者，该半导体晶片可以是一块体半导体晶片(例如，一块体硅晶片或其他适合的块体半导体晶片)。
各实施例200A-200C可以包括一衬底(例如，一SOI晶片的绝缘层205上方)上的一个或多个场效应晶体管(FET)(例如，参见FET 201-202)，其由一层或多层(参见层251-252)层间介电(ILD)材料所横向包围，并由另一ILD材料层290所覆盖。IC结构可包括，例如，共享一源/漏区域(例如，参见图11至图13中的实施例200A-200C)的至少二非平面FET 201-202。该IC结构可包括，例如，共享一源/漏区域(例如，参见图11至图12中的实施例200A-200B)的两个鳍式FET(FINFET)。该IC结构可以包括，例如，共享一源/漏区域(例如，参见图11的实施例200C)的两个纳米线(NW)型FET(NWFET)。应了解的是，本文描述的实施例及图示并非用于限制，可选的，该IC结构可包括任何数量的一个或多个FET，其为非平面或平面FET，并可共享或不共享一源/漏区域。
如上所述，一FINFET(例如，如图11及图12所示的各FINFET)是一非平面FET，其包含一半导体鳍片210(即，一相对又高又瘦，细长的，长方形的，半导体本体)以及，在半导体鳍片内部，一沟道区域横向位于源/漏区域之间。一栅极260，其包括在该栅极介电层上的一共形栅极介电层以及一栅极导电层在沟道区域处邻接半导体鳍片210的顶表面以及相对侧壁。同时，正如上面所述，一NWFET(例如，如图13所示的各NWFET)同样是一非平面FET。在一NWFET，一个或多个NW沟道区域在源/漏区域之间横向延伸。在这种情况下，一栅极260(例如，一环栅栅极结构)，其包括一共形栅极介电层以及一栅极导电层，环绕各NW沟道区域。
在任何情况下，各FET 201-202可以包括源/漏区域213以及横向位于源/漏区域213之间的一个或多个沟道区域211。FET 201-202可例如为P型FET(PFET)，其中，源/漏区域213重新掺杂以便在相对较高的导电水平(例如，P+导电性)具有P型导电性，且沟道区域211可为非掺杂或掺杂，以在一相对较低的导电水平(例如，N-导电性)具有N型导电性。或者，FET 201-202可以为N型FET(NFET)，其中，源/漏区域213为掺杂以在一相对较高的导电水平(例如，N+导电性)具有N型导电性，以及沟道区域211可为非掺杂或掺杂以在一相对较低的导电水平(例如，P-导电性)具有P型导电性。
本领域的技术人员将认识到，不同的掺杂剂可用于实现不同的导电类型，并且掺杂剂可根据所使用的不同的半导体材料而变化。例如，具有N型导电性的一硅基半导体材料通常掺杂一V族掺杂剂，如砷(as)、磷(p)或锑(Sb)，而具有P型导电性的一硅基半导体材料通常掺杂一III族掺杂剂，例如硼(B)或铟(In)。可选的，具有P型导电性的一氮化镓(GaN)基半导体材料通常掺杂镁(Mg)，而具有一N型导电性的一氮化镓(GaN)基半导体材料通常掺杂硅(Si)。本领域的技术人员也将认识到不同的导电率水平将取决于掺杂剂的相对浓度水平。
各FET 201-202可进一步包括邻接至沟道区域211的一栅极260，并具有一栅极帽263以及一气隙栅极侧壁间隔件270。在图11至图12所示的FINFET的情况中，各栅极260可设置在一沟道区域211处邻接至一半导体鳍片的顶表面及相对侧壁。在图13所示的NWFET的情况中，各栅极260可以是环绕各沟道区域211的一环栅栅极结构。
在任何情况下，栅极260可以是包括一共形栅极介电层(例如，一二氧化硅层)以及位于该栅极介电层上的一栅极导电层(例如，一多晶硅栅极导电层)的一先栅极栅极结构。本领域的技术人员将认识到，对于一PFET而言，多晶硅栅极导电层通常会掺杂为具有P型导电性，而对于一NFET而言，多晶硅栅极导电层通常会掺杂为具有N型导电性。可选的，栅极260可为一替换金属栅极(RMG)。一RMG可以包括一共形栅极介电层以及该栅极介电层上的一金属栅极导电层。这些层的材料以及厚度可以预先选择以达到预期的功函数给定的FET的导电类型。该共形栅极介电层可以是高K介电材料，或者更具体而言，具有大于二氧化硅的介电常数(即，大于3.9)的一介电常数的一介电材料。示例的高K介电材料包括但不限于铪(Hf)基介电质(例如，氧化铪、氧化铪硅、氮氧化铪硅、铪铝氧化物等)或其他适合的高K介电质(例如，氧化铝、氧化钽、氧化锆等)。金属栅极导电层可以包括，例如，一功函数金属层以及功函数金属层上的导电填充材料。该功函数金属层可以为预设的一金属材料或一金属合金材料的层，以获得最佳的栅极导电功函数给定的FET的导电类型。例如，一NFET的最佳的栅极导电功函数将例如介于3.9eV以及大约4.2eV之间。具有该范围内的一功函数的示例性金属(及金属合金)包括但不限于铪、锆、钛、钽、铝及其合金，例如：碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。对于一PFET的最佳栅极导电功函数将例如介于大约4.9eV以及大约5.2eV之间。具有该范围内的一功函数的示例性金属(及金属合金)包括但不限于钌、钯、铂、钴、镍以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)和金属氮化物(如氮化钛、钛氮化硅、钽氮化硅、氮化钛铝、钽铝氮化物等)。导电填充材料可以是金属或金属合金的一附加层，例如钨、钨合金(例如硅化钨或钛钨)、钴、铝或任何其他合适的金属或金属合金。
栅极帽263可位于栅极260的顶表面上。可选的，如针对方法实施例以及图11至图13中所示的实施例200A-200C所详述的，栅极帽260可在宽度上窄于下方的栅极260。
气隙栅极侧壁间隔件270可以紧邻并横向围绕栅极260和栅极帽263的侧壁而设置。气隙栅极侧壁间隔件270可以包括横向紧邻栅极260而设置的一第一段270a(即，一下段)以及位于第一段270a上方的一第二段270b(即，一上段)。第一段270a可以包括一气隙271，以及，可选的，一些介电间隔材料。第二段270b可以包括一介电间隔层，其将气隙271陷入第一段270a中。可选的，气隙栅极侧壁间隔件270可以包括位于第一段270a下方并横向邻接栅极260的一附加段(例如，参见图12至图13的实施例200B和200C)。此附加段可以是一牺牲栅极侧壁间隔件240的一剩余部分，其在工艺期间形成而后被蚀刻。如上所述，可选的，栅极帽263可较下方的栅极260更窄。在这种情况下，气隙栅极侧壁间隔件270的第一段270a将具有一第一宽度266a，以及第二段270b将具有宽于第一宽度的第二宽度266b，以使第二段270b横向延伸至栅极260的顶表面上，并覆盖栅极260的上角。
各FET 201-202可以进一步包括源/漏区域213上的金属柱塞248，以及金属柱塞248上的柱塞帽249。具体而言，金属柱塞248可位于源/漏区域213的顶表面的上方并与其接触。金属柱塞248可以由一金属或金属合金(例如钨、钴、铝或任何其他合适的金属柱塞材料)制成。柱塞帽249可位于金属柱塞248的顶表面的上方并与其接触。如图所示，气隙栅极侧壁间隔件270的第一段270a横向位于金属柱塞248以及栅极260之间，且气隙栅极侧壁间隔件270的第二段270b横向位于柱塞帽249以及栅极帽263(或一栅极接触件，如下所述)之间。
需注意的是，根据用于形成气隙栅极侧壁间隔件270的技术(参见上述步骤108所详述的)，ILD材料层252、各柱塞帽249、各气隙栅极侧壁间隔件270以及各栅极帽263的顶表面基本上可以共平面(参见图11至图13所示的各对应的实施例200A-200C)。可选的，各气隙栅极侧壁间隔件270的顶表面将位于或低于各栅极帽263的顶表面的水平，且各栅极帽263的顶表面可位于或低于柱塞帽249及ILD材料层252的顶表面的水平(例如，参见图12的实施例200B)。
各FET 201-202可以进一步包括具有延伸通过ILD材料层290以及柱塞帽249至金属柱塞248的源/漏接触件294，以及延伸通过ILD材料层290和栅极帽263至栅极260的至少一栅极接触件295的中段工艺(MOL)接触件。如上针对方法实施例所讨论的，由于空间限制以及关键尺寸，通常情况下，一栅极接触件至一给定FET的一栅极以及源/漏接触件至相同FET的金属柱塞将不会完全沿着FET的长度(即，沿着图中所示的截面Z-Z’)对齐。因此，这些附图只显示了沿着FET 201及202的长度的一区域中的两个接触件。具体而言，这些附图显示了一栅极接触件295坐落于沟道区域211以及第二FET 202的一源/漏接触件294的上方的第一FET 201的栅极260上。然而，应了解的是，FET将包括所示截面Z-Z’外侧的其他MOL接触件(例如，第一FET 201的源/漏接触件，以及第二FET 202的另一源/漏接触件以及一栅极接触件)。
在实施例200A-200C的各FET 201-202中，栅极帽263、牺牲栅极侧壁间隔件240的剩余部分(如果存在)、柱塞帽249、气隙栅极侧壁间隔件270的ILD材料以及介电间隔层可由不同的介电材料所制成。也就是说，栅极帽263可以由一第一介电材料所制成。牺牲栅极侧壁间隔件240的剩余部分可以由不同于第一介电材料的一第二介电材料所制成。柱塞帽249可以由不同于第一介电材料以及第二介电材料的一第三介电材料所制成。ILD材料可以是不同于第一介电材料、第二介电材料以及第三介电材料的一第四介电材料。气隙栅极侧壁间隔件的介电间隔层可以由一第五介电材料所制成。该第五介电材料可不同于第一介电材料、第三介电材料以及第四介电材料以及与第二介电材料相同或不同。参见在上述方法实施例中所讨论的不同材料的可能组合的一更详细的讨论。
在任何情况下，这些各种不同材料在IC结构中的组合将确保栅极接触件295以及源/漏接触件294自对准于各自的栅极260以及金属柱塞248，从而减少或避免栅极接触件至金属柱塞短路以及源/漏接触件至栅极短路的风险的发生。因此，IC结构可以包括实际上坐落于一有源区域(即，一CBoA)上方，例如，沟道区域211上方的栅极260的一栅极接触件295，如图11至图13所示，或与其靠近。此外，通过具有位于包含气隙271的第一段270a(即下段)上方的气隙栅极侧壁间隔件270的一第二段270b(即，该上段)，并确保此第二段270b是由一介电材料所制成的一基本固体段，特别是，第五介电材料在栅极接触开口293或源/漏接触开口的形成期间未被蚀刻，气隙271将被破坏的风险将被最小化或被避免。因此，被用于栅极接触件295以及源/漏接触件294的金属将进入气隙271并导致一栅极至金属柱塞短路的风险同样被最小化或被避免。因此，气隙栅极侧壁间隔件270将减少寄生栅极至金属柱塞电容，如预期一般。
应当理解的是，本文所使用的术语仅用于描述所公开的结构和方法，而非用于限制。例如，如本文所使用的单数形式的“一”，“一个”以及“该”也旨在包括复数形式，除非上下文另有明确说明。此外，本文所使用的术语“包括”、“包含”、“具有”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其他组合。此外，本文所使用的术语，诸如“右”、“左”、“纵”、“横”、“顶”、“上”、“低”、“下”、“下方”、“下层”、“上方”、“上层”、“平行”、“垂直”等旨在描述相对位置，因为它们是定向的，并在附图中示出(除非另有说明)，术语诸如“接触”、“直接接触”、“对接”、“直接相邻”、“紧邻”等意在表明至少有一个元件物理接触另一个元件(无其他元件分离所描述的元件)。本文使用的术语“横向”一词用于描述元件的相对位置，更具体而言，表示一个元件对于另一个元件的上方或下方定位在另一个元件的一侧，因为这些元件是在附图中定向和图示的。例如，横向邻接另一元件的一元件将位于另一元件的旁边，一横向紧邻另一元件设置的一元件将直接位于另一元件的旁边，且横向围绕另一元件的一元件将毗邻另一元件的外侧壁。权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物，旨在用于结合具体要求保护的其他要求保护的元件执行功能的任何结构、材料或动作。
为了说明目的，介绍了本发明的各种实施例的描述，但不打算穷尽或局限于所公开的实施例。许多修改和变化对本领域的普通技术人员来说是显而易见的，而不背离所描述的实施例的范围和精神。本文选择的术语被用来最好地解释实施例的原则、在市场上发现的技术的实际应用或技术改进，或者使本领域的普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种方法，包括：
形成一晶体管，包括：
源/漏区域；
至少一沟道区域，位于该源/漏区域之间；
一栅极，邻接该沟道区域并具有一栅极帽以及一牺牲栅极侧壁间隔件；
以及
金属柱塞，位于该源/漏区域上，该牺牲栅极侧壁间隔件位于该金属柱塞以及该栅极之间，且该金属柱塞具有柱塞帽；
选择性蚀刻该牺牲栅极侧壁间隔件以生成暴露该栅极以及该栅极帽的侧壁的一空腔；以及
通过沉积一介电间隔层以形成一气隙栅极侧壁间隔件于该空腔中，以使一气隙形成在邻接该栅极的该空腔的一第一部分中，且使得该介电间隔层填充邻接该栅极帽的该空腔的一第二部分。
2.根据权利要求1所述的方法，该栅极包括一替换金属栅极。
3.根据权利要求1所述的方法，该牺牲栅极侧壁间隔件、该栅极帽以及该柱塞帽包括不同材料。
4.根据权利要求1所述的方法，该栅极帽、该柱塞帽以及该介电间隔层包括不同材料。
5.根据权利要求1所述的方法，还包括：
从该柱塞帽以及该栅极帽的上方移除该介电间隔层；
沉积层间介电材料于该柱塞帽、该气隙栅极侧壁间隔件以及该栅极帽的上方；以及
形成一栅极接触件，包括：
形成对齐于该栅极上方并延伸通过该层间介电材料至该栅极帽以及该气隙栅极侧壁间隔件的顶表面的一栅极接触开口；
延伸该栅极接触开口通过该栅极帽至该栅极；以及
填充一导电体于该栅极接触开口以形成该栅极接触件。
6.根据权利要求5所述的方法，形成该栅极接触开口以坐落于邻接该晶体管的一有源区域的该栅极的一部分上。
7.根据权利要求1所述的方法，该气隙栅极侧壁间隔件形成于该牺牲栅极侧壁间隔件的一剩余部分上。
8.一种方法，包括：
形成一晶体管，包括：
源/漏区域；
至少一沟道区域，位于该源/漏区域之间；
一栅极，邻接该沟道区域并具有一栅极帽以及一牺牲栅极侧壁间隔件；
以及
金属柱塞，位于该源/漏区域上，该牺牲栅极侧壁间隔件位于该金属柱塞以及该栅极之间，且该金属柱塞具有柱塞帽；
选择性蚀刻该牺牲栅极侧壁间隔件以生成暴露该栅极以及该栅极帽的侧壁的一空腔；以及
回蚀刻该栅极帽的暴露的侧壁，以使邻接该栅极的该空腔的一第一部分具有一第一宽度，且使邻接该栅极帽的该空腔的一第二部分具有大于该第一宽度的一第二宽度；以及
通过沉积一介电间隔层以形成一气隙栅极侧壁间隔件于该空腔中，以使一气隙形成于该空腔的该第一部分中，以及使该介电间隔层填充该第二部分。
9.根据权利要求8所述的方法，该栅极包括一替换金属栅极。
10.根据权利要求8所述的方法，该牺牲栅极侧壁间隔件、该栅极帽以及该柱塞帽包括不同材料。
11.根据权利要求8所述的方法，该栅极帽、该柱塞帽以及该介电间隔层包括不同材料。
12.根据权利要求8所述的方法，还包括：
从该柱塞帽以及该栅极帽的上方移除该介电间隔层；
沉积层间介电材料于该柱塞帽、该气隙栅极侧壁间隔件以及该栅极帽的上方；以及
形成一栅极接触件，包括：
形成对齐于该栅极上方，并延伸通过该层间介电材料至该栅极帽以及该气隙栅极侧壁间隔件的顶表面的一栅极接触开口；
延伸该栅极接触开口通过该栅极帽至该栅极；以及
使用一导电体填充该栅极接触开口以形成该栅极接触件。
13.根据权利要求12所述的方法，形成该栅极接触开口以坐落于邻接该晶体管的一有源区域的该栅极上。
14.根据权利要求8所述的方法，该气隙栅极侧壁间隔件形成于该牺牲栅极侧壁间隔件的一剩余部分上。
15.一种集成电路结构，包括：
一衬底；以及
至少一晶体管，位于该衬底上，该晶体管包括：
源/漏区域；
至少一沟道区域，位于该源/漏区域之间；
一栅极，邻接该沟道区域；
一栅极接触件，位于该栅极的一顶表面上；以及
一气隙栅极侧壁间隔件，包括：
一第一段，横向紧邻该栅极设置并包括一气隙；以及
一第二段，位于该第一段上，横向延伸至该栅极的该顶表面上并横向紧邻该栅极接触件设置，且包括一介电间隔层，该第一段具有一第一宽度且该第二段具有宽于该第一宽度的一第二宽度。
16.根据权利要求15所述的集成电路结构，该栅极接触件窄于该栅极。
17.根据权利要求15所述的集成电路结构，该栅极包括一替换金属栅极。
18.根据权利要求15所述的集成电路结构，该晶体管还包括：
金属柱塞，位于该源/漏区域上；
柱塞帽，位于该金属柱塞上；以及
一栅极帽，位于该栅极的该顶表面上，
该栅极接触件垂直延伸通过该栅极帽至该栅极，以及
该栅极帽、该柱塞帽以及该介电间隔层包括不同材料。
19.根据权利要求15所述的集成电路结构，该栅极接触件坐落于邻接该晶体管的一有源区域的该栅极的一部分上。
20.根据权利要求15所述的集成电路结构，该气隙栅极侧壁间隔件还包括位于该第一段下方的一附加段以及包括一不同于该介电间隔层的一介电间隔材料。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113658909A (zh) * 2021-08-12 2021-11-16 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2023108884A1 (zh) * 2021-12-13 2023-06-22 中国科学院微电子研究所 具有替代侧墙的纳米线/片器件及制造方法及电子设备

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11056593B2 (en) * 2017-09-12 2021-07-06 Intel Corporation Semiconductor devices with metal contacts including crystalline alloys
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US10903331B2 (en) * 2019-03-25 2021-01-26 International Business Machines Corporation Positioning air-gap spacers in a transistor for improved control of parasitic capacitance
US11264284B2 (en) * 2019-06-20 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10978573B2 (en) 2019-07-08 2021-04-13 International Business Machines Corporation Spacer-confined epitaxial growth
US11152486B2 (en) * 2019-07-15 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET semiconductor device having source/drain contact(s) separated by airgap spacer(s) from the gate stack(s) to reduce parasitic capacitance
US11587870B2 (en) 2019-08-13 2023-02-21 Micron Technology, Inc. Apparatus comprising aluminum interconnections, memory devices comprising interconnections, and related methods
US11011638B2 (en) 2019-08-26 2021-05-18 International Business Machines Corporation Transistor having airgap spacer around gate structure
US11282920B2 (en) * 2019-09-16 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air gap on gate structure and method for forming the same
US11094794B2 (en) * 2019-09-27 2021-08-17 Globalfoundries U.S. Inc. Air spacer structures
US11631612B2 (en) 2020-05-26 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102021107477A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung
US11355637B2 (en) 2020-06-30 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
TWI763185B (zh) * 2020-12-16 2022-05-01 南亞科技股份有限公司 具有氣隙區的半導體結構的製造方法
US11901427B2 (en) 2021-04-15 2024-02-13 Qualcomm Incorporated Gate contact isolation in a semiconductor
US20230016154A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with interconnect structure having air gap

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241359A (zh) * 2013-06-21 2014-12-24 联华电子股份有限公司 半导体结构及其制作方法
CN106252410A (zh) * 2015-06-15 2016-12-21 台湾积体电路制造股份有限公司 包括具有间隙或空隙的栅极间隔件的器件及其形成方法
US20170162650A1 (en) * 2015-12-03 2017-06-08 International Business Machines Corporation Finfet with reduced parasitic capacitance
CN106941118A (zh) * 2016-01-05 2017-07-11 联华电子股份有限公司 半导体结构及其制造方法
US9721897B1 (en) * 2016-09-27 2017-08-01 International Business Machines Corporation Transistor with air spacer and self-aligned contact

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7741663B2 (en) 2008-10-24 2010-06-22 Globalfoundries Inc. Air gap spacer formation
US8492224B2 (en) 2010-06-20 2013-07-23 Sandisk Technologies Inc. Metal control gate structures and air gap isolation in non-volatile memory
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
KR101887414B1 (ko) * 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
US9397004B2 (en) 2014-01-27 2016-07-19 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings
US9305835B2 (en) 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9252233B2 (en) 2014-03-12 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in FinFET structure
JP6249888B2 (ja) * 2014-06-19 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
KR102282195B1 (ko) * 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
US9515156B2 (en) 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9673293B1 (en) * 2016-02-18 2017-06-06 International Business Machines Corporation Airgap spacers
CN107346739A (zh) * 2016-05-05 2017-11-14 联华电子股份有限公司 半导体元件及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241359A (zh) * 2013-06-21 2014-12-24 联华电子股份有限公司 半导体结构及其制作方法
CN106252410A (zh) * 2015-06-15 2016-12-21 台湾积体电路制造股份有限公司 包括具有间隙或空隙的栅极间隔件的器件及其形成方法
US20170162650A1 (en) * 2015-12-03 2017-06-08 International Business Machines Corporation Finfet with reduced parasitic capacitance
CN106941118A (zh) * 2016-01-05 2017-07-11 联华电子股份有限公司 半导体结构及其制造方法
US9721897B1 (en) * 2016-09-27 2017-08-01 International Business Machines Corporation Transistor with air spacer and self-aligned contact

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113658909A (zh) * 2021-08-12 2021-11-16 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN113658909B (zh) * 2021-08-12 2023-10-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2023108884A1 (zh) * 2021-12-13 2023-06-22 中国科学院微电子研究所 具有替代侧墙的纳米线/片器件及制造方法及电子设备

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