KR102282195B1 - 저항 구조체를 갖는 반도체 장치의 제조 방법 - Google Patents

저항 구조체를 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

트랜지스터 영역 및 저항 영역을 포함하는 기판을 제공하고, 상기 저항 영역의 기판 상에 더미 게이트 구조체들, 및 하부 층간 절연층을 형성하고, 상기 하부 층간 절연층 상에 순차적으로 배치된 버퍼 절연 패턴, 저항 소자 및 식각 저지 패턴을 갖는 저항 구조체를 형성하고, 그리고 상기 식각 저지 패턴을 관통하여 상기 저항 소자에 접촉하는 저항 콘택 구조체들을 형성하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다.

Description

저항 구조체를 갖는 반도체 장치의 제조 방법{Method of fabricating semiconductor device having resistor structure}
본 발명은 저항 구조체를 갖는 반도체 장치 및 상기 반도체 장치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 장치는 능동 소자인 트랜지스터(transistor) 또는 다이오드(diode), 및 수동 소자인 저항 소자(resistor) 또는 커패시터(capacitor)를 포함할 수 있다. 이들 중 저항 소자는 집적 회로 등의 동작을 위한 소자로 활용되며,로, 금속성 물질로 형성될 수 있다. 일반적으로 다층 배선 구조를 갖는 반도체 장치에서 다층 배선들은 구리(Cu)로 이루어진 층간 비아를 통해 서로 전기적으로 연결될 수 있다., 이러한 층간 비아가 저항 소자와 직접적으로 접촉하면 층간 비아 내의 구리 성분이 저항 소자 내로 디퓨전(diffusion)되어 층간 비아 내에 보이드(voide)가 발생하여, 층간 비아의 신뢰성 문제를 야기할 수 있다. 이러한 문제를 해소하기 위한 개선된 콘택 구조체가 요구된다.
본 발명이 해결하고자 하는 과제는 층간 비아의 신뢰성을 유지할 수 있고, 콘택 홀 형성 시 저항 전극이 소실되지 않는 저항 구조체를 갖는 반도체 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 장치들을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적인 사상의 예시적인 실시 예들에 의한 반도체 장치의 제조 방법은 트랜지스터 영역 및 저항 영역을 포함하는 기판을 제공하고, 상기 트랜지스터 영역의 기판 상에 활성 게이트 구조체들을 형성하고, 상기 저항 영역의 기판 상에 더미 게이트 구조체들을 형성하고, 상기 활성 게이트 구조체들과 상기 더미 게이트 구조체들의 측벽을 덮도록 하부 층간 절연층을 상기 기판 상에 형성하고, 상기 저항 영역의 상기 더미 게이트 구조체들 및 상기 하부 층간 절연층 상에 순차적으로 적층된 버퍼 절연 패턴, 저항 소자 및 식각 저지 패턴을 포함하는 저항 구조체를 형성하고, 상기 저항 구조체를 덮도록 상기 하부 층간 절연층 상에 중간 층간 절연층을 형성하고, 상기 중간 층간 절연층 및 상기 식각 저지 패턴을 관통하여 상기 저항 소자와 접촉하는 저항 콘택 구조체들을 형성하고, 그리고 상기 중간 층간 절연층 및 상기 저항 콘택 구조체 상에 상부 층간 절연층을 형성하는 것을 포함할 수 있다..
본 발명의 기술적인 사상의 예시적인 실시 예들에 의한 반도체 장치의 제조 방법은, 트랜지스터 영역과 저항 영역을 포함하는 기판을 제공하고, 상기 기판의 상기 트랜지스터 영역에 활성 게이트 구조체들, 및 상기 기판의 상기 저항 영역에 더미 게이트 구조체들을 형성하고, 상기 활성 게이트 구조체들 사이의 상기 기판에 소스/드레인 영역들을 형성하고, 상기 활성 게이트 구조체들 사이 및 더미 게이트 구조체들 사이의 상기 기판 상에 상기 소스/드레인 영역들을 덮는 하부 층간 절연층을 형성하고, 상기 활성 게이트 구조체들, 더미 게이트 구조체들 및 상기 하부 층간 절연층 상에 버퍼 절연층, 저항 도전층 및 식각 저지층을 차례로 형성하고, 상기 버퍼 절연층, 상기 저항 도전층, 및 상기 식각 저지층을 패터닝 하여 상기 저항 영역에 버퍼 절연 패턴, 저항 소자 및 식각 저지 패턴을 포함하는 저항 구조체를 형성하되, 상기 버퍼 절연 패턴의 측면, 상기 저항 소자의 측면 및 상기 식각 저지 패턴의 측면은 실질적으로 수직으로 정렬되고, 상기 활성 게이트 구조체들, 상기 더미 게이트 구조체들, 상기 하부 층간 절연층 및 상기 저항 구조체들을 덮는 중간 층간 절연층을 형성하고, 상기 중간 층간 절연층과 상기 하부 층간 절연층 내에 상기 소스/드레인 영역들을 노출시키는 제1 콘택 홀들, 상기 중간 층간 절연층 및 상기 식각 저지 패턴 내에 상기 저항 소자를 노출시키는 제2 콘택 홀들 및 상기 중간 층간 절연층 내에 상기 활성 게이트 구조체들을 노출시키는 제3 콘택 홀들을 형성하고, 상기 제1 콘택 홀들에 소스/ 드레인 콘택 구조체들, 상기 제2 콘택 홀들 내에 저항 콘택 구조체들, 및 상기 제3 콘택 홀들 내에 게이트 콘택 구조체들을 형성하고, 그리고 상기 중간 층간 절연층 상에 상기 소스/드레인 콘택 구조체들, 상기 저항 콘택 구조체들, 및 상기 게이트 콘택 구조체들을 덮는 상부 층간 절연층을 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 반도체 장치는 저항 소자 상에 식각 저지 패턴을 형성함으로써, 저항 소자를 노출시키는 콘택 홀 형성 시 콘택 홀이 저항 소자를 관통하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명의 일 실시 예에 의한 반도체 장치는 저항 영역의 기판 상에 더미 게이트 구조체들을 형성함으로써, 층간 절연층 형성 후 평탄화하는 과정에서 층간 절연층이 과다 연마되는 것을 방지할 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 일 실시 예에 의한 반도체 장치의 개략적인 레이아웃도이다.
도 2a 내지 도 2d는 본 발명의 실시 예들에 의한 반도체 장치들을 도 1의 I-I' 및 II-II' 를 따라 절단한 개략적인 종단면도들(cross-sectional views)이다.
도 3 내지 도 21은 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법을 설명하기 위한 중단 단계의 도면들로서, 도 1의 I-I' 및 II-II' 를 따라 절단한 개략적인 종단면도들(cross-sectional views)이다..
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 장치들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 장치의 개략적인 레이아웃도이고, 도 2a 내지 도 2d는 도 1의 I-I' 및 II-II' 를 따라 절단한 개략적인 종단면도들이다.
도 1 및 도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치(100A)는 트랜지스터 영역(TA) 및 저항 영역(RA)을 포함할 수 있다.
상기 트랜지스터 영역(TA)은 기판(101), 활성(active) 게이트 구조체들(110R), 소스/드레인 영역들(120), 게이트 콘택 구조체들(130A) 및 소스/드레인 콘택 구조체들(130B)을 포함할 수 있다. 상기 트랜지스터 영역(TA)은 상기 활성 게이트 구조체들(110R)의 측벽들을 덮는 하부 층간 절연층(170a), 상기 활성 게이트 구조체들(110R) 상에 형성된 중간 층간 절연층(170b), 상기 중간 층간 절연층(170b), 상기 게이트 콘택 구조체들(130A), 및 상기 소스/드레인 콘택 구조체들(130B) 상에 형성된 상부 층간 절연층(170c)을 더 포함할 수 있다.
상기 기판(101)은 벌크(bulk) 단결정 실리콘 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 상기 기판(101)은 상기 기판(101) 상으로 돌출된 핀들을 포함할 수 있다.
상기 활성 게이트 구조체들(110R)은 각각 게이트 버퍼 절연 패턴(111), 게이트 절연 패턴(112), 게이트 전극(113), 게이트 스페이서 패턴(114) 및 게이트 캡핑 패턴(115)을 포함할 수 있다. 상기 활성 게이트 구조체들(110R)은 소스/드레인 영역들(120)과 더불어 트랜지스터들을 구성하며, 트랜지스터들 동작에 활용될 수 있다.
상기 게이트 버퍼 절연 패턴(111)은 상기 기판(101) 상에 형성되며 상기 기판(101)과 접촉할 수 있다. 상기 게이트 버퍼 절연 패턴(111)은 상기 기판(101)의 표면이 산화되어 형성된 산화된 실리콘(oxidized silicon)을 포함할 수 있다.
상기 게이트 절연 패턴(112)은 상기 게이트 버퍼 절연 패턴(111) 상에 형성되며, 상기 게이트 버퍼 절연 패턴(111)과 접촉할 수 있다. 상기 게이트 절연 패턴(112)은 상기 게이트 전극(113)의 하면 및 측면들을 감싸도록 "U"자 모양의 종단면을 가질 수 있다. 상기 게이트 절연 패턴(112)은 하프늄 산화물(HfO) 같은 금속 산화물을 포함할 수 있다.
상기 게이트 전극(113)은 텅스텐(W) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다. 상기 게이트 절연 패턴(112)의 상면과 상기 게이트 전극(113)의 상면은 동일한 평면(co-planar)일 수 있다.
상기 게이트 스페이서 패턴(114)은 상기 게이트 절연 패턴(112)의 외부 측면들 상에 형성될 수 있다. 상기 게이트 스페이서 패턴(114)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서 패턴(114)의 상면은 상기 게이트 절연 패턴(112)의 상면 및 상기 게이트 전극(113)의 상면보다 높은 레벨일 수 있다.
상기 게이트 캡핑 패턴(115)은 상기 게이트 절연 패턴(112), 및 상기 게이트 전극(113) 상에 형성될 수 있다. 예를 들어, 상기 게이트 캡핑 패턴(115)의 하면은 상기 게이트 절연 패턴(112)의 상면 및 상기 게이트 전극(113)의 상면에 접촉할 수 있다. 또한, 상기 게이트 캡핑 패턴(115)의 측면은 상기 게이트 스페이서 패턴(114)의 내부 측면들과 접촉할 수 있다. 상기 게이트 캡핑 패턴(115)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 캡핑 패턴(115)의 상면은 상기 게이트 스페이서 패턴(114)의 상면과 동일한 평면(co-planar)일 수 있다.
상기 소스/드레인 영역들(120)은 상기 기판(101) 내에 도핑된 N형 또는 P형 불순물을 포함할 수 있다. 상기 N형 불순물은 인(P) 또는 비소(As)를 포함할 수 있다. 상기 P형 불순물은 붕소(B)를 포함할 수 있다. 상기 소스/드레인 영역들(120)은 반도체 에피텍셜 층을 포함할 수 있다. 예를 들면, 에피텍셜 층은 SiGe, Si, 또는 SiC를 포함할 수 있다. 상기 소스/드레인 영역들(120)은 금속-실리사이드를 포함할 수 있다. 예를 들어, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다.
상기 게이트 콘택 구조체들(130A)은 글루(glue) 패턴(131), 배리어 패턴(132) 및 코어 패턴(133)을 포함할 수 있다.
상기 글루 패턴(131)은 상기 게이트 전극(133)과 직접적으로 접촉할 수 있다. 상기 글루 패턴(131)은 티타늄(Ti)을 포함할 수 있다.
상기 배리어 패턴(132)은 상기 글루 패턴(131) 상에 형성될 수 있다. 상기 배리어 패턴(132)은 상기 코어 패턴(133)의 하면 및 측면들을 감싸는 "U"자 모양의 종단면을 가질 수 있다. 상기 배리어 패턴(132)은 티타늄 질화물(TiN)을 포함할 수 있다.
상기 코어 패턴(133)은 텅스텐(W)을 포함할 수 있다. 상기 배리어 패턴(132)의 상면 및 상기 코어 패턴(133)의 상면은 동일한 평면(co-planar)일 수 있다.
상기 소스/드레인 콘택 구조체들(130B)은 실리사이드 패턴(131S), 배리어 패턴(132) 및 코어 패턴(133)을 포함할 수 있다.
상기 소스/드레인 영역(120) 상에 실리사이드 패턴(131S)이 형성될 수 있다. 실리사이드 패턴(131S)은 상기 소스/드레인 영역들(120)과 직접적으로 접촉할 수 있다. 상기 실리사이드 패턴(131S)은 티타늄 실리사이드(TiSi)를 포함할 수 있다.
상기 배리어 패턴(132)은 상기 실리사이드 패턴(131S) 상에 형성될 수 있다. 상기 배리어 패턴(132)은 상기 코어 패턴(133)의 하면 및 측면들을 감싸는 "U"자 모양의 종단면을 가질 수 있다. 상기 배리어 패턴(132)은 티타늄 질화물(TiN)을 포함할 수 있다.
상기 코어 패턴(133)은 텅스텐(W)을 포함할 수 있다. 상기 배리어 패턴(132)의 상면 및 상기 코어 패턴(133)의 상면은 동일한 평면(co-planar)일 수 있다.
상기 하부 층간 절연층(170a)은 상기 활성 게이트 구조체들(110R)의 측면들을 덮을 수 있다. 예를 들어, 상기 하부 층간 절연층(170a)은 상기 게이트 스페이서 패턴(114)의 외부 측면들과 직접적으로 접촉할 수 있다. 상기 하부 층간 절연층(170a)은 FSG(fluorosilicate glass) 또는 TEOS(tetraethyl orthosilicate) 같은 실리콘 산화물을 포함할 수 있다.
상기 중간 층간 절연층(170b)은 상기 하부 층간 절연층(170a) 및 상기 활성 게이트 구조체들(110R)을 덮도록 상기 하부 층간 절연층(170a) 및 상기 활성 게이트 구조체들(110R) 상에 형성될 수 있다. 상기 중간 층간 절연층(170b)은 상기 게이트 콘택 구조체들(130A)의 측면들 및 상기 소스/드레인 콘택 구조체들(130B)의 측면들을 감쌀 수 있다. 상기 중간 층간 절연층(170b)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연층(170c)은 상기 중간 층간 절연층(170b), 상기 게이트 콘택 구조체들(130A) 및 상기 소스/드레인 콘택 구조체들(130B)을 덮도록 상기 중간 층간 절연층(170b), 상기 게이트 콘택 구조체들(130A) 및 상기 소스/드레인 콘택 구조체들(130B) 상에 형성될 수 있다. 상기 상부 층간 절연층(170c)은 실리콘 산화물을 포함할 수 있다.
상기 저항 영역(RA)은 기판(101), 더미(dummy) 게이트 구조체들(110D), 저항 구조체(150), 및 저항 콘택 구조체들(130C)을 포함할 수 있다. 상기 저항 영역(RA)은 상기 더미 게이트 구조체들(110D)의 측면들을 감싸는 하부 층간 절연층(170a), 상기 더미 게이트 구조체들(110D) 상에 적층된 중간 층간 절연층(170b) 및 상기 저항 콘택 구조체들(130C) 상에 적층된 상부 층간 절연층(170c)을 더 포함할 수 있다.
상기 더미(dummy) 게이트 구조체들(110D)은 각각 게이트 버퍼 절연 패턴(111), 게이트 절연 패턴(112), 게이트 전극(113), 게이트 스페이서 패턴(114) 및 게이트 캡핑 패턴(115)을 포함할 수 있다. 더미 게이트 구조체들(110D)은 트랜지스터를 구성하지 않고, 트랜지스터 동작에 활용되지 않는다. 더미 게이트 구조체들(110D) 사이의 기판(101) 내에 소스/드레인 영역은 형성되지 않는다.
상기 게이트 버퍼 절연 패턴(111)은 상기 기판(101) 상면에 접촉할 수 있다. 상기 게이트 버퍼 절연 패턴(111)은 상기 기판(101)의 표면이 산화되어 형성된 산화된 실리콘(oxidized silicon)을 포함할 수 있다.
상기 게이트 절연 패턴(112)은 상기 게이트 버퍼 절연 패턴(111) 상에 형성될 수 있다. 상기 게이트 절연 패턴(112)은 상기 게이트 전극(113)의 하면 및 측면들을 감싸는 "U"자 모양의 종단면을 가질 수 있다. 상기 게이트 절연 패턴(112)은 하프늄 산화물(HfO) 같은 금속 산화물을 포함할 수 있다.
상기 게이트 전극(113)은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다. 상기 게이트 절연 패턴(112)의 상면과 상기 게이트 전극(113)의 상면은 동일 평면(co-planar)을 이룰 수 있다.
상기 게이트 스페이서 패턴(114)은 상기 게이트 절연 패턴(112)의 측면들 상에 형성될 수 있다. 상기 게이트 스페이서 패턴(114)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서 패턴(114)의 상면은 상기 게이트 절연 패턴(112)의 상면 및 상기 게이트 전극(113)의 상면보다 높을 수 있다.
상기 게이트 캡핑 패턴(115)은 상기 게이트 절연 패턴(112)의 상부 및 상기 게이트 전극(113)의 상부 상에 형성될 수 있다. 예를 들어, 상기 게이트 캡핑 패턴(115)의 하면은 상기 게이트 절연 패턴(112)의 상면 및 상기 게이트 전극(113)의 상면과 직접적으로 접촉할 수 있다. 또한, 상기 게이트 캡핑 패턴(115)의 측면은 상기 게이트 스페이스 패턴(114)의 내부 측면과 직접적으로 접촉할 수 있다. 상기 게이트 캡핑 패턴(115)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 캡핑 패턴(115)의 상면은 상기 게이트 스페이서 패턴(114)의 상면과 동일 평면(co-planar)을 이룰 수 있다.
상기 저항 구조체(150)는 버퍼 절연 패턴(151), 저항 소자(152) 및 식각 저지(retard) 패턴(153)을 포함할 수 있다.
상기 버퍼 절연 패턴(151)은 상기 더미 게이트 구조체들(110D) 및 상기 하부 층간 절연층(170a) 상에 형성될 수 있다. 예를 들어, 상기 버퍼 절연 패턴(151)의 하면은 상기 더미 게이트 구조체들(110D)의 상면 및 상기 하부 층간 절연층(170a)의 상면과 직접적으로 접촉할 수 있다. 상기 버퍼 절연 패턴(151)은 상기 더미 게이트 구조체들(110D) 중 일부를 덮도록 형성될 수 있다. 예를 들어, 상기 버퍼 절연 패턴(151)은 HDP-oxide(high-density plasma oxide)처럼 상기 하부 층간 절연층(170a) 보다 치밀한 실리콘 산화물을 포함할 수 있다. . 일부 실시 예에 따르면, 상기 더미 게이트 구조체들(110D)이 형성되지 않고, 하부 층간 절연층(170a)이 저항 영역(RA)의 기판(101)을 덮을 수 있다.
상기 저항 소자(152)는 상기 버퍼 절연 패턴(151) 상에 형성될 수 있다. 상기 저항 소자(152)는 텅스텐 실리사이드(WSi)를 포함할 수 있다. 상기 식각 저지 패턴(153)은 상기 저항 소자(152) 상에 형성될 수 있다. 상기 식각 저지 패턴(153)의 측면과 상기 버퍼 절연 패턴(151)의 측면 및 상기 저항 소자(152)의 측면은 수직으로 정렬될 수 있다. 상기 식각 저지 패턴(153)은 실리콘 질화물을 포함할 수 있다. 상기 식각 저지 패턴(153)은 상기 저항 콘택 구조체들(130C)의 하부 측면들을 감쌀 수 있다.
상기 저항 콘택 구조체들(130C)은 각각 실리사이드 패턴(131S), 배리어 패턴(132) 및 코어 패턴(133)을 포함할 수 있다. 일부 실시예에 따르면, 실리사이드 패턴(131S)은 형성되지 않을 수 있다.
상기 실리사이드 패턴(131S)은 상기 저항 소자(152)와 직접적으로 접촉할 수 있다. 상기 실리사이드 패턴(131S)은 티타늄 실리사이드(TiSi)를 포함할 수 있다.
상기 배리어 패턴(132)은 상기 실리사이드 패턴(131S) 상에 형성될 수 있다. 상기 배리어 패턴(132)은 상기 코어 패턴(133)의 하면 및 측면들을 감싸는 "U"자 모양의 종단면을 가질 수 있다. 상기 배리어 패턴(132)의 하부 측면들은 상기 식각 저지 패턴(153)에 직접적으로 접촉할 수 있다. 상기 배리어 패턴(132)은 티타늄 질화물(TiN)을 포함할 수 있다.
상기 코어 패턴(133)은 텅스텐(W)을 포함할 수 있다. 상기 배리어 패턴(132)의 상면 및 상기 코어 패턴(133)의 상면은 동일한 평면(co-planar)을 이룰 수 있다.
상기 하부 층간 절연층(170a)은 상기 더미 게이트 구조체들(110D)의 측면들을 덮을 수 있다. 예를 들어, 상기 하부 층간 절연층(170a)은 상기 더미 게이트 구조체들(110D)의 상기 게이트 스페이서 패턴(114)의 외부 측면들과 직접적으로 접촉할 수 있다. 상기 하부 층간 절연층(170a)은 실리콘 산화물을 포함할 수 있다.
상기 중간 층간 절연층(170b)은 상기 하부 층간 절연층(170a), 상기 더미 게이트 구조체들(110D), 및 상기 저항 구조체(150)를 덮도록 상기 하부 층간 절연층(170a) 및 상기 더미 게이트 구조체들(110D) 상에 형성될 수 있다. 상기 중간 층간 절연층(170b)은 상기 저항 콘택 구조체들(130C)의 측면들을 감쌀 수 있다. 예를 들어, 상기 중간 층간 절연층(170b)은 상기 저항 컨택 구조체들(130C)의 배리어 패턴(132)의 외부 측면들과 직접적으로 접촉할 수 있다. 상기 중간 층간 절연층(170b)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연층(170c)은 상기 중간 층간 절연층(170b), 및 상기 저항 콘택 구조체들(130C)을 덮도록 상기 중간 층간 절연층(170b), 및 상기 저항 콘택 구조체들(130C) 상에 형성될 수 있다. 상기 상부 층간 절연층(170c)은 실리콘 산화물을 포함할 수 있다.
이상, 본 발명의 일 실시 예에 의한 반도체 장치(100A)에 대하여 설명하였다. 본 발명의 일 실시 예에 의한 반도체 장치(100A)는 저항 소자 상에 식각 저지 패턴을 추가로 형성함으로써, 저항 소자를 노출시키는 콘택 홀 형성 시 콘택 홀이 저항 소자를 관통하는 것을 방지할 수 있다. 또한, 이와 같이 콘택 홀이 저항 소자를 관통하는 것을 방지함으로써, 콘택 홀 내부에 형성되는 콘택 구조체의 하단을 실리사이드화(silicidation)할 수 있으므로, 콘택 구조체와 저항 소자 간의 접촉 불량을 방지할 수 있다. 즉 콘택 구조체가 저항 소자로부터 박리(delamination)되는 현상을 방지할 수 있다.
또한, 본 발명의 일 실시 예에 의한 반도체 장치(100A)는 저항 영역의 기판 상에 더미 게이트 구조체들을 형성함으로써, 층간 절연층 형성 후 평탄화하는 과정에서 층간 절연층이 과다 연마되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시 예에 의한 반도체 장치(100A)는 저항 소자 하부에 버퍼 절연 패턴을 형성함으로써, 저항 소자를 노출시키는 콘택 홀 형성 시 콘택 홀이 저항 소자를 관통하더라도 하부에 위치한 더미 게이트 구조체들의 캡핑 패턴에 영향이 미치는 것을 방지할 수 있다.
도 1 및 도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치(100B)는 도 2a와 비교하여, 저항 구조체(150)에서 버퍼 절연 패턴(151)이 생략될 수 있다. 이에 따라, 저항 구조체(150)의 저항 소자(152)가 하부 층간 절연층(170a)의 상면 및 더미 게이트 구조체들(110D)의 상면에 직접적으로 접촉할 수 있다.
도 1 및 도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치(100C)는 도 2a와 비교하여, 저항 소자(152)와 접촉하는 저항 콘택 구조체(130C)의 하단부가 저항 전극(152)의 내부로 연장될 수 있다.
도 1 및 도 2d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치(100D)는 도 2a와 비교하여, 저항 구조체(150)에서 버퍼 절연 패턴(151)이 생략될 수 있고, 저항 소자(152)와 접촉하는 저항 콘택 구조체(130C)의 하단부가 저항 전극(152)의 내부로 돌출될 수 있다.
도 3내지 도 21은 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법을 설명하기 위한 중단 단계의 도면들로서, 도 1의 I-I' 및 II-II' 를 따라 절단한 개략적인 종단면도들(cross-sectional views)이다.
도 3을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 기판(101) 상에 희생 버퍼 절연층(8a), 희생층(10a) 및 하드 마스크층(20a)을 형성하는 것을 포함할 수 있다. 이때, 상기 희생 버퍼 절연층(8a), 희생층(10a) 및 하드 마스크층(20a)은 트랜지스터 영역(TA) 및 저항 영역(RA)에 모두 형성될 수 있다.
상기 기판(101)은 벌크(bulk) 실리콘 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 상기 기판(101)은 기판(101) 상으로 돌출된 핀들을 포함할 수 있다. 상기 희생 버퍼 절연층(8a)을 형성하는 것은 상기 기판(101)의 표면을 산화시키는 것을 포함할 수 있다. 상기 희생층(10a)을 형성하는 것은 증착 공정을 수행하여 폴리실리콘(polysilicon) 층을 형성하는 것을 포함할 수 있다. 상기 하드 마스크층(20a)을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물 층을 형성하는 것을 포함할 수 있다.
도 4을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 희생 버퍼 절연층(8a), 희생층(10a) 및 하드 마스크층(20a)을 선택적으로 식각하여 예비 게이트 구조체들(110P)을 형성하는 것을 포함할 수 있다. 상기 예비 게이트 구조체들(110P)은 각각 패터닝된 희생 버퍼 절연 패턴(8), 희생 패턴(10) 및 하드 마스크 패턴(20)을 포함할 수 있다. 이때, 상기 예비 게이트 구조체들(110P)은 트랜지스터 영역(TA) 및 저항 영역(RA)에 모두 형성될 수 있다.
도 5및 도 6을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 예비 게이트 구조체들(110P)의 측면들 상에 게이트 스페이서 패턴(114)을 형성하고 트랜지스터 영역(TA)의 상기 게이트 스페이서 패턴들(114) 사이의 기판(101) 내에 소스/드레인 영역들(120)을 형성하는 것을 포함할 수 있다.
상기 예비 게이트 구조체들(110P)의 측면들 상에 게이트 스페이서 패턴(114)을 형성하는 것은 기판(101) 상에 실리콘 질화막과 같은 절연막을 증착하고, 드라이 에칭 공정을 수행하여 상기 예비 게이트 구조체들(110P)의 측면에 게이트 스페이서 패턴(114)를 형성하는 것을 포함할 수 있다. 상기 예비 게이트 구조체들(110P)의 상면 및 상기 기판(101)의 상면에 형성된 절연막은 선택적으로 제거될 수 있다.
상기 소스/드레인 영역들(120을 형성하는 것은 상기 게이트 스페이서 패턴들(114) 사이로 노출된 기판(101) 내에 불순물 이온들을 주입하여 불순물층들을 형성하는 것을 포함할 수 있다. 상기 불순물 이온들은 보론(B), 인(P), 및/또는 비소(As)를 포함할 수 있다. 상기 소스/드레인 영역들(120)은 트랜지스터 영역(TA)에 형성될 수 있다. 상기 소스/드레인 영역들(120)은 저항 영역(RA)에는 형성되지 않는다. 일부 실시예에 따르면, 상기 소스/드레인 드레인들(120)을 형성하는 것은 상기 게이트 스페이서 패턴들(114) 사이의 기판(101)을 일부 제거하여 리세스 영역을 형성하고, 상기 리세스 영역에 불순물을 포함하는 에피텍셜 층을 형성하는 것을 포함할 수 있다. 상기 에피텍셜 층은 SiGe, Si, SiC를 포함할 수 있다.
도 7을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 예비 게이트 구조체들(110P)을 감싸는 하부 층간 절연층(170a)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 하부 층간 절연층(170a)은 상기 예비 게이트 구조체들(110P)의 측면들 상에 형성된 상기 게이트 스페이서 패턴(114)의 외부 측면을 덮을 수 있다. 상기 하부 층간 절연층(170a)을 형성하는 것은 증착 공정을 수행하여 상기 예비 게이트 구조체들(110P), 게이트 스페이서 패턴(114) 및 기판(101)의 노출된 부분을 덮도록 절연 물질층을 형성하고, CMP 공정 같은 평탄화 공정을 수행하여 하드 마스크 패턴(20)을 노출시키는 것을 포함할 수 있다. 이때, 상기 예비 게이트 구조체들(110P)의 측면들 상에 형성된 상기 게이트 스페이서 패턴(114)의 상면이 노출될 수 있다.
도 8을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 노출된 하드 마스크 패턴(20)과 상기 희생 패턴(10)을 제거하여 공간(S)을 형성하는 것을 포함할 수 있다. 노출된 하드 마스크 패턴(20)을 먼저 제거하여 희생 패턴(10)을 노출시킬 수 있다. 이때, 상기 게이트 스페이서 패턴(114) 역시 상기 하드 마스크 패턴(20)의 두께와 대응되는 깊이까지 제거될 수 있다. 이어서 희생 패턴(10)을 제거하여 게이트 스페이서 패턴(114) 내에 공간(S)이 형성될 수 있다. 이 때, 희생 버퍼 절연 패턴(8)도 제거될 수 있다.
도 9를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 공간(S) 내에 게이트 버퍼 절연 패턴(111), 게이트 절연층(112a) 및 게이트 전극층(113a)을 형성하는 것을 포함할 수 있다. 게이트 버퍼 절연 패턴(111)을 형성하는 것은 상기 기판(101)을 산화시켜 실리콘 산화막을 형성하는 것을 포함할 수 있다. 상기 게이트 절연층(112a)을 형성하는 것은 증착 공정을 수행하여 하프늄 산화물(HfO)과 같이 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 상기 공간(S)으로 노출된 게이트 버퍼 절연 패턴(111)의 상면들, 게이트 스페이서 패턴(114)의 측면들 및 하부 층간 절연층(170a)의 측면들과 하부 층간 절연층(170a)의 상면들 상에 콘포멀하게 형성하는 것을 포함할 수 있다. 상기 게이트 전극층(113a)은 증착 공정을 수행하여 텅스텐 또는 알루미늄(Al)을 공간(S)을 채우도록 상기 게이트 절연층(112a) 상에 형성하는 것을 포함할 수 있다.
도 10 및 도 11를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 CMP와 같은 평탄화 공정을 수행하여 게이트 절연 패턴(112), 게이트 전극(113)을 형성하고, 형성된 상기 게이트 절연 패턴(112) 및 게이트 전극(113)을 리세스하는 것을 포함할 수 있다. 게이트 전극(113) 형성 시에 게이트 스페이서 패턴(114)도 평탄화 공정으로 일부 제거될 수 있다.
상기 게이트 절연막(112)과 게이트 전극(113)을 리세스하는 것은 에치백 공정을 수행하여 게이트 절연막(112)의 일부와 게이트 전극(113)의 일부를 제거하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(112)의 상면과 상기 게이트 전극(113)의 상면은 동일한 평면(co-planar)일 수 있고, 상기 게이트 스페이서 패턴(114)의 상면은 상기 게이트 절연 패턴(112)의 상면 및 상기 게이트 전극(113)의 상면보다 높을 수 있다.
도 12를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 게이트 절연 패턴(112) 및 상기 게이트 전극(113) 상에 게이트 캡핑 패턴(115)을 형성하는 것을 포함할 수 있다. 상기 게이트 캡핑 패턴(115)을 형성하는 것은 상기 게이트 절연 패턴(112) 및 게이트 전극(113) 상부의 리세스된 공간을 채우면서 상기 게이트 스페이서 패턴(114)의 상부 표면 및 하부 층간 절연층(170a)의 상부 표면을 덮는 실리콘 질화물 층을 형성하고, CMP 같은 평탄화 공정을 수행하여 게이트 스페이서 패턴(114) 및 하부 층간 절연층(170a)을 노출시키는 것을 포함할 수 있다.
본 단계를 수행함으로써, 게이트 버퍼 절연 패턴(111), 게이트 절연 패턴(112), 게이트 전극(113), 게이트 스페이서 패턴(114) 및 게이트 캡핑 패턴(115)을 갖는 게이트 구조체들(110)을 형성할 수 있다. 이때, 상기 게이트 구조체들(110)은 트랜지스터 영역(TA)에 형성되는 활성 게이트 구조체들(110R) 및 저항 영역(RA)에 형성되는 더미(dummy) 게이트 구조체들(110D)을 포함할 수 있다. 상기 활성 게이트 구조체들(110R)은 소스/드레인 영역들(120)과 함깨 트랜지스터들을 구성하며, 트랜지스터들 동작에 활용될 수 있다. 상기 더미 게이트 구조체들(110D)은 트랜지스터들을 구성하지 않고, 트랜지스터들 동작에 활용되지 않는다. 일부 실시예에 따르면, 더미 영역(RA)에 더미 게이트 구조체들(110D)은 형성되지 않을 수 있다. 이에 따라 하부 층간 절연층(170a)만 형성될 수 있다.
도 13을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 게이트 구조체들(110) 및 하부 층간 절연층(170a) 상에 버퍼 절연층(151a), 저항 도전층(152a) 및 식각 저지층(153a)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 버퍼 절연층(151a)을 형성하는 것은 상기 게이트 구조체들(110) 및 하부 층간 절연층(170a) 상에 증착 공정을 수행하여 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 상기 저항 도전층(152a)을 형성하는 것은 상기 버퍼 절연층(151a) 상에 증착 공정을 수행하여 금속 실리사이드 층을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드 층은 텅스텐 실리사이드(WSi)를 포함할 수 있다. 상기 식각 저지층(153a)을 형성하는 것은 상기 저항 도전층(152a) 상에 증착 공정을 수행하여 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 일부 실시예에 따르면, 상기 버퍼 절연층(151a)이 형성되지 않고, 상기 저항 도전층(152a)와 식각 저지층(153a)이 하부 층간 절연층(170a) 상에 순차적으로 형성될 수 있다.
도 14를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 버퍼 절연층(151a), 저항 도전층(152a) 및 식각 저지층(153a)을 선택적으로 제거하여 저항 영역(RA)의 더미 게이트 구조체들(100D) 및 하부 층간 절연층(170a) 상에 저항 구조체(150)를 형성하는 것을 포함할 수 있다. 상기 저항 구조체(150)는 버퍼 절연 패턴(151), 저항 소자(152) 및 식각 저지 패턴(153)을 포함할 수 있다. 버퍼 절연 패턴(151)의 측면, 저항 소자(152)의 측면 및 식각 저지 패턴(153)의 측면은 실질적으로 수직으로 정렬될 수 있다. 일부 실시예에 따르면, 저항 구조체(150)는 도 2b에 도시된 바와 같이 저항 소자(152) 및 식각 저지 패턴(153)만을 포함할 수 있다.
도 15을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 게이트 구조체들(110R, 110D), 하부 층간 절연층(170a) 및 저항 구조체(150)를 덮는 중간 층간 절연층(170b)을 형성하는 것을 포함할 수 있다. 상기 중간 층간 절연층(170b)을 형성하는 것은 증착 공정을 수행하여 상기 게이트 구조체들(110R, 110D), 하부 층간 절연층(170a), 및 저항 구조체(150) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다.
도 16 및 도 17을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 중간 층간 절연층(170b)을 관통하여 소스/드레인 영역들(120)을 노출시키는 제1 콘택 홀들(CH1), 저항 소자(152)를 노출시키는 제2 콘택 홀들(CH2) 및 활성 게이트 구조체들(110R)의 게이트 전극들(113)을 노출시키는 제3 콘택 홀들(CH3)을 형성하는 것을 포함할 수 있다. 이때, 상기 제1 콘택 홀들(CH1)과 제2 콘택 홀들(CH2) 및 제3 콘택 홀들(CH3)은 동시에 형성될 수 있다. 일부 실시예에 따르면, 상기 제1 콘택 홀들(CH1)과 제2 콘택 홀들(CH2)을 먼저 형성한 다음, 제3 콘택 홀들(CH3)을 형성할 수도 있다. 또는, 상기 제2 콘택 홀들(CH2)과 제3 콘택 홀들(CH3)을 먼저 형성한 다음, 제1 콘택 홀들(CH1)을 형성할 수도 있다.
예를 들어, 제1 콘택 홀들(CH1)과 제2 콘택 홀들(CH2) 및 제3 콘택 홀들(CH3)이 동시에 형성되는 경우, 도 16에 도시한 바와 같이, 제2 콘택 홀들(CH2)이 저항 구조체(150)의 식각 저지 패턴(153) 상에 도달하기 전까지는 제1 콘택 홀들(CH1)과 제2 콘택 홀들(CH2) 및 제2 콘택 홀들(CH3)은 각각 동일한 속도로 형성될 수 있다. 이후, 상기 제2 콘택 홀들(CH2)이 식각 저지 패턴(153) 상에 도달하게 되면, 실리콘 산화물을 포함하는 중간 층간 절연층(170b) 및 하부 층간 절연층(170a) 보다 식각 속도가 느린 실리콘 질화물을 포함하는 식각 저지 패턴(153)에 의해 제2 콘택 홀들(CH2)이 형성되는 속도는 제1 콘택 홀들(CH1) 및 제3 콘택 홀들(CH3)이 형성되는 속도보다 느려질 수 있다. 이에 따라, 제1 콘택 홀들(CH1) 및 제3 콘택 홀들(CH3)이 각각 소스/드레인 영역들(120) 및 게이트 전극(113)을 노출시킬 때까지 제2 콘택 홀들(CH2)은 저항 소자(152)를 식각하지 않을 수 있다. 즉, 도 17에 도시한 바와 같이, 제1 콘택 홀들(CH1)과 제3 콘택 홀들(CH3)이 각각 소스/드레인 영역들(120) 및 게이트 전극(113)을 노출시키는 깊이로 형성되는 동안 제2 콘택 홀들(CH2)은 식각 저지 패턴(153)만을 관통할 수 있다.
또한, 제3 콘택 홀들(CH3)이 활성 게이트 구조체들(100R)의 게이트 캡핑 패턴(115) 상에 도달하게 되면, 제3 콘택 홀들(CH3)이 형성되는 속도는 제1 콘택 홀들(CH1)이 형성되는 속도보다 느려질 수 있다. 이에 따라, 도 17에 도시한 바와 같이, 제1 콘택 홀들(CH1)과 제2 콘택 홀들(CH2) 및 제3 콘택 홀들(CH3)의 수직 방향 길이가 서로 다를 수 있다. 일부 실시예에 따르면, 제2 콘택 홀들(CH2) 형성 시에 식각 저지 패턴(153)은 관통되고, 저항 소자(152)의 일부도 제거될 수 있다. 이에 따라, 제2 콘택 홀들(CH2)은 저항 소자(152) 내로 연장될 수 있다.
도 18을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 제1 콘택 홀들(CH1), 제2 콘택 홀들(CH2) 및 제3 콘택 홀들(CH3)의 내부에 글루(glue) 패턴(131) 및 배리어 층(132a)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 글루 패턴(131)을 형성하는 것은 PVD 증착 공정을 수행하여 상기 제1 내지 제3 콘택 홀들(CH1, CH2, CH3)의 하부에 선택적으로 금속 물질층을 형성하는 것을 포함할 수 있다. 상기 금속 물질층은 티타늄(Ti)을 포함할 수 있다. 상기 배리어 층(132a)을 형성하는 것은 상기 글루 패턴(131)의 상면, 상기 제1 내지 제3 콘택 홀(CH1, CH2, CH3)의 내벽들 및 상기 중간 층간 절연층(170b)의 상면에 금속 질화물 층을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 금속 질화물 층은 티타늄 질화물(TiN)을 포함할 수 있다.
도 19를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 소스/드레인 영역들(120) 및 상기 저항 소자(152)의 상면들 상에 실리사이드 패턴(131S)을 형성하는 것을 포함할 수 있다. 상기 실리사이드 패턴(131S)을 형성하는 것은 상기 글루 패턴(131)을 열처리하여 실리사이드화(silicidation)하는 것을 포함할 수 있다. 상기 실리사이드 패턴(131S)은 티타늄 실리사이드(TiSi)를 포함할 수 있다. 상기 저항 소자(152)의 상면 상에 형성된 상기 티타늄 실리사이드를 포함하는 실리사이드 패턴(131S)은 상기 저항 소자(152)의 상면 상에 형성된 상기 글루 패턴(131)이 텅스텐 실리사이드를 포함하는 상기 저항 소자(152)와 반응하여 형성될 수 있다
도 20를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 제1 내지 제3 콘택 홀들(CH1, CH2, CH3)의 각각의 내부를 채우는 코어층(133a)을 형성하는 것을 포함할 수 있다. 상기 코어층(133a)을 형성하는 것은 증착 공정을 수행하여 제1 콘택 홀들(CH1), 제2 콘택 홀들(CH2) 및 제3 콘택 홀들(CH3)의 내부를 채우는 금속 물질층을 형성하는 것을 포함할 수 있다. 상기 금속 물질층은 텅스텐(W)을 포함할 수 있다.
도 21을 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 CMP 같은 평탄화 공정을 수행하여 상기 활성 게이트 구조체들(110R)과 접촉하는 게이트 콘택 구조체들(130A), 소스/드레인 영역들(120)과 접촉하는 소스/드레인 콘택 구조체들(130B) 및 저항 구조체(150)의 저항 소자(152)와 접촉하는 저항 콘택 구조체들(130C)을 형성하는 것을 포함할 수 있다. 일부 실시예에 따르면, 상기 저항 콘택 구조체들(130C)의 하단은 도 2C에 도시된 바와 같이, 저항 소자(152) 내로 연장될 수 있다. 이에 따라, 상기 저항 콘택 구조체들(130C)의 하단은 상기 저항 소자(152) 내에 배치될 수 있다.
도 2A를 참조하면, 본 발명의 일 실시 예에 의한 반도체 장치를 제조하는 방법은 상기 게이트 콘택 구조체들(130A), 소스/드레인 콘택 구조체들(130B), 저항 콘택 구조체들(130C) 및 중간 층간 절연층(170b)을 덮는 상부 층간 절연층(170c)을 형성하는 것을 포함할 수 있다. 상기 상부 층간 절연층(170c)을 형성하는 것은 증착 공정을 수행하여 상기 게이트 콘택 구조체들(130A), 소스/드레인 콘택 구조체들(130B), 저항 콘택 구조체들(130C) 및 중간 층간 절연층(170b) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다.
도 22는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 장치들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 22를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 장치들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 디바이스 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 콘트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 장치들을 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 콘트롤러 및 메모리 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A ~ 100D: 반도체 장치
101: 기판
110: 게이트 구조체들 110P: 예비 게이트 구조체들
110R: 활성 게이트 구조체들 110D: 더미 게이트 구조체들
111a: 게이트 버퍼 절연층 111: 게이트 버퍼 절연 패턴
112a: 게이트 절연층 112: 게이트 절연 패턴
113a: 게이트 전극층 113: 게이트 전극
114a: 게이트 스페이서층 114: 게이트 스페이서 패턴
115a: 게이트 캡핑층 115: 게이트 캡핑 패턴
120: 소스/드레인 영역
130A: 게이트 콘택 구조체 130B: 소스/드레인 콘택 구조체
130C: 저항 콘택 구조체
131: 글루 패턴 131S: 실리사이드 패턴
132a: 배리어층 132: 배리어 패턴
133a: 코어층 133: 코어 패턴
150: 저항 구조체
151a: 버퍼 절연층 151: 버퍼 절연 패턴
152a: 저항 도전층 152: 저항 소자
153a: 식각 저지층 153: 식각 저지 패턴
170a: 하부 층간 절연층 170b: 중간 층간 절연층
170c: 상부 층간 절연층 8a: 희생 게이트 버퍼 절연층
8: 희생 게이트 버퍼 패턴
10a: 희생층 10: 희생 패턴
20a: 하드 마스크 층 20: 하드 마스크 패턴
TA: 트랜지스터 영역 RA: 저항 영역
CH1: 제1 콘택 홀 CH2: 제2 콘택 홀
CH3: 제3 콘택 홀 S: 공간

Claims (19)

  1. 트랜지스터 영역 및 저항 영역을 포함하는 기판을 제공하고,
    상기 트랜지스터 영역의 기판 상에 활성 게이트 구조체들을 형성하고,
    상기 저항 영역의 기판 상에 더미 게이트 구조체들을 형성하고,
    상기 활성 게이트 구조체들과 상기 더미 게이트 구조체들의 측벽들을 덮도록 하부 층간 절연층을 상기 기판 상에 형성하고,
    상기 저항 영역의 상기 더미 게이트 구조체들 및 상기 하부 층간 절연층 상에 순차적으로 적층된 버퍼 절연 패턴, 저항 소자 및 식각 저지 패턴을 포함하는 저항 구조체를 형성하되, 상기 저항 구조체가 상기 더미 게이트 구조체들을 사이에 두고 상기 기판과 수직 방향으로 이격되도록 상기 저항 구조체를 형성하고,
    상기 저항 구조체를 덮도록 상기 하부 층간 절연층 상에 중간 층간 절연층을 형성하고,
    상기 저항 영역에서 상기 중간 층간 절연층 및 상기 식각 저지 패턴을 관통하여 상기 저항 소자와 접촉하는 저항 콘택 구조체들을 형성하고, 그리고
    상기 중간 층간 절연층 및 상기 저항 콘택 구조체들 상에 상부 층간 절연층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 트랜지스터 영역의 상기 활성 게이트 구조체들 사이의 상기 기판에 소스/드레인 영역들을 형성하는 것을 더 포함하고,
    상기 소스/드레인 영역들은 상기 하부 층간 절연층에 의해 덮이는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 트랜지스터 영역의 상기 중간 층간 절연층을 관통하는 게이트 콘택 구조체들 및 상기 중간 층간 절연층과 상기 하부 층간 절연층을 관통하는 소스/드레인 콘택 구조체들을 형성하고, 그리고
    상기 중간 층간 절연층 상에 상기 소스/드레인 콘택 구조체들 및 상기 게이트 콘택 구조체들을 덮도록 상기 상부 층간 절연층을 형성하는 것을 더 포함하고,
    상기 소스/드레인 콘택 구조체들은 상기 소스/드레인 영역들과 접촉하고, 상기 게이트 콘택 구조체들은 상기 활성 게이트 구조체들과 접촉하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 게이트 콘택 구조체들의 각각을 형성하는 것은,
    텅스텐을 포함하는 코어 패턴을 형성하고,
    상기 코어 패턴의 하면 및 측면들을 감싸는 금속 질화물을 포함하는 배리어 패턴을 형성하고, 그리고
    상기 배리어 패턴 아래에 배치되며 상기 활성 게이트 구조체들 각각과 접촉하는 금속 물질을 포함하는 글루 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 소스/드레인 콘택 구조체들의 각각을 형성하는 것은,
    텅스텐을 포함하는 코어 패턴을 형성하고,
    상기 코어 패턴의 하면 및 측면들을 감싸는 금속 질화물을 포함하는 배리어 패턴을 형성하고, 및
    상기 배리어 패턴 아래에 배치되며 상기 소스/드레인 영역들 각각과 접촉하는 실리사이드 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 저항 영역에서 상기 버퍼 절연 패턴의 측면, 상기 저항 소자의 측면 및 상기 식각 저지 패턴의 측면은 수직으로 정렬되는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 저항 콘택 구조체들의 각각을 형성하는 것은,
    상기 저항 영역에서 텅스텐을 포함하는 코어 패턴을 형성하고,
    상기 코어 패턴의 하면 및 측면들을 감싸는 금속 질화물을 포함하는 배리어 패턴을 형성하고, 및
    상기 배리어 패턴 아래에 배치되며 상기 저항 소자와 접촉하는 실리사이드 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 저항 소자는 텅스텐 실리사이드를 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 식각 저지 패턴은 실리콘 질화물을 포함하는 반도체 장치의 제조 방법.
  10. 트랜지스터 영역과 저항 영역을 포함하는 기판을 제공하고,
    상기 기판의 상기 트랜지스터 영역에 활성 게이트 구조체들을, 및 상기 기판의 상기 저항 영역에 더미 게이트 구조체들을 형성하고,
    상기 활성 게이트 구조체들 사이의 상기 기판에 소스/드레인 영역들을 형성하고,
    상기 활성 게이트 구조체들 사이 및 상기 더미 게이트 구조체들 사이의 상기 기판 상에 상기 소스/드레인 영역들을 덮는 하부 층간 절연층을 형성하고,
    상기 활성 게이트 구조체들, 상기 더미 게이트 구조체들 및 상기 하부 층간 절연층 상에 버퍼 절연층, 저항 도전층 및 식각 저지층을 순차적으로 형성하고,
    상기 버퍼 절연층, 상기 저항 도전층 및 상기 식각 저지층을 패터닝하여 상기 저항 영역에 버퍼 절연 패턴, 저항 소자 및 식각 저지 패턴을 포함하는 저항 구조체를 형성하되, 상기 저항 구조체가 상기 더미 게이트 구조체들을 사이에 두고 상기 기판과 수직 방향으로 이격되도록 상기 저항 구조체를 형성하고, 상기 버퍼 절연 패턴의 측면, 상기 저항 소자의 측면 및 상기 식각 저지 패턴의 측면은 수직으로 정렬되고,
    상기 활성 게이트 구조체들, 상기 더미 게이트 구조체들, 상기 하부 층간 절연층 및 상기 저항 구조체를 덮는 중간 층간 절연층을 형성하고,
    상기 트랜지스터 영역에서 상기 중간 층간 절연층과 하부 층간 절연층 내에 상기 소스/드레인 영역들을 노출시키는 제1 콘택 홀들, 상기 저항 영역에서 상기 중간 층간 절연층 및 상기 식각 저지 패턴 내에 상기 저항 소자를 노출시키는 제2 콘택 홀들, 및 상기 트랜지스터 영역에서 상기 중간 층간 절연층 내에 상기 활성 게이트 구조체들을 노출시키는 제3 콘택 홀들을 형성하고,
    상기 제1 콘택 홀들 내에 소스/드레인 콘택 구조체들, 상기 제2 콘택 홀들 내에 저항 콘택 구조체들, 상기 제3 콘택 홀들 내에 게이트 콘택 구조체들을 형성하고, 그리고
    상기 중간 층간 절연층 상에 상기 소스/드레인 콘택 구조체들, 상기 저항 콘택 구조체들, 및 상기 게이트 콘택 구조체들을 덮는 상부 층간 절연층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 저항 영역에서 상기 저항 콘택 구조체들은 상기 저항 소자의 내부로 연장하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 콘택 홀들, 상기 제2 콘택 홀들 및 상기 제3 콘택 홀들은 동시에 형성되는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 소스/드레인 콘택 구조체들, 상기 저항 콘택 구조체들, 및 상기 게이트 콘택 구조체들을 형성하는 것은,
    상기 제1 및 상기 제2 콘택 홀들 각각의 하부에 실리사이드 패턴을 형성하고, 상기 제3 콘택 홀들 하부에 도전성 패턴을 형성하고;
    상기 제1 내지 제3 콘택홀들 내벽에 배리어층을 형성하고;
    상기 배리어층 상에 상기 제1 내지 제3 콘택 홀들을 채우도록 금속 물질층을 형성하고,
    상기 배리어 층과 상기 금속 물질층을 평탄화하여 상기 제1 내지 제 3 콘택 홀들 각각에 배리어 패턴 및 금속 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 실리사이드 패턴을 형성하는 것은,
    상기 제1 콘택 홀들 및 상기 제2 콘택 홀들 하부에 선택적으로 상기 도전성 패턴을 형성하고, 및
    상기 도전성 패턴을 열처리하여 실리사이드화하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제10 항에 있어서,
    상기 하부 층간 절연층은 실리콘 산화물을 포함하고,
    상기 버퍼 절연 패턴은 상기 하부 층간 절연층보다 치밀한(denser) 실리콘 산화물을 포함하는 반도체 장치의 제조 방법.
  16. 트랜지스터 영역과 저항 영역을 포함하는 기판을 제공하고,
    상기 기판의 상기 저항 영역에 더미 게이트 구조체들을 형성하고,
    상기 저항 영역에서 상기 더미 게이트 구조체들 상에 저항 소자를 형성하되, 상기 저항 소자가 상기 더미 게이트 구조체들을 사이에 두고 상기 기판과 수직 방향으로 이격되도록 상기 저항 소자를 형성하고,
    상기 저항 영역에서 상기 저항 소자를 노출하는 개구들을 가지는 식각 저지 패턴을 상기 저항 소자 상에 형성하고,
    상기 식각 저지 패턴에 있는 상기 개구들 내에서 상기 저항 소자 상에 실리사이드 패턴을 포함하는 저항 콘택 구조체들을 형성하는 것을 포함하고,
    상기 저항 소자의 측면 및 상기 식각 저지 패턴의 측면은 수직으로 정렬되고,
    상기 저항 콘택 구조체들을 형성하는 것은,
    상기 실리사이드 패턴 상에 배리어 패턴을 형성하고,
    상기 배리어 패턴 상에 코어 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 저항 영역에서 상기 더미 게이트 구조체들 상에 버퍼 절연 패턴을 형성하는 것을 더 포함하고,
    상기 저항 영역에서 상기 저항 소자를 형성하는 것은 상기 버퍼 절연 패턴 상에 상기 저항 소자를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 저항 영역에서 상기 더미 게이트 구조체들 상에 상기 저항 소자를 덮도록 층간 절연층을 형성하는 것을 더 포함하고,
    상기 저항 콘택 구조체들이 상기 층간 절연층 및 상기 식각 저지 패턴을 관통하여 상기 저항 소자에 접할 수 있도록 상기 층간 절연층은 상기 식각 저지 패턴에 있는 상기 개구들에 대응하여 형성된 개구들을 가지는 반도체 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 저항 소자는 텅스텐 실리사이드를 포함하고, 상기 식각 저지 패턴은 실리콘 질화물을 포함하고, 상기 실리사이드 패턴은 티타늄 실리사이드를 포함하는 반도체 장치의 제조 방법.
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