KR20060030200A - 반도체 장치의 금속 배선층 형성 방법 - Google Patents

반도체 장치의 금속 배선층 형성 방법 Download PDF

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Abstract

반도체 장치의 금속 배선층 형성 방법이 개시된다. 소정의 회로 패턴을 포함하는 반도체 기판 상에 순차적으로 형성된 제1 금속층 및 캡핑막을 패터닝하여 금속 패턴과 캡핑 패턴을 형성한다. 상기 금속 패턴과 캡핑 패턴이 형성된 기판 상에 층간 절연층을 형성한다. 상기 층간 절연층을 패터닝하여 상기 캡핑 패턴을 노출시키는 예비 콘택홀을 형성한다. 상기 노출된 캡핑 패턴과, 상기 금속 패턴과 상기 캡핑 패턴의 반응에 의해 상기 금속 패턴과 상기 캡핑 패턴 사이에 형성된 저항 불순물층을 건식 식각 공정을 통해 제거하여 상기 금속 패턴을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 매립하는 제2 금속층을 형성한다. 상기와 같이, 상기 도전 패턴에 식각 손상을 주지 않으면서 상기 저항 불순물층을 제거하는 2단계의 콘택홀 형성 공정을 적용하여 콘택 저항과 금속 배선 저항이 낮은 금속 배선층을 용이하게 형성할 수 있다.

Description

반도체 장치의 금속 배선층 형성 방법{Method of forming a metal wiring layer in a semiconductor device}
도 1 내지 도 3은 종래의 반도체 장치의 금속 배선층 형성 방법들을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 기판 110 : 제1 금속층
112 : 금속 패턴 120 : 캡핑막
122 : 캡핑 패턴 130 : 저항 불순물층
150 : 층간 절연층 152 : 층간 절연층 패턴
160 : 예비 콘택홀 170 : 콘택홀
180 : 베리어막 190 : 제2 금속층
본 발명은 반도체 장치의 금속 배선층 형성 방법에 관한 것으로서, 보다 상 세하게는 콘택 저항과 금속 배선 저항이 낮은 반도체 금속 배선층 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도와 응답 속도를 향상하기 위한 주요한 기술로는 다층 배선을 이용한 금속 배선층이 상용화되고 있다.
상기 다층 금속 배선층 제조 공정은, 캡핑막이 증착된 하나의 금속 배선층을 형성한 후, 상기 금속 배선층이 형성된 기판 상에 절연체를 형성하는 단계와, 상기 절연체를 평탄화하는 단계와, 상기 절연체를 부분적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 금속 물질을 매립하는 단계와, 상기 절연체 상에 다른 금속 배선층을 형성하는 단계를 반복 순차적으로 수행함으로서 이루어진다.
그러나, 상기 콘택홀을 형성하기 위해 상기 절연체를 부분적으로 제거하는 통상적인 이방성 식각 공정을 수행하면, 상기 콘택홀의 하부에 기 형성된 금속 배선층이 과식각(over etch)되어 식각 손상(etch damage)을 입게 됨으로써 상기 금속 배선의 저항이 증가한다. 또한, 상기 캡핑막 물질과 금속 배선층의 반응으로 생성된 저항 불순물층으로 인해 콘택 저항이 크게 증가하는 불량이 발생한다. 따라서, 다층 배선 구조의 콘택홀과 금속 배선을 형성하는데 있어서 보다 우수한 전기적 특성을 얻기 위한 정교한 공정 기술이 요구되고 있다.
미합중국 특허 제 5,360,995(Grass, et al.)호 및 대한민국 특허 제 256110호에는 상기 금속 배선층으로서 알루미늄(Al)을 사용하여 콘택 저항과 금속 배선 저항이 낮은 금속 배선층을 형성하는 방법에 대한 일 실시예가 개시되어 있다.
도 1 내지 도 3은 종래의 금속 배선층 형성 방법들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소정의 회로 패턴들(미도시)이 형성된 기판(10) 상에 금속 배선층인 알루미늄 리드(aluminum lead, 12)와 캡핑막(capping layer, 14)을 순차적으로 형성한다. 상기 캡핑막(14)은 후속하는 포토리소그래피 공정에서 반사 방지막(antireflection coating)으로서 기능하며, 질화 티타늄(TiN)으로 이루어지는 것이 바람직하다.
상기 캡핑막(14) 상에 층간 절연막(16)과 포토레지스트층(미도시)을 순차적으로 형성한 후, 상기 포토레지스트층을 식각 마스크로 하여 상기 층간 절연막(16)을 부분적으로 제거하는 통상의 이방성 식각 공정을 수행함으로써 상기 알루미늄 리드(12)를 노출시키는 콘택홀(18)들을 형성한다.
그러나, 상기 콘택홀(18)을 형성하기 위한 상기 이방성 식각 공정을 수행하면, 상기 캡핑막(14) 뿐만 아니라 상기 알루미늄 리드(12)의 일부를 과식각하게 된다. 여기서, 상기 알루미늄 리드(12) 과식각시 식각 가스 성분인 CF4 또는 CHF3이 상기 알루미늄 리드(12)와 반응하여 불화 알루미늄(AlFx)계 폴리머(19)가 생성되고, 이 폴리머(19)가 상기 콘택홀(18)의 저면 또는 측벽에 잔류막(residue)으로 남게 된다. 이 후, 상기 포토레지스트층과 상기 폴리머(19)를 제거하기 위한 애싱(ashing) 및 스트립(strip) 공정에서 상기 알루미늄 리드(12)의 일부가 케미컬에 의해 손상되어 상기 알루미늄 리드(12)의 저항이 증가하는 문제점이 발생한다.
한편, 도 1에 도시되지는 않았지만, 상기 캡핑막(14) 물질로 사용되는 질화 티타늄(TiN)과 그 하부의 알루미늄 리드(12)의 일부가 반응하여 캡핑막(14)과 알루미늄 리드(12) 사이의 계면에서 질화 알루미늄(AlNx)이 형성된다. 상기 저항이 높은 알루미늄 질화물로 인해 콘택 저항이 증가하여 반도체 장치의 불량을 유발하게 된다.
상술한 문제점들을 해결하기 위해, 상기 알루미늄 리드(12)를 형성한 후, 상기 캡핑막(14)을 티타늄-질화 티타늄(Ti/TiN)의 이중막으로 형성하는 공정을 적용한다.
도 2를 참조하면, 소정의 회로 패턴들(미도시)이 형성된 기판(20) 상에 알루미늄 리드(22)를 형성한 후, 상기 알루미늄 리드(22) 상에 티타늄막(미도시)을 형성한다. 상기 기판(20)을 열처리함으로써 상기 티타늄막을 상기 알루미늄 리드(22)와와 반응시켜 상기 알루미늄 리드(22) 상부(upper portion)에 티타늄 알루미늄층(TiAl3 ,23)을 형성한다. 이어서, 기 형성된 티타늄 알루미늄층(23) 상에 반사방지막인 질화 티타늄막(24)을 증착한다.
상기 질화 티타늄막(24) 상에 층간 절연막(26)과 포토레지스트층(미도시) 순차적으로 증착하고, 상기 층간 절연막(26)을 부분적으로 식각하여 콘택홀(28)들을 형성한다. 상기 식각 공정시 상기 티타늄 알루미늄층(23)을 식각 정지막으로 이용하여 상기 알루미늄 리드(22)가 과식각되지 않도록 한다. 그러나, 상기 티타늄 알루미늄층(23)이 형성됨에 따라 상기 알루미늄 리드(22)의 단면적이 감소하므로 알루미늄 배선층의 저항이 증가하는 다른 문제점을 유발한다.
도 3은 또 다른 종래 기술의 예로서, 알루미늄 리드(32)가 형성된 기판(30) 상에 티타늄막(33)과 질화 티타늄막(34)과 층간 절연막(36)을 순차적으로 증착한다. 상기 티타늄막(33)은 상기 알루미늄 리드(32)와 상기 질화 티타늄막(34)이 반응하는 것을 막는 반응 방지막이며, 상기 질화 티타늄막(34)은 반사 방지막이다.
이어서, 상기 층간 절연막(34)을 부분적으로 식각하여 상기 질화 티타늄막(34)의 상부를 노출시키는 콘택홀(38)들을 형성시킨다. 상기 식각 공정은 상기 질화 티타늄막(34)과 상기 층간 절연막(36)에 대한 식각 선택비가 우수한 가스를 사용하여 수행하기 때문에 상기 알루미늄 리드(32)가 노출되지 않는다.
그러나, 상기 티타늄막(33) 증착 후 후속하는 다수의 고온 공정에서 기판(30)이 열처리되는 효과가 발생한다. 이에 따라, 상기 티타늄막(33)이 알루미늄 리드(32)의 일부와 반응하여 티타늄 알루미늄층(미도시)이 형성되고, 상기 티타늄 알루미늄층으로 인해 상기 알루미늄 리드(32)의 저항이 증가한다.
따라서, 상술한 종래의 금속 배선 형성 방법으로는 콘택 저항이 증가하는 불량을 방지할 수 있으나, 금속 배선의 저항이 증가하는 다른 문제를 유발한다.
따라서, 본 발명의 목적은 안정된 콘택 저항과 낮은 금속 배선 저항을 가지 는 금속 배선층 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 금속 배선층 형성 방법은, 기판 상에 순차적으로 형성된 제1 금속층 및 캡핑막을 패터닝하여 금속 패턴과 캡핑 패턴을 형성하는 단계와, 상기 금속 패턴과 캡핑 패턴이 형성된 기판 상에 층간 절연층을 형성하는 단계와, 상기 층간 절연층을 패터닝하여 상기 캡핑 패턴을 노출시키는 예비 콘택홀을 형성하는 단계와, 상기 노출된 캡핑 패턴과, 상기 금속 패턴과 상기 캡핑 패턴의 반응에 의해 상기 금속 패턴과 상기 캡핑 패턴 사이에 형성된 저항 불순물층을 건식 식각 공정을 통해 제거하여 상기 금속 패턴을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하는 제2 금속층을 형성하는 단계를 포함한다.
상기 금속 배선층 형성 방법에 따르면, 콘택홀을 형성하기 전에 예비 콘택홀 형성 단계를 거치기 때문에 알루미늄 배선층이 과식각되는 것을 방지한다. 그리고, 콘택홀 형성시 상기 제1 금속층의 상부(upper portion)에 존재하는 저항 불순물층을 제거한다. 이에 따라, 안정된 저항을 가지는 콘택홀과 낮은 저항을 가지는 금속 배선층을 용이하게 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 금속 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
먼저 도 4를 참조하면, 소정의 회로 패턴들(미도시)이 형성된 반도체 기판(100) 상에 금속 물질을 증착하여 제1 금속층(110)을 형성한다. 상기 금속 물질로는 알루미늄(Al)이 사용될 수 있으며, 상기 제1 금속층(110)의 전기적 특성을 향상시키기 위해 약 1퍼센트 미만의 중량 퍼센트의 실리콘(Si)과 구리(Cu) 중에서 적어도 하나가 함유된 알루미늄 합금이 사용될 수도 있다. 상기 제1 금속층(110)은 스퍼터링 공정 등을 적용하여 형성한다.
이어서, 상기 제1 금속층(110) 상에 캡핑막(120)을 형성한다. 상기 캡핑막(120)은 내열성 금속이 포함된 반사 방지막이며, 질화 티타늄막(TiN)이 바람직하다. 상기 질화 티타늄으로 이루어진 캡핑막(120) 형성은 PECVD(plasma enhanced chemial vapor deposition)공정을 이용하는 것이 바람직하다.
이 때, 도 4에 도시되지는 않았지만, 상기 PECVD 공정에서 사용되는 DC 파워와 플라즈마 에너지로 인해 상기 질화 티타늄으로 이루어진 캡핑막(120)의 일부가 상기 알루미늄으로 이루어진 제1 금속층(110)이 반응하여 저항 불순물층(130)으로 전환된다.
구체적으로, 상기 제1 금속층(110)이 알루미늄(Al)을 포함하는 금속물질로 이루어져 있고, 캡핑막(120)이 질화 티타늄(TiN)으로 형성되면, 상기 저항 불순물층은 질화 알루미늄(AlNx)으로 생성되며, 상기 저항 불순물층(130)은 이후 콘택 저항을 크게 증가시켜 반도체 장치의 불량을 유발한다.
상기 반사 방지막은 후속 사진 식각 공정을 수행할 때, 포토마스크 상에 형 성된 크롬(Cr) 패턴의 에지(edge) 부분을 통과하는 빛의 회절에 의해 입사광이 상기 제1 금속층(110)의 표면 상에서 난반사되는 것을 방지하기 위한 것이다.
도 5를 참조하면, 상기 캡핑막(120)과 제1 금속층(110)을 패터닝하여 캡핑 패턴(122)과 금속 패턴(112)을 형성한다. 구체적으로, 상기 캡핑막(120) 상에 포토리소그래피 공정을 적용하여 상기 캡핑 패턴(122)과 금속 패턴(112)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성한다. 여기서, 상기 캡핑막(120)은 상기 포토리소그래피 공정을 수행하는 동안 반사 방지막으로서 기능한다.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 캡핑막(120)과 제1 금속층(110)으로부터 상기 캡핑 패턴(122)과 금속 패턴(112)을 수득한다. 상기 포토레지스트 패턴은 캡핑 패턴(122)과 금속 패턴(112)을 형성한 후 애싱 및 스트립 공정을 통해 제거한다.
상기 금속 패턴(112), 저항 불순물층(130) 및 캡핑 패턴(122)이 형성된 기판(100) 상에 절연 물질을 증착하여 층간 절연층(150)을 형성한다. 상기 층간 절연층(150)은 상기 금속 패턴(112)과 캡핑 패턴(122)이 충분히 매몰되도록 형성되며, BPSG, PSG, USG, PE-TEOS 산화물, HDP 산화물 등과 같은 실리콘 산화물로 이루어질 수 있다. 이어서, 상기 층간 절연막(150)의 표면을 화학적 기계적 연마 공정(chemical mechanical polishing)과 같은 평탄화 공정을 통해 평탄화시킨다.
도 6을 참조하면, 이방성 식각 공정을 이용하여 상기 평탄화된 층간 절연층(150)의 일부분을 식각하여 상기 캡핑 패턴(122)의 일부가 노출되는 예비 콘택홀(160)을 형성한다. 구체적으로, 상기 층간 절연층(150) 상에 포토리소그래피 공정 을 적용하여 상기 예비 콘택홀(160)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 층간 절연층(150)으로부터 예비 콘택홀(160)들을 구비하는 층간 절연층 패턴(152)을 수득한다. 상기 포토레지스트 패턴은 상기 층간 절연층 패턴(152)을 형성한 후 애싱 및 스트립 공정을 통해 제거한다.
여기서, 상기 예비 콘택홀(160) 형성을 위한 식각 가스는 CHF3, CF4를 포함하며, 상기 캡핑 패턴(122) 물질인 질화 티타늄막(TiN)에 대한 우수한 식각 선택비를 가지는 혼합 가스를 사용한다. 즉, 상기 예비 콘택홀(160) 형성을 위한 식각 공정시 상기 캡핑 패턴(122)을 식각 정지막으로 사용하여 상기 금속 패턴(112)이 노출되지 않도록 한다.
한편, 상술한 금속 패턴(112) 및 캡핑 패턴(122) 형성 공정, 층간 절연층(150) 형성 공정, 층간 절연층(150)의 평탄화 공정 및 예비 콘택홀(160) 형성 공정을 거치면서 기판(100)이 열처리되는 효과가 발생한다. 이에 따라, 상기 금속 패턴(112)과 캡핑 패턴(122)이 계속 반응하여 저항 불순물층(130)의 두께가 더 증가할 수도 있다.
그러나, 도 7을 참조하면, 상기 예비 콘택홀(160)에 의해 노출된 캡핑 패턴(122)및 상기 콘택 저항에 의한 반도체 장치의 불량을 유발하는 저항 불순물층(130)을 건식 식각 공정을 이용하여 제거함으로써 금속 패턴(112)의 상부(upper portion)의 일부를 노출시키는 콘택홀(170)을 형성한다.
상기 건식 식각 공정은 상기 층간 절연막 패턴(152)과 캡핑 패턴(122)에 대한 식각 선택비가 우수한 식각 가스를 사용하여 수행한다. 구체적으로, 상기 식각 가스로는 염소(Cl2) 가스를 포함하며, 산화 실리콘과 질화 티타늄 사이의 식각 선택비가 1 : 5 이상인 혼합 가스를 사용한다. 따라서, 상기 식각 공정 후에도 상기 예비 콘택홀(160)의 수직 프로파일(profile)의 별다른 변화없이, 상기 예비 콘택홀(160) 저면의 질화 티타늄막을 제거할 수 있다.
또한, 상기 저항 불순물층(130)을 이루는 물질인 질화 알루미늄(AlNx)에 대해서도 질화 티타늄(TiN)과 동일한 식각 선택비를 가지기 때문에, 상기 식각 공정을 이용하면 상기 예비 콘택홀(160) 저면의 캡핑 패턴(122) 및 저항 불순물층(130)을 동시에 제거할 수 있다. 따라서, 상기 저항 불순물층(130)이 제거된 콘택홀(170)을 용이하게 형성할 수 있어, 상기 저항 불순물층(130)에 의해 콘택 저항이 증가하는 문제점을 방지할 수 있다.
부가적으로, 상기 식각 과정에서는 폴리머(polymer)와 같은 잔류물(residue)이 생성되지 않는다. 통상적으로 염소 가스를 기본으로 하는 식각 가스는 알루미늄과 쉽게 반응하지 않기 때문이다. 이에 따라, 상기 콘택홀(170)을 형성 후 상기 금속 패턴(112)이 노출되더라도, 부가적인 애싱 또는 스트립 공정을 진행하지 않아도 되므로 상기 노출된 알루미늄이 케미컬에 의해 손상되는 문제는 발생하지 않는다.
도 8을 참조하면, 상기 콘택홀(170)의 내부 면들 및 층간 절연층 패턴(152)상에 베리어막(180)을 형성한다. 상기 베리어막(180)은 고융점 특성을 가지는 내열 성 금속 또는 내열성 금속을 포함하는 합금 물질을 사용한다. 특히, 티타늄과 질화 티타늄을 포함하는 다층막으로 형성하는 것이 바람직하다.
이어서, 상기 베리어막(180) 상에 금속 물질을 증착하여 상기 콘택홀(170)을 매립하는 제2 금속층(190)을 형성한다. 상기 금속 물질로는 콘택홀(170)에 용이하게 매몰되는 특성을 가진 텅스텐(W)이 바람직하다.
상기 텅스텐을 증착시에 육불화 텅스텐(WF6) 가스를 사용한다. 상기 육불화 텅스텐 가스는 상기 베리어막(180)에 의해 금속 패턴(112)으로 확산되지 않도록 기능하므로, 상기 콘택홀(170)의 저면에 콘택 저항을 증가시키는 원치않는 불순물이 형성되는 것을 방지한다.
본 발명에 의하면, 금속 배선층 형성 공정에서 콘택홀 형성시 2단계의 식각 공정을 통해 금속 배선층의 저항을 증가하는 원인이 되는 금속 배선층의 식각 손상을 방지하고, 캡핑막과 금속 배선층의 반응으로 생성되는 저항 불순물층을 제거한다. 따라서, 콘택 저항과 금속 배선 저항이 증가하는 불량이 최소화되어 반도체 장치의 신뢰성이 향상되는 효과가 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 기판 상에 순차적으로 형성된 제1 금속층 및 캡핑막을 패터닝하여 금속 패턴과 캡핑 패턴을 형성하는 단계;
    상기 금속 패턴과 캡핑 패턴이 형성된 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 패터닝하여 상기 캡핑 패턴을 노출시키는 예비 콘택홀을 형성하는 단계;
    상기 노출된 캡핑 패턴과, 상기 금속 패턴과 상기 캡핑 패턴의 반응에 의해 상기 금속 패턴과 상기 캡핑 패턴 사이에 형성된 저항 불순물층을 건식 식각 공정을 통해 제거하여 상기 금속 패턴을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 제2 금속층을 형성하는 단계를 포함하는 반도체 장치의 금속 배선층 형성 방법.
  2. 제1 항에 있어서, 상기 제1 금속층은 알루미늄(Al) 또는 알루미늄 합금을 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선층 형성 방법.
  3. 제1 항에 있어서, 상기 캡핑막은 질화 티타늄(TiN)을 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선층 형성 방법.
  4. 제1 항에 있어서, 상기 콘택홀을 형성하기 위한 상기 건식 식각 공정에서 사용하는 식각 가스는 상기 층간 절연막과 상기 캡핑막 사이의 식각 선택비가 1 : 5 이상인 가스를 사용하는 것을 특징으로 하는 반도체 장치의 금속 배선층 형성 방법.
  5. 제1 항에 있어서, 상기 제1 금속층은 알루미늄(Al)으로 이루어지고, 상기 캡핑막은 질화 티타늄(TiN)으로 이루어지며, 상기 저항 불순물층은 상기 알루미늄과 상기 질화 티타늄의 반응에 의해 형성된 알루미늄 질화물인 것을 특징으로 하는 반도체 장치의 금속 배선층 형성 방법.
  6. 제1 항에 있어서, 상기 층간 절연층 형성 후에 상기 층간 절연층을 화학적 기계적 연마 공정을 이용하여 표면을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선층 형성 방법.
  7. 제1 항에 있어서, 상기 콘택홀 형성 후에 상기 콘택홀의 내부 면들 상에 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선층 형성 방법.
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