KR100750943B1 - 반도체 장치의 배선 구조물 및 그 형성 방법 - Google Patents

반도체 장치의 배선 구조물 및 그 형성 방법 Download PDF

Info

Publication number
KR100750943B1
KR100750943B1 KR1020060061792A KR20060061792A KR100750943B1 KR 100750943 B1 KR100750943 B1 KR 100750943B1 KR 1020060061792 A KR1020060061792 A KR 1020060061792A KR 20060061792 A KR20060061792 A KR 20060061792A KR 100750943 B1 KR100750943 B1 KR 100750943B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
film
opening
contact
layer pattern
Prior art date
Application number
KR1020060061792A
Other languages
English (en)
Inventor
배기순
최세령
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060061792A priority Critical patent/KR100750943B1/ko
Priority to US11/771,939 priority patent/US7956386B2/en
Application granted granted Critical
Publication of KR100750943B1 publication Critical patent/KR100750943B1/ko
Priority to US13/099,816 priority patent/US20110207271A1/en
Priority to US13/722,662 priority patent/US8710673B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

케미컬에 의한 콘택 불량이 개선되는 배선 구조물은, 기판 상에 구비되고 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막과, 상기 제1 개구부 내부의 일부분을 채우는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상부면 가장자리를 덮으면서 상기 제1 개구부 내부에 구비되는 링 형상의 캡핑막 패턴과, 상기 캡핑막 패턴 및 제1 층간 절연막 상에 구비되고, 상기 캡핑막 패턴 중심 부위를 관통하여 제1 콘택 플러그의 상부면을 노출하는 제2 개구부를 갖는 제2 층간 절연막 및 상기 제2 개구부 내부에 구비되어 상기 제1 콘택 플러그와 접속하는 제2 콘택 플러그를 포함한다. 상기 배선 구조물은 캡핑막 패턴이 구비되어 있어 콘택 플러그 내부로 케미컬의 침투를 저지할 수 있는 구조를 갖는다. 때문에, 상기 배선 구조물에서의 콘택 불량이 감소될 수 있다.

Description

반도체 장치의 배선 구조물 및 그 형성 방법{Electric wiring structure in semiconductor device and method for forming the same}
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 2 내지 도 6은 도 1에 도시된 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 배선 구조물을 포함하는 DRAM장치를 나타내는 단면도이다.
도 8 내지 도 13은 도 7에 도시된 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 배선 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 케미컬 침투에 의한 접촉 불량이 감소되는 배선 구조물 및 그 형성 방법에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라, 반도체 장치에서 전기적 신호를 전송하는 콘택 플러그 및 도전성 라인 등을 포함하는 배선에 대한 요구도 매우 엄격해지고 있다.
최근에 반도체 장치가 고집적화됨에 따라 도전성 라인들의 선폭 및 상기 도전성 라인 간의 간격이 매우 감소되고 있다. 그러므로, 상기 도전성 라인들을 목표한 선폭 및 간격을 갖도록 패터닝하는 것이 매우 어려워지고 있다.
또한, 도전성 라인들을 서로 연결시키는 콘택 플러그를 불량 없이 정위치에 형성하는 것이 매우 어려워지고 있다. 더구나, 상기 콘택 플러그의 종횡비가 높아짐에 따라 상기 콘택 플러그를 형성하는 공정이 더욱 어려워지고 있다.
이하에서는, 상기 콘택 플러그를 형성하는 과정에서 빈번하게 발생되는 불량에 대해 설명한다.
상기 콘택 플러그를 형성하기 위해서는 사진 식각 공정을 통한 콘택홀 형성 과정이 선행되어야 한다. 그런데, 상기 콘택홀의 사이즈가 감소됨에 따라 상기 콘택홀의 미스 얼라인 마진도 감소하게 되어, 콘택 미스 얼라인 불량이 빈번하게 발생된다. 상기 미스 얼라인 불량이 발생되는 경우 상기 콘택홀은 원하지 않는 주변부의 도전 영역을 노출시킬 수 있다. 이 경우, 상기 콘택홀 내에 도전 물질을 채워넣어 콘택 플러그를 완성하면, 상기 콘택 플러그는 주변부의 도전 영역과 전기적으로 연결되는 브릿지 불량이 발생하게 된다.
또한, 상기 콘택홀을 형성하기 위한 건식 식각 공정을 수행한 이 후에는 케미컬을 사용하는 습식 세정 공정 또는 콘택홀을 확장시키기 위한 습식 식각 공정을 수반할 수 있다. 이 때, 상기 세정 또는 습식 식각 공정이 과도하게 수행되는 경우, 상기 케미컬이 기 형성되어 있었던 이웃하는 하부 콘택 플러그에까지 침투하여 상기 콘택 플러그에 불량을 유발시킬 수 있다. 특히, 상기 콘택홀이 정위치에 형성되지 않고 미스 얼라인되어 형성된 경우에, 기 형성된 이웃하는 하부 콘택 플러그로 케미컬이 침투하기가 더욱 쉬워지게 된다.
예를 들어, 상기 케미컬이 상기 콘택 플러그의 상부 또는 측부로 침투하는 경우 상기 콘택 플러그를 이루는 도전 물질이 녹아내리거나 부식될 수 있다. 상기와 같이 콘택 플러그를 이루는 도전 물질의 일부가 제거되는 경우, 상기 콘택 플러그의 접촉 저항이 증가되거나 또는 상기 콘택 플러그가 상 하부의 도전성 패턴과 접촉되지 않는 등의 문제가 발생하게 된다.
특히, 최근에는 상기 콘택 플러그로서 반응성이 높은 금속 또는 금속 실리사이드가 포함되는 경우가 많아서 상기 케미컬의 침투에 따른 불량이 증가되고 있다.
따라서, 본 발명의 제1 목적은 케미컬 침투에 의한 접촉 불량이 감소되는 배선 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기한 배선 구조물의 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물 은, 기판 상에 구비되고 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막과, 상기 제1 개구부 내부의 일부분을 채우는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상부면 가장자리를 덮으면서 상기 제1 개구부 내부에 구비되는 링 형상의 캡핑막 패턴과, 상기 캡핑막 패턴 및 제1 층간 절연막 상에 구비되고, 상기 캡핑막 패턴 중심 부위를 관통하여 제1 콘택 플러그의 상부면을 노출하는 제2 개구부를 갖는 제2 층간 절연막 및 상기 제2 개구부 내부에 구비되어 상기 제1 콘택 플러그와 접속하는 제2 콘택 플러그를 포함한다.
상기 제1 콘택 플러그는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
그리고, 상기 제2 콘택 플러그는 금속 물질을 포함한다. 구체적으로, 상기 제2 콘택 플러그는 상기 제1 콘택 플러그와 접촉되는 부위에서 금속 실리사이드 물질로 이루어지고, 상기 금속 실리사이드 물질 상에서는 금속 물질로 이루어진다.
상기 캡핑막 패턴은 실리콘 질화물로 이루어질 수 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 배선 구조물은, 기판 상에 구비되고 콘택 형성 영역을 노출하는 제1 및 제2 개구부들을 갖는 제1 층간 절연막과, 상기 제1 개구부들 내부에 구비되고, 제1 도전막 패턴 및 상기 제1 도전막 패턴의 상부면 가장자리를 덮는 링 형상의 제1 캡핑막 패턴이 적층된 형상을 갖는 제1 콘택 구조물들과, 상기 제2 개구부들 내부에 구비되고, 제2 도전막 패턴 및 상기 제2 도전막 패턴의 상부면의 일부를 덮는 제2 캡핑막 패턴이 적층된 형상을 갖는 제2 콘택 구조물들과, 상기 제1 및 제2 캡핑막 패턴 및 제1 층간 절연막 상에 구비되고, 상기 제1 캡핑막 패턴의 중심부위를 관통하여 상기 제1 도 전막 패턴의 상부면을 노출하는 제3 개구부를 갖는 제2 층간 절연막과, 상기 제3 개구부 내부 및 상기 제2 층간 절연막 상에 구비되어, 상기 제1 도전막 패턴과 접속하면서 라인 형상을 갖는 비트 라인 구조물들과, 상기 비트 라인 구조물들을 매립하고, 상기 비트 라인 구조물 사이 및 상기 제2 캡핑막 패턴을 관통하여 상기 제2 도전막 패턴의 상부면을 노출시키는 제4 개구부를 포함하는 제3 층간 절연막과, 상기 제4 개구부 내부에 구비되어 상기 제2 도전막 패턴과 접속하는 스토리지 노드 콘택을 포함한다.
상기 제1 층간 절연막 상에 위치하는 비트 라인 구조물의 양측벽에는 스페이서가 구비될 수 있다.
상기 스토리지 노드 콘택의 일측벽은 상기 스페이서와 접촉하는 형상을 갖는다.
상기 제2 층간 절연막에 위치하는 스토리지 노드 콘택의 폭은 상기 제3 층간 절연막에 위치하는 스토리지 노드 콘택의 하부 폭보다 더 넓다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물의 형성 방법으로, 기판 상에, 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막을 형성한다. 상기 제1 개구부 내부의 일부분을 채우는 제1 콘택 플러그를 형성한다. 상기 제1 콘택 플러그 상의 상기 제1 개구부 내부에 예비 캡핑막 패턴을 형성한다. 상기 예비 캡핑막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 및 상기 예비 캡핑막 패턴의 일부분을 식각하여, 상기 제1 콘택 플러그를 덮는 링 형상의 캡핑막 패턴 및 상기 제1 콘택 플러 그를 노출하는 제2 개구부를 형성한다. 이 후, 상기 제2 개구부 내부에, 상기 제1 콘택 플러그와 접속하는 제2 콘택 플러그를 형성한다.
상기 제1 콘택 플러그를 형성하는 단계를 구체적으로 설명하면, 우선 상기 제1 개구부를 완전히 채우도록 불순물이 도핑된 폴리실리콘막을 증착한다. 이 후, 상기 폴리실리콘막이 제1 개구부 내부를 일부 채우도록 상기 폴리실리콘막의 일부를 선택적으로 제거한다.
상기 예비 캡핑막 패턴을 형성하는 단계를 구체적으로 설명하면, 우선 상기 제1 개구부를 완전히 채우면서 상기 제1 층간 절연막 상에 실리콘 질화막을 형성한다. 이 후, 상기 제1 층간 절연막 상부면에 위치하는 실리콘 질화막이 제거되도록 상기 실리콘 질화막을 평탄화한다.
상기 제2 콘택 플러그는 금속 물질을 증착시켜 형성한다. 그리고, 상기 제2 콘택 플러그에서 상기 제1 콘택 플러그와 접촉되는 부위에는 상기 금속 물질과 폴리실리콘과의 반응에 의해 금속 실리사이드 물질이 생성된다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 배선 구조물의 형성 방법으로, 기판 상에 콘택 형성 영역을 노출하는 제1 및 제2 개구부들을 갖는 제1 층간 절연막을 형성한다. 상기 제1 개구부들 내부에, 제1 도전막 패턴 및 예비 제1 캡핑막 패턴이 적층된 예비 제1 콘택 구조물들을 형성한다. 상기 제2 개구부들 내부에, 제2 도전막 패턴 및 예비 제2 캡핑막 패턴이 적층된 예비 제2 콘택 구조물들을 형성한다. 상기 제1 및 제2 예비 캡핑막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 및 상기 제1 예비 캡핑막 패턴 의 일부분을 순차적으로 식각하여 제1 도전막 패턴을 노출하는 제3 개구부들을 형성함으로서, 상기 제1 도전막 패턴의 상부면 가장자리를 덮는 링 형상의 제1 캡핑막 패턴이 포함된 제1 콘택 구조물을 형성한다. 상기 제3 개구부들 내부 및 상기 제2 층간 절연막 상에, 상기 노출된 제1 도전막 패턴과 접속하면서 라인 형상을 갖는 비트 라인 구조물들을 형성한다. 상기 비트 라인 구조물들을 매립하는 제3 층간 절연막을 형성한다. 상기 제3 및 제2 층간 절연막의 일부분을 순차적으로 식각하여 상기 제2 도전막 패턴의 상부면을 노출하는 제4 개구부들을 형성함으로서, 상기 제1 도전막 패턴의 상부면의 일부분을 덮는 제2 캡핑막 패턴이 포함된 제2 콘택 구조물을 형성한다. 이 후, 상기 제4 개구부 내부에 상기 제2 도전막 패턴과 접속하는 스토리지 노드 콘택을 형성한다.
상기 제1 및 제2 예비 콘택 구조물은 동일한 공정을 통해 동시에 형성된다.
상기 제1 예비 콘택 구조물을 형성하는 단계를 구체적으로 나타내면, 우선 상기 제1 개구부를 완전히 채우도록 불순물이 도핑된 폴리실리콘막을 증착한다. 상기 폴리실리콘막이 제1 개구부 내부를 일부 채우도록 상기 폴리실리콘막의 일부를 선택적으로 제거하여 도전막 패턴을 형성한다. 상기 도전막 패턴 상에 상기 제1 개구부를 완전히 채우면서 상기 제1 층간 절연막 상에 실리콘 질화막을 형성한다. 상기 제1 층간 절연막 상부면에 위치하는 실리콘 질화막을 제거하여 예비 제1 캡핑막 패턴을 형성한다. 이 후, 상기 예비 제1 캡핑막 패턴의 중심 부위를 제거한다.
상기 비트 라인 구조물을 형성하는 단계를 구체적으로 나타내면, 상기 제3 개구부 측벽, 저면 및 상기 제2 층간 절연막 상에 제1 금속막을 증착시켜, 상기 제 3 개구부 측벽 및 상기 제2 층간 절연막 상에 베리어 금속막을 형성하고, 상기 제3 개구부 저면에 금속 실리사이드로 이루어지는 오믹막을 형성한다. 상기 제3 개구부 내부를 충분히 채우면서, 상기 제2 층간 절연막 상에 위치한 상기 베리어 금속막 및 오믹막 상에 제2 금속막을 형성한다. 상기 제2 금속막 상에 하드 마스크 패턴을 형성한다. 이 후, 상기 하드 마스크 패턴을 사용하여 상기 제3 층간 절연막 상에 위치하는 제2 금속막 및 상기 베리어 금속막을 패터닝한다.
상기 베리어 금속막은 티타늄막을 포함하고, 상기 오믹막은 티타늄 실리사이드막을 포함한다.
상기 폴리실리콘막의 일부를 선택적으로 제거하는 공정 및 상기 실리콘 질화막을 평탄화하는 단계는 전면 건식 식각 공정 또는 화학 기계적 연마 공정을 통해 수행할 수 있다.
상기 제2 층간 절연막 상에 위치하는 비트 라인 구조물의 양측벽에 스페이서를 형성할 수 있다.
상기 제4 개구부들을 형성하는 단계를 구체적으로 나타내면, 우선 상기 스페이서와 상기 예비 제3 층간 절연막 간의 식각 선택비를 이용하는 셀프 얼라인 방법으로, 상기 비트 라인 구조물 사이의 상기 제3 층간 절연막 및 제2 층간 절연막의 일부분을 이방성 식각한다. 노출된 제2 캡핑막 패턴을 이방성으로 식각한다.
상기 제4 개구부의 하부 폭을 확장시키기 위하여, 상기 제3 층간 절연막 및 제2 층간 절연막의 일부분을 이방성 식각한 이 후에, 상기 제2 층간 절연막만을 추가로 등방성 식각하는 공정을 더 포함할 수도 있다.
상기 등방성 식각 공정은 습식 식각에 의해 수행될 수 있으며, 이 때 사용되는 습식 식각액은 NHF4, HF 및 물의 혼합액일 수 있다.
상기한 배선 구조물은 하부의 콘택 구조물 및 이와 전기적으로 연결되는 상부 콘택 구조물이 포함된다. 그리고, 하부의 콘택 구조물은 도전막 패턴 및 도전막 패턴의 상부면 가장자리를 덮는 링 형상의 캡핑막 패턴이 적층된 형상을 갖는다. 상기와 같이, 캡핑막 패턴이 형성됨에 따라 상, 하부 콘택 구조물의 계면 부위로 케미컬이 침투하는 것을 방지할 수 있다. 또한,
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 1을 참조하면, 기판(100) 상에 콘택 형성 영역을 노출하는 제1 개구부(104)를 갖는 제1 층간 절연막(102)이 구비된다. 상기 콘택 형성 영역은 기판에 위치하는 불순물 영역, 상기 기판 상에 위치하는 하부 콘택 플러그 또는 기판 상에 위치하는 도전성 패턴 등을 포함할 수 있다. 상기 하부 콘택 플러그 및 도전성 패턴은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 제1 층간 절연막(102)은 실리콘 산화물로 이루어질 수 있다. 또한, 상기 기판에는 트랜지스터 등을 포함하는 하부 구조물이 형성될 수 있다.
상기 제1 개구부(104)의 내부의 일부분을 채우는 제1 콘택 플러그(106)가 구 비된다. 상기 제1 콘택 플러그(106)는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 제1 개구부(104) 내부를 채우면서 제1 콘택 플러그(106) 상에 위치하는 캡핑막 패턴(108a)이 구비된다. 상기 캡핑막 패턴(108a)은 상기 제1 콘택 플러그 (106)의 상부면 가장자리를 덮으면서 상기 제1 개구부(104)의 측벽을 둘러싸는 링 형상을 갖는다. 상기 캡핑막 패턴(108a)은 외부에서 상기 제1 콘택 플러그(106)로 케미컬이 침투하는 것을 방지하고, 후속의 제2 콘택 플러그 형성 공정 시에 상기 제2 콘택 플러그가 상기 제1 콘택 플러그(106)와 원하지 않게 접촉되는 불량을 방지하는 역할을 한다.
여기서, 상기 캡핑막 패턴(108a)의 상부면은 제1 층간 절연막(102)의 상부면과 실질적으로 동일한 평면상에 위치하거나 또는 상기 제1 층간 절연막(102)의 상부면보다 낮게 위치한다.
상기 제1 콘택 플러그(106)의 높이가 상기 제1 개구부(104) 깊이의 60%보다 낮으면, 상대적으로 상기 캡핑막 패턴(108a)의 두께가 두꺼워지게 되어 상기 제1 콘택 플러그(106)와 접속하는 제2 콘택 플러그를 형성하기가 다소 어려워지게 된다. 반면에, 상기 제1 콘택 플러그(106)의 높이가 상기 제1 개구부(104) 깊이의 90%보다 높으면, 상대적으로 상기 캡핑막 패턴(108a)의 두께가 얇아지게 되어 상기 캡핑막 패턴(108a)을 통해 상기 제1 콘택 플러그(106)로 케미컬이 침투하는 것을 방지하는 것이 다소 어려워진다. 그러므로, 상기 제1 콘택 플러그(106)는 상기 제1 개구부(104) 깊이의 60 내지 90%의 두께를 갖는 것이 바람직하다.
상기 캡핑막 패턴(108a) 및 제1 층간 절연막(102) 상에는 제2 층간 절연막(110)이 구비된다. 상기 제2 층간 절연막(110)에는 상기 캡핑막 패턴(108a)의 중심 부위를 관통하여 상기 제1 콘택 플러그(106)의 상부면을 노출하는 제2 개구부(112)가 포함된다.
상기 제2 개구부(112) 내부에는 상기 제1 콘택 플러그(106)와 접속하는 제2 콘택 플러그(114)가 구비된다.
상기 제2 콘택 플러그(114)는 상기 제2 개구부(112) 표면을 따라 형성된 베리어 금속막(114b)과 상기 베리어 금속막(114b) 상에서 상기 제2 개구부(112)를 매립하도록 형성된 금속막(114c)을 포함한다. 또한, 제1 콘택 플러그(106)와 접촉되는 부위에는 베리어 금속막(114b)과 폴리실리콘의 반응에 의해 생성된 금속 실리사이드막(114a)이 구비된다. 여기서, 상기 금속 실리사이드막(114a)은 상기 제1 및 제2 콘택 플러그(106, 114)가 서로 오믹 콘택이 되도록 하는 오믹막으로 제공된다.
상기 베리어 금속막(114b)은 티타늄막 및 티타늄 질화막을 포함한다. 상기 금속 실리사이드막(114a)은 티타늄 실라사이드막을 포함한다. 또한, 상기 금속막(114c)으로 사용될 수 있는 물질의 예로서는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 본 실시예에서는 상기 금속막(114c)으로서 텅스텐을 사용한다.
본 실시예에 따른 배선 구조물에서, 상기 캡핑막 패턴(108a)은 상기 제1 및 제2 콘택 플러그(106, 114)가 서로 접촉하는 부위를 둘러싸는 링 형상을 갖는다. 또한, 상기 캡핑막 패턴(108a)의 상부면은 상기 제1 층간 절연막(102)의 상부면과 동일한 평면에 위치하거나 더 낮게 위치한다. 그리고, 상기 제1 및 제2 콘택 플러 그(106, 114)가 접촉하는 부위에 형성되는 오믹막은 상기 캡핑막 패턴(108a)보다 아래에 위치하게 된다.
따라서, 상기 캡핑막 패턴(108a)은 상기 제1 및 제2 콘택 플러그(106, 114)와 접촉되는 부위로 케미컬이 침투하는 것을 충분히 저지할 수 있다. 그러므로, 상기 케미컬의 침투에 의해 상기 제1 및 제2 콘택 플러그(106, 114)의 접촉 부위의 오믹막이 녹아 내리는 등의 문제를 감소시킬 수 있다.
도 2 내지 도 6은 도 1에 도시된 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 예비 제1 층간 절연막(도시안됨)을 형성한다. 상기 예비 제1 층간 절연막은 화학 기상 증착 공정을 통해 증착되는 실리콘 산화물을 포함한다.
다음에, 상기 예비 제1 층간 절연막을 사진 식각 공정을 통해 부분적으로 식각하여 콘택 형성 영역을 노출하는 제1 개구부(104)를 형성한다. 상기 식각 공정을 수행함으로서, 상기 예비 제1 층간 절연막은 제1 개구부(104)를 포함하는 제1 층간 절연막(102)으로 전환된다.
도 3을 참조하면, 상기 제1 개구부(104) 내부를 완전히 채우면서 상기 제1 층간 절연막(102) 상에 불순물이 도핑된 폴리실리콘막(도시안됨)을 증착한다. 선택적으로, 상기 폴리실리콘막을 화학기계적으로 연마하여 상기 폴리실리콘막의 표면을 평탄화할 수도 있다.
다음에, 상기 폴리실리콘막을 전면 식각하여 상기 제1 개구부(104) 내부의 일부분을 채우는 제1 콘택 플러그(106)를 형성한다. 상기 전면 식각 공정 시에 상기 제1 층간 절연막(102) 상에 형성되어 있는 폴리실리콘막은 모두 제거되도록 하는 것이 바람직하다.
상기 전면 식각 공정에 의해 형성되는 제1 콘택 플러그(106)의 두께는 상기 제1 개구부(104) 깊이의 60 내지 90% 정도인 것이 바람직하다.
도 4를 참조하면, 상기 제1 개구부(104) 내부를 완전히 채우면서 상기 제1 층간 절연막(102) 상에 실리콘 질화막(도시안됨)을 증착한다.
상기 실리콘 질화막의 일부를 제거하여 상기 제1 개구부(104) 내부를 채우는 예비 캡핑막 패턴(108)을 형성한다. 이 때, 상기 제1 층간 절연막(102) 상에 형성되어 있는 실리콘 질화막은 모두 제거되는 것이 바람직하다. 상기 제거 공정은 화학 기계적 연마 공정 또는 전면 건식 식각 공정을 포함한다.
상기 화학 기계적 연마 공정을 수행하는 경우, 상기 실리콘 질화막만을 선택적으로 제거하기가 어렵다. 즉, 상기 화학 기계적 연마 공정 시에는 상기 실리콘 질화막 뿐 아니라 상기 실리콘 질화막 아래의 제1 층간 절연막(102)도 제거될 수 있다.
그러므로, 상기 제거 공정은 상기 실리콘 질화막만을 선택적으로 식각할 수 있는 전면 건식 식각 공정을 통해 이루어지는 것이 더 바람직하다.
상기 제거 공정을 통해 형성된 상기 예비 캡핑막 패턴(108)의 상부면은 제1 층간 절연막(102)의 상부면과 실질적으로 동일한 평면상에 위치하거나 또는 상기 제1 층간 절연막(102)의 상부면보다 낮게 위치한다.
도 5를 참조하면, 상기 예비 캡핑막 패턴(108) 및 제1 층간 절연막(102) 상에 예비 제2 층간 절연막(도시안됨)을 형성한다. 상기 예비 제2 층간 절연막은 실리콘 산화물로 이루어질 수 있다.
사진 식각 공정을 통해 상기 제1 콘택 플러그(106) 상에 위치하는 예비 제2 층간 절연막 및 예비 캡핑막 패턴(108)의 일부분을 순차적으로 식각하여 상기 제1 콘택 플러그(106)의 상부면을 노출하는 제2 개구부(112)를 형성한다.
상기 식각 공정을 수행하면, 상기 예비 제2 층간 절연막은 제2 개구부(112)를 갖는 제2 층간 절연막(110)으로 전환된다. 또한, 상기 예비 캡핑막 패턴(108)은 상기 제1 콘택 플러그(106) 상부면 가장자리를 덮는 링 형상의 캡핑막 패턴(108a)으로 전환된다.
도 6을 참조하면, 상기 제2 개구부(112) 내부를 채우도록 도전 물질을 형성한다.
상기 도전 물질은 금속 실리사이드로 이루어지는 오믹막, 베리어 금속막 및 금속막을 포함한다. 상기 오믹막은 상기 제2 개구부 저면에 노출된 제1 콘택 플러그와 상기 베리어 금속막과의 반응에 의해 생성된다.
구체적으로, 상기 제2 개구부(112)의 내부 표면 및 상기 제2 층간 절연막(110) 상에 티타늄막 및 티타늄 질화막(114b)을 형성한다. 상기 티타늄막을 형성하면, 상기 제1 콘택 플러그와 접촉하는 부위에는 폴리실리콘과 상기 티타늄이 서로 반응하게 되어 티타늄 실리사이드막(114a)이 생성된다.
이 후, 상기 티타늄 질화막(114b) 및 티타늄 실리사이드막(114a) 상에 상기 제2 개구부 내부를 완전히 채우도록 텅스텐막(114c)을 형성한다.
다음에, 도시된 것과 같이 상기 제2 개구부(112) 내부에만 텅스텐이 남아있도록 상기 텅스텐막(114c)의 일부분을 제거함으로서 제2 콘택 플러그(114)를 완성한다. 상기 제거는 화학 기계적 연마 공정을 통해 이루어질 수 있다.
다른 실시예로, 도시하지는 않았지만, 상기 제2 층간 절연막 상에 형성되어 있는 상기 텅스텐막을 패터닝하여 제2 개구부 내부에는 제2 콘택 플러그를 형성하고 동시에 상기 제2 콘택 플러그와 접속하는 도전성 라인을 형성할 수도 있다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 배선 구조물을 포함하는 DRAM장치를 나타내는 단면도이다.
도 7은 비트 라인 방향과 수직한 방향 즉 게이트 방향으로 절단하여 보여지는 DRAM 장치의 단면도이다.
도 7을 참조하면, 소자 분리막(202)에 의해 액티브 영역 및 소자 분리 영역이 구분되는 기판(200)이 구비된다. 상기 기판의 플랫존 방향을 제1 방향으로 할 때, 상기 액티브 영역은 상기 제1 방향을 기준으로 사선 방향으로 연장되는 고립된 형태를 갖는다.
상기 액티브 영역 상에는 MOS 트랜지스터들이 구비된다. 상기 MOS트랜지스터의 게이트 전극은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 가지며, 워드 라인으로 제공된다.
상기 MOS 트랜지스터는 게이트 산화막, 게이트 도전막 패턴 및 제1 하드 마스크 패턴이 적층된 형상의 게이트 구조물(도시안됨)과, 상기 게이트 구조물의 양측 기판에 소오스/드레인으로 제공되는 불순물 영역(210a, 210b)으로 구성된다. 또한, 상기 게이트 구조물의 측벽에는 게이트 스페이서(도시안됨)가 구비된다.
본 실시예에서는, 상기 고립된 하나의 액티브 영역에는 2개의 MOS 트랜지스터가 구비된다. 여기서, 상기 액티브 영역의 중심부위에 위치하는 제1 불순물 영역(210a)은 비트 라인과 접속하기 위한 영역이고, 상기 액티브 영역의 가장자리에 위치하는 제2 불순물 영역(210b)은 커패시터와 접속하기 위한 영역이다.
상기 게이트 구조물을 매립하는 제1 층간 절연막(212)이 구비된다. 상기 제1 층간 절연막(212)은 실리콘 산화물로 이루어진다. 상기 제1 층간 절연막(212)에는 상기 제1 불순물 영역(210a)을 노출하는 제1 개구부(214) 및 제2 불순물 영역(210b)을 노출하는 제2 개구부(216)가 형성되어 있다.
상기 제1 개구부(214) 내에는 상기 제1 불순물 영역(210a)과 접속하는 제1 콘택 구조물(222a) 및 상기 제2 불순물 영역(210b)과 접속하는 제2 콘택 구조물(228a)이 구비된다. 상기 제1 콘택 구조물(222a)은 비트 라인용 패드 콘택으로 제공되고, 상기 제2 콘택 구조물(228a)은 커패시터용 패드 콘택으로 제공된다.
상기 제1 콘택 구조물(222a)은 제1 도전막 패턴(218) 및 제1 캡핑막 패턴(220a)이 적층된 형상을 갖고, 상기 제2 콘택 구조물(228a)은 제2 도전막 패턴(224) 및 제2 캡핑막 패턴(226a)이 적층된 형상을 갖는다.
상기 제1 및 제2 도전막 패턴(218, 224)은 도핑된 폴리실리콘 물질로 이루어질 수 있으며, 상기 제1 및 제2 캡핑막 패턴(220a, 226a)은 실리콘 질화물로 이루어질 수 있다.
이 때, 상기 제1 및 제2 도전막 패턴(218, 224)은 동일한 높이를 갖는다. 상기 제1 및 제2 도전막 패턴(218, 224)의 높이가 상기 제1 및 제2 개구부(214, 216) 깊이의 60%보다 낮으면, 상대적으로 상기 제1 및 제2 캡핑막 패턴(220a, 226a)의 두께가 두꺼워지게 되어 상기 제1 및 제2 도전막 패턴(218, 224)과 접속하는 콘택들을 형성하기가 다소 어려워지게 된다. 반면에, 상기 제1 및 제2 도전막 패턴(218, 224)의 높이가 상기 제1 및 제2 개구부(214, 216) 깊이의 90%보다 높으면, 상대적으로 상기 제1 및 제2 캡핑막 패턴(220a, 226a)의 두께가 얇아지게 되어 상기 제1 및 제2 캡핑막 패턴(220a, 226a)을 통한 케미컬 침투의 방지가 다소 어려워진다. 그러므로, 상기 제1 및 제2 도전막 패턴(218, 224)은 상기 제1 및 제2 개구부(214, 216) 깊이의 60 내지 90%의 두께로 형성되는 것이 바람직하다.
상기 제1 및 제2 캡핑막 패턴(220a, 226a)의 상부면은 상기 제1 층간 절연막(212)의 상부면과 동일 평면 상에 위치하거나 또는 상기 제1 층간 절연막(212)의 상부면보다 낮게 위치한다.
여기서, 상기 제1 캡핑막 패턴(220a)은 상기 제1 도전막 패턴(218)의 상부면 가장자리를 덮으면서 상기 제1 개구부(214) 내측벽과 접촉하는 링 형상을 갖는다. 또한, 제2 캡핑막 패턴(226a)은 상기 제2 도전막 패턴(224) 상부면 일부를 덮는 형상을 갖는다.
상기 제1, 제2 캡핑막 패턴(220a, 226a) 및 제1 층간 절연막(212) 상에는 제2 층간 절연막(230)이 구비된다. 상기 제2 층간 절연막(230)은 상기 제1 캡핑막 패턴(220a)의 중심을 관통하는 제3 개구부(232)를 포함한다. 상기 제3 개구부(232)의 저면에는 상기 제1 도전막 패턴(218)의 상부면이 노출된다.
상기 제3 개구부(232) 내부 및 상기 제2 층간 절연막(230) 상에는 상기 제1 도전막 패턴(218)과 접속하면서 라인 형상을 갖는 비트 라인 구조물들이 구비된다.
상기 비트 라인 구조물은 상기 제3 개구부(232) 내부에서 상기 제1 도전막 패턴과 접속하는 비트 라인 콘택과, 상기 제2 층간 절연막(230) 상에서 상기 비트 라인 콘택과 접촉하는 비트 라인 및 하드 마스크 패턴(236)을 포함한다.
상기 비트 라인 콘택은 상기 제3 개구부(232) 표면을 따라 형성된 베리어 금속막(234b)과 상기 베리어 금속막(234b) 상에서 상기 제3 개구부(232)를 매립하도록 형성된 금속막(234c)을 포함한다. 또한, 제1 도전막 패턴(218)과 접촉되는 부위에는 베리어 금속막(234b)과 폴리실리콘이 반응하여 생성되는 금속 실리사이드막(234a)이 구비된다. 여기서, 상기 금속 실리사이드막(234a)은 상기 제1 도전막 패턴(218)과 상기 비트 라인 콘택이 서로 오믹 콘택이 되도록 하기 위한 오믹막으로 제공된다.
상기 베리어 금속막(234b)은 티타늄막 및 티타늄 질화막을 포함한다. 상기 금속 실리사이드막(234a)은 티타늄 실라사이드막을 포함한다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로서는 텅스텐, 알루미늄, 구리 등을 들 수 있다.
도시된 것과 같이, 상기 비트 라인 콘택의 저면은 상기 제1 도전막 패 턴(218)의 저면에 비해 좁은 형상을 갖는다. 그리고, 상기 제1 캡핑막 패턴(220a)은 상기 제1 도전막 패턴(218) 및 상기 비트 라인 콘택이 서로 접촉하는 부위를 둘러싸는 링 형상을 갖는다. 따라서, 상기 제1 캡핑막 패턴(220a)은 상기 제1 도전막 패턴(218) 및 비트 라인 콘택이 서로 접촉하는 부위를 케미컬 침투로부터 보호할 수 있다.
상기 비트 라인 및 하드 마스크 패턴(236)의 양측벽에는 스페이서(238)가 구비된다. 상기 스페이서(238)는 실리콘 질화물로 이루어질 수 있다. 상기 비트 라인은 상기 워드 라인과 수직하는 방향으로 연장된다.
상기 비트 라인 구조물들을 매립하는 제3 층간 절연막(240)이 구비된다. 상기 제3 층간 절연막(240)은 상기 비트 라인 구조물 사이 부위를 관통하여 상기 제2 도전막 패턴(224)을 노출하는 제4 개구부(244)를 포함한다. 상기 제4 개구부(244)는 상기 제2 층간 절연막(230) 및 제2 캡핑막 패턴(226a)까지 연장된 형상을 갖는다.
상기 제4 개구부(244)는 상기 비트 라인 구조물에 의해 셀프 얼라인되어 형성된다. 그러므로, 상기 제4 개구부(244)의 측벽에는 상기 스페이서가 노출되어 있다.
또한, 상기 제4 개구부(244)는 콘택되는 부위의 면적을 증가시키기 위하여 하부의 폭이 확장된 형상을 갖는다. 즉, 상기 제3 층간 절연막(240)의 하부에 형성되어 있는 제4 개구부(244)의 내부폭에 비해 상기 제2 층간 절연막(230)에 형성되어 있는 제4 개구부(244)의 내부폭이 더 넓다.
상기 제4 개구부(244) 내부에는 상기 제2 도전막 패턴(224)과 접속하는 스토리지 노드 콘택(246)이 구비된다.
상기 스토리지 노드 콘택(246)의 측벽과 상기 스페이서는 서로 접촉하는 형상을 갖는다. 또한, 상기 제2 층간 절연막(230)에 위치하는 스토리지 노드 콘택(246)의 상부폭은 상기 제3 층간 절연막(240)에 위치하는 스토리지 노드 콘택(246)의 하부 폭보다 더 넓다. 즉, 상기 제2 및 제3 층간 절연막(230, 240)의 경계 부위의 하부에서 상기 스토리지 노드 콘택(246)이 확장된 형상을 갖는다.
도시하지는 않았지만, 상기 스토리지 노드 콘택 상에는 실린더형의 커패시터가 구비된다.
이하에서는, 도 7에 도시된 DRAM장치를 제조하기에 적합한 방법을 설명한다.
도 8 내지 도 13은 도 7에 도시된 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 기판(200)에 트렌치 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 정의하는 소자 분리막(202)을 형성한다.
상기 트렌치 소자 분리 공정을 설명하면, 우선 기판(200) 상에 버퍼 산화막(도시안됨)을 형성한다. 상기 버퍼 산화막은 후속의 실리콘 질화막을 형성할 시에 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 실리콘 질화막(도시안됨)을 형성한다. 이어서, 상기 실리콘 질화막을 부분적으로 식각하여 질화막 패턴(도시안됨)을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 버 퍼 산화막 및 기판을 소정 깊이로 식각하여 소자 분리용 트렌치(201)를 형성한다. 다음에, 상기 트렌치(201) 내에 실리콘 산화막을 매립하고 이를 평탄화하여 상기 실리콘 질화막 패턴을 노출시킨다. 상기 실리콘 질화막 패턴 및 버퍼 산화막 패턴을 습식 식각 공정에 의해 제거함으로서 필드 영역 및 액티브 영역을 정의하는 소자 분리막(202)을 완성한다.
상기 액티브 영역은 상기 기판의 플랫존 방향을 제1 방향으로 할 때 상기 제1 방향을 기준으로 사선 방향으로 연장되는 고립된 형태를 가질 수 있다.
다음에, 상기 액티브 영역의 표면을 열산화시켜 게이트 산화막을 형성한다. 이 후, 게이트 도전막 및 하드 마스크막을 형성하고 이를 패터닝함으로서 게이트 산화막, 게이트 도전막 패턴 및 하드 마스크 패턴이 적층된 구조의 게이트 구조물(도시안됨)을 완성한다. 상기 게이트 구조물은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 게이트 도전막 패턴은 워드 라인의 역할을 동시에 수행한다. 그리고, 고립된 액티브 영역에는 2개의 게이트 구조물이 나란하게 배치되도록 형성된다.
상기 게이트 구조물의 양측에는 실리콘 질화막으로 이루어지는 게이트 스페이서(도시안됨)가 형성된다. 이어서, 상기 게이트 구조물을 마스크로 사용하여 불순물을 이온 주입함으로써, 상기 게이트 구조물 양측의 기판 아래로 소오스/드레인으로 제공되는 불순물 영역(210)들을 형성한다. 여기서, 상기 고립된 액티브 영역의 중심부위에 위치하는 제1 불순물 영역(210a)은 비트 라인과 접속하기 위한 영역이고, 상기 고립된 액티브 영역의 가장자리에 위치하는 제2 불순물 영역(210b)은 커패시터와 접속하기 위한 영역이다.
상기 게이트 구조물을 매립하는 예비 제1 층간 절연막(도시안됨)을 형성한다. 상기 예비 제1 층간 절연막은 실리콘 산화물을 사용하여 형성할 수 있다.
상기 예비 제1 층간 절연막을 부분적으로 식각함으로서, 상기 제1 불순물 영역(210a)을 노출하는 제1 개구부(214) 및 제2 불순물 영역(210b)을 노출하는 제2 개구부(216)를 형성한다. 상기 공정에 의해 상기 예비 층간 절연막은 제1 및 제2 개구부(214, 216)를 포함하는 제1 층간 절연막(212)으로 전환된다.
상기 제1 및 제2 개구부(214, 216)들은 상기 게이트 스페이서(도시안됨)와 예비 제1 층간 절연막 간의 식각 선택비를 이용하는 셀프 얼라인 콘택 공정을 통해 형성될 수 있다.
도 9를 참조하면, 상기 제1 및 제2 개구부(214, 216) 내부를 완전히 채우면서 상기 제1 층간 절연막(212) 상에 불순물이 도핑된 폴리실리콘막(도시안됨)을 증착한다.
상기 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 화학기계적으로 연마하여 평탄화하는 공정을 더 수행할 수도 있다.
다음에, 상기 폴리실리콘막을 전면 이방성 식각하여 상기 제1 개구부(214) 내부의 일부분을 채우는 제1 도전막 패턴(218)과 상기 제2 개구부(216) 내부의 일부분을 채우는 제2 도전막 패턴(224)을 형성한다. 상기 전면 이방성 식각 공정은 상기 폴리실리콘막이 상기 제1 및 제2 개구부(214, 216) 내부를 약 60 내지 90% 정도 채우도록 수행되는 것이 바람직하다. 즉, 상기 전면 식각 공정에 의해 형성되는 제1 및 제2 도전막 패턴(218, 224)의 두께는 상기 제1 및 제2 개구부(214, 216) 깊이의 60 내지 90% 정도인 것이 바람직하다.
상기 제1 및 제2 개구부(214, 216) 내부를 완전히 채우면서 상기 제1 층간 절연막(212) 상에 실리콘 질화막(도시안됨)을 증착한다.
다음에, 상기 제1 층간 절연막(212) 상에 형성되어 있는 실리콘 질화막을 제거하여, 상기 제1 및 제2 도전막 패턴(218, 224) 상에 적층되고 상기 제1 개구부(214) 내부에 위치하는 제1 및 제2 예비 캡핑막 패턴(220, 226)을 형성한다. 상기 실리콘 질화막의 제거 공정은 화학 기계적 연마 공정 또는 전면 건식 식각 공정을 포함한다.
상기 제거 공정에 의해 형성된 상기 제1 및 제2 예비 캡핑막 패턴(220, 226)의 상부면은 제1 층간 절연막(212)의 상부면과 실질적으로 동일한 평면 상에 위치하거나 또는 상기 제1 층간 절연막(212)의 상부면보다 낮게 위치한다.
상기 공정을 수행함으로서, 상기 제1 불순물 영역(210a)과 접속하고 제1 도전막 패턴(218) 및 제1 예비 캡핑막 패턴(220)이 적층된 예비 제1 콘택 구조물(222)과, 상기 제2 불순물 영역(210b)과 접속하고 제2 도전막 패턴(224) 및 제2 예비 캡핑막 패턴(226)이 적층된 예비 제2 콘택 구조물(228)이 형성된다.
통상적으로는 본 실시예와는 다르게, 콘택 플러그를 형성한 이 후에 상기 제1 층간 절연막을 부분적으로 제거하고 상기 제1 층간 절연막이 제거된 개구 부위에 캡핑막 패턴을 형성하였다. 그러나, 이 경우 셀 영역 뿐 아니라 페리/코아 영역의 제1 층간 절연막까지 제거된다. 그런데, 패턴의 밀집도가 셀 영역에 비해 낮고 콘 택 구조물이 거의 없는 페리/코아 영역에서 상기 제1 층간 절연막의 높이가 낮아지면 상기 셀 영역과 페리/코아 영역에 단차가 생기게 되어 후속 공정을 진행하기가 어려워지게 된다. 때문에, 상기 케미컬의 침투를 방지하는 막을 형성한 후에 다시 셀 영역 및 페리/코아 영역의 단차를 없애기 위한 추가 층간 절연막의 증착 및 상기 추가 층간 절연막의 화학 기계적 연마 공정 등이 수행되어야 한다.
반면, 본 실시예의 방법에서는 상기 제1 및 제2 예비 캡핑막 패턴(220, 226)을 형성하기 위한 공정에서는 제1 층간 절연막(212)이 부분적으로 제거되지 않는다. 때문에, 셀 영역 및 페리/코아 영역의 단차를 없애기 위한 추가 층간 절연막의 증착 및 상기 추가 층간 절연막의 화학 기계적 연마 공정 등이 전혀 요구되지 않는다.
도 10을 참조하면, 상기 제1 및 제2 콘택 구조물(222a, 228a)들이 형성되어 있는 제1 층간 절연막(212) 상에 예비 제2 층간 절연막을 형성한다. 상기 예비 제2 층간 절연막은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.
상기 예비 제2 층간 절연막 및 상기 제1 예비 캡핑막 패턴(220)을 부분적으로 식각함으로서 상기 제1 도전막 패턴(218)을 노출하는 제3 개구부(232)를 형성한다. 상기 식각 공정을 통해 상기 예비 제2 층간 절연막은 상기 제3 개구부를 갖는 제2 층간 절연막(230)으로 전환된다.
상기 식각 공정에 의해 형성되는 제3 개구부(232) 저면은 상기 제1 도전막 패턴(218)의 상부면보다 좁다. 그러므로, 상기 식각 공정 시에 상기 제1 예비 캡핑 막 패턴(220)의 중심 부위만 식각이 이루어지게 되어 링 형상을 갖는 제1 캡핑막 패턴(220a)이 형성된다. 따라서, 상기 제3 개구부(232)를 형성함으로서 상기 제1 도전막 패턴(218) 및 제1 캡핑막 패턴(220a)이 적층된 제1 콘택 구조물(222a)이 완성된다.
도 11을 참조하면, 상기 제3 개구부(232) 내부 및 상기 제2 층간 절연막(230) 상에 도전 물질을 증착한다. 구체적으로, 상기 제3 개구부(232) 내벽 및 제2 층간 절연막(230) 표면을 따라 베리어 금속막(234b)을 증착하고, 상기 베리어 금속막(234b) 상에 상기 제3 개구부(232) 내부를 완전히 채우도록 금속막(234c)을 증착한다.
이 때, 상기 제3 개구부(232) 저면에 증착되는 베리어 금속막(234b)과 폴리실리콘으로 이루어지는 제1 도전막 패턴(218)이 서로 반응하게 되어, 상기 제1 도전막 패턴(218)과 접촉되는 부위에는 금속 실리사이드막(234a)이 생성된다. 상기 금속 실리사이드막(134a)은 비트 라인 콘택과 상기 제1 도전막 패턴(218)이 서로 오믹 콘택이 되도록 하기 위한 오믹막으로 제공된다.
본 실시예에서는 상기 베리어 금속막(234b)은 티타늄막 및 티타늄 질화막을 포함한다. 상기 금속 실리사이드막(234a)은 티타늄 실라사이드막을 포함한다. 또한, 상기 금속막(234c)으로는 텅스텐을 사용한다.
다음에, 상기 도전 물질 상에 하드 마스크 패턴(236)을 형성한다. 이 후, 상기 하드 마스크 패턴(236)을 식각 마스크로 사용하여 상기 도전 물질을 패터닝함으로서, 상기 제1 콘택 구조물(222a) 내의 제1 도전막 패턴(218)과 접속하는 비트 라 인 콘택과 비트 라인을 완성한다. 이하에서는 상기 비트 라인 콘택, 비트 라인 및 하드 마스크 패턴(236)을 비트 라인 구조물이라 하면서 설명한다.
다음에, 상기 비트 라인 및 하드 마스크 패턴의 양측벽에 스페이서(238)를 형성한다. 상기 스페이서(238)는 실리콘 질화물로 이루어질 수 있다.
도 12를 참조하면, 상기 비트 라인 구조물들을 매립하도록 제3 층간 절연막(240)을 형성한다. 상기 제3 층간 절연막(240)을 형성한 후 상기 제3 층간 절연막(240)의 상부면을 평탄화하는 공정을 더 수행할 수도 있다.
상기 제3 층간 절연막(240) 상에, 스토리지 노드 콘택을 형성하기 위한 마스크로 제공되는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 상기 비트 라인과 수직한 방향으로 연장되는 라인 형상을 가질 수 있다.
이 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하면서 상기 비트 라인 구조물에 셀프 얼라인 되도록, 상기 제3 층간 절연막(240) 및 제2 층간 절연막(230)을 순차적으로 이방성 식각하여 개구를 형성한다. 다음에, 상기 개구 폭을 확장하기 위해서 상기 제2 및 제3 층간 절연막(230, 240)을 등방성으로 식각함으로서 예비 제4 개구부(242)를 형성한다.
상기 등방성 식각 공정을 수행하면, 상기 비트 라인 아래에 위치하는 제2 층간 절연막(230)이 식각된다. 때문에, 상기 예비 제4 개구부(242)는 제3 및 제2 층간 절연막(230, 240)의 경계 부위에서 언더컷된 형상을 갖게 되어 내부 폭이 확장된다.
상기 등방성 식각 공정은 습식 식각 공정을 통해 이루어지며, 상기 습식 식 각에서 사용할 수 있는 습식 식각액의 구체적인 예로는 NHF4, HF 및 물의 혼합액인 LAL 용액 등을 들 수 있다. 상기 습식 식각 공정을 수행함으로서 상기 예비 제3 개구부(242)에 남아있는 식각 잔류물 또는 파티클도 동시에 제거될 수 있다.
그런데, 상기 습식 식각 공정에서 사용되는 습식 식각액은 상기 제2 및 제3 층간 절연막(230, 240) 내의 치밀하지 못한 부위 또는 기공들을 통해 침투할 수 있다. 이 경우, 상기 제4 개구부(242)와 이웃하고 있는 상기 비트 라인 콘택 하부에까지 상기 습식 식각액이 도달할 수 있다. 상기 습식 식각액이 상기 비트 라인 콘택 하부에 침투하는 경우 상기 비트 라인 콘택에 포함된 금속 실리사이드 패턴(234a)이 녹아내리는 등의 문제가 발생된다. 상기 금속 실리사이드 패턴(234a)이 녹아내리면, 상기 비트 라인 콘택과 상기 제1 도전막 패턴(218)의 접촉 저항이 증가되거나 또는 상기 비트 라인 콘택과 상기 제1 도전막 패턴(218)이 서로 연결되지 않는 등의 불량이 발생하게 된다.
그러나, 본 실시예에 따르면 상기 비트 라인 콘택과 상기 제1 도전막 패턴(218)의 접촉 부위가 상기 제1 캡핑막 패턴(220a)의 저면보다 아래에 위치하게 된다. 따라서, 상기 제1 캡핑막 패턴(220a)은 상기 제1 도전막 패턴(218) 상부 및 측벽으로 침투하는 경로를 효과적으로 차단할 수 있어 케미컬의 침투에 의한 불량이 감소된다.
도 13을 참조하면, 이방성 식각 공정을 수행하여 상기 예비 제4 개구부(242)의 저면에 노출되어 있는 예비 제2 캡핑막 패턴(226)을 제거함으로서 제4 개구부(244)를 형성한다.
또한, 상기 예비 제2 캡핑막 패턴(226)은 일부분이 제거된 형태의 제2 캡핑막 패턴(226a)이 된다. 따라서, 제2 도전막 패턴(224) 및 제2 캡핑막 패턴(226a)이 적층된 제2 콘택 구조물(228a)이 완성된다.
상기 제4 개구부(244) 내부에 도전 물질을 매립하여 상기 제2 도전막 패턴(224)과 접촉하는 스토리지 노드 콘택(246)을 형성한다.
구체적으로, 상기 제4 개구부(244) 내부를 채우도록 도핑된 폴리실리콘막을 증착한다. 이 후, 화학 기계적 연마 공정을 통해 상기 제3 층간 절연막(240)의 상부면에 증착된 폴리실리콘막을 제거한다.
도시하지는 않았지만, 상기 스토리지 노드 콘택(246) 상에 실린더형의 커패시터를 형성함으로서 디램 장치를 완성한다.
본 실시예에 의하면, 링 형상을 갖는 제1 캡핑막 패턴이 구비됨으로서 콘택들이 서로 접촉하는 부위에 케미컬이 침투하는 것을 감소시킬 수 있다. 이로 인해, 콘택 저항 증가 및 콘택의 연결 불량 등을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 콘택 구조물이 도전막 패턴 및 캡핑막 패턴이 적층된 형상을 가짐으로서 상기 콘택 구조물에 포함되는 도전 물질로 캐미컬이 침투하는 것을 감소시킬 수 있다. 이로 인해, 공정 중에 발생되는 콘택 불량을 감소시킬 수 있어 반도체 제조 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판 상에 구비되고 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막;
    상기 제1 개구부 내부의 일부분을 채우는 제1 콘택 플러그;
    상기 제1 콘택 플러그 상부면 가장자리를 덮으면서 상기 제1 개구부 내부에 구비되는 링 형상의 캡핑막 패턴;
    상기 캡핑막 패턴 및 제1 층간 절연막 상에 구비되고, 상기 캡핑막 패턴 중심 부위를 관통하여 제1 콘택 플러그의 상부면을 노출하는 제2 개구부를 갖는 제2 층간 절연막; 및
    상기 제2 개구부 내부에 구비되어 상기 제1 콘택 플러그와 접속하는 제2 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  2. 제1항에 있어서, 상기 제1 콘택 플러그는 불순물이 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  3. 제2항에 있어서, 상기 제2 콘택 플러그는 금속 물질을 포함하고, 상기 제2 콘택 플러그에서 상기 제1 콘택 플러그와 접촉되는 부위는 금속 실리사이드 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  4. 제1항에 있어서, 상기 캡핑막 패턴은 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  5. 기판 상에, 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막을 형성하는 단계;
    상기 제1 개구부 내부의 일부분을 채우는 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 상의 상기 제1 개구부 내부에 예비 캡핑막 패턴을 형성하는 단계;
    상기 예비 캡핑막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 상기 예비 캡핑막 패턴의 일부분을 식각하여, 상기 제1 콘택 플러그를 덮는 링 형상의 캡핑막 패턴 및 상기 제1 콘택 플러그를 노출하는 제2 개구부를 형성하는 단계; 및
    상기 제2 개구부 내부에, 상기 제1 콘택 플러그와 접속하는 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  6. 제5항에 있어서, 상기 제1 콘택 플러그를 형성하는 단계는,
    상기 제1 개구부를 완전히 채우도록 불순물이 도핑된 폴리실리콘막을 증착하는 단계;
    상기 폴리실리콘막이 제1 개구부 내부를 일부 채우도록 상기 폴리실리콘막의 일부를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  7. 제6항에 있어서, 상기 예비 캡핑막 패턴을 형성하는 단계는,
    상기 제1 개구부를 완전히 채우면서 상기 제1 층간 절연막 상에 실리콘 질화막을 형성하는 단계; 및
    상기 제1 층간 절연막 상부면에 위치하는 실리콘 질화막이 제거되도록 상기 실리콘 질화막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  8. 제6항에 있어서, 상기 제2 콘택 플러그는 금속 물질을 증착시켜 형성하고, 상기 제2 콘택 플러그에서 상기 제1 콘택 플러그와 접촉되는 부위에는 상기 금속 물질과 폴리실리콘과의 반응에 의해 금속 실리사이드 물질이 생성되는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  9. 기판 상에 구비되고 콘택 형성 영역을 노출하는 제1 및 제2 개구부들을 갖는 제1 층간 절연막;
    상기 제1 개구부들 내부에 구비되고, 제1 도전막 패턴 및 상기 제1 도전막 패턴의 상부면 가장자리를 덮는 링 형상의 제1 캡핑막 패턴이 적층된 형상을 갖는 제1 콘택 구조물들;
    상기 제2 개구부들 내부에 구비되고, 제2 도전막 패턴 및 상기 제2 도전막 패턴의 상부면의 일부를 덮는 제2 캡핑막 패턴이 적층된 형상을 갖는 제2 콘택 구조물들;
    상기 제1 및 제2 캡핑막 패턴 및 제1 층간 절연막 상에 구비되고, 상기 제1 캡핑막 패턴의 중심부위를 관통하여 상기 제1 도전막 패턴의 상부면을 노출하는 제3 개구부를 갖는 제2 층간 절연막;
    상기 제3 개구부 내부 및 상기 제2 층간 절연막 상에 구비되어, 상기 제1 도전막 패턴과 접속하면서 라인 형상을 갖는 비트 라인 구조물들;
    상기 비트 라인 구조물들을 매립하고, 상기 비트 라인 구조물 사이 및 상기 제2 캡핑막 패턴을 관통하여 상기 제2 도전막 패턴의 상부면을 노출시키는 제4 개구부를 포함하는 제3 층간 절연막;
    상기 제4 개구부 내부에 구비되어 상기 제2 도전막 패턴과 접속하는 스토리지 노드 콘택을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  10. 제9항에 있어서, 상기 제1 층간 절연막 상에 위치하는 비트 라인 구조물의 양측벽에 스페이서를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  11. 제10항에 있어서, 상기 스토리지 노드 콘택의 일측벽은 상기 스페이서와 접촉하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  12. 제9항에 있어서, 상기 제2 층간 절연막에 위치하는 스토리지 노드 콘택의 폭은 상기 제3 층간 절연막에 위치하는 스토리지 노드 콘택의 하부 폭보다 더 넓은 것을 특징으로 하는 반도체 장치의 배선 구조물.
  13. 기판 상에, 콘택 형성 영역을 노출하는 제1 및 제2 개구부들을 갖는 제1 층간 절연막을 형성하는 단계;
    상기 제1 개구부들 내부에, 제1 도전막 패턴 및 예비 제1 캡핑막 패턴이 적층된 예비 제1 콘택 구조물들을 형성하는 단계;
    상기 제2 개구부들 내부에, 제2 도전막 패턴 및 예비 제2 캡핑막 패턴이 적층된 예비 제2 콘택 구조물들을 형성하는 단계;
    상기 제1 및 제2 예비 캡핑막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 상기 제1 예비 캡핑막 패턴의 일부분을 순차적으로 식각하여 제1 도전막 패턴을 노출하는 제3 개구부들을 형성함으로서, 상기 상기 제1 도전막 패턴의 상부면 가장자리를 덮는 링 형상의 제1 캡핑막 패턴이 포함된 제1 콘택 구조물을 형성하는 단계;
    상기 제3 개구부들 내부 및 상기 제2 층간 절연막 상에, 상기 노출된 제1 도전막 패턴과 접속하면서 라인 형상을 갖는 비트 라인 구조물들을 형성하는 단계;
    상기 비트 라인 구조물들을 매립하는 제3 층간 절연막을 형성하는 단계;
    상기 제3 및 제2 층간 절연막의 일부분을 순차적으로 식각하여 상기 제2 도전막 패턴의 상부면을 노출하는 제4 개구부들을 형성함으로서, 상기 제1 도전막 패턴의 상부면의 일부분을 덮는 제2 캡핑막 패턴이 포함된 제2 콘택 구조물을 형성하는 단계; 및
    상기 제4 개구부 내부에 상기 제2 도전막 패턴과 접속하는 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
  14. 제13항에 있어서, 상기 제1 및 제2 예비 콘택 구조물은 동일한 공정을 통해 동시에 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  15. 제13항에 있어서, 상기 제1 예비 콘택 구조물을 형성하는 단계는,
    상기 제1 개구부를 완전히 채우도록 불순물이 도핑된 폴리실리콘막을 증착하는 단계;
    상기 폴리실리콘막이 제1 개구부 내부를 일부 채우도록 상기 폴리실리콘막의 일부를 선택적으로 제거하여 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴 상에 상기 제1 개구부를 완전히 채우면서 상기 제1 층간 절연막 상에 실리콘 질화막을 형성하는 단계;
    상기 제1 층간 절연막 상부면에 위치하는 실리콘 질화막을 제거하여 예비 제1 캡핑막 패턴을 형성하는 단계; 및
    상기 예비 제1 캡핑막 패턴의 중심 부위를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  16. 제15항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 제3 개구부 측벽, 저면 및 상기 제2 층간 절연막 상에 제1 금속막을 증착시켜, 상기 제3 개구부 측벽 및 상기 제2 층간 절연막 상에 베리어 금속막을 형성하고, 상기 제3 개구부 저면에 금속 실리사이드로 이루어지는 오믹막을 형성하는 단계;
    상기 제3 개구부 내부를 충분히 채우면서, 상기 제2 층간 절연막 상에 위치한 상기 베리어 금속막 및 오믹막 상에 제2 금속막을 형성하는 단계;
    상기 제2 금속막 상에 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 사용하여 상기 제3 층간 절연막 상에 위치하는 제2 금속막 및 상기 베리어 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  17. 제16항에 있어서, 상기 베리어 금속막은 티타늄막을 포함하고, 상기 오믹막은 티타늄 실리사이드막을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  18. 제15항에 있어서, 상기 폴리실리콘막의 일부를 선택적으로 제거하는 공정 및 상기 실리콘 질화막을 평탄화하는 단계는 전면 건식 식각 공정 또는 화학 기계적 연마 공정을 통해 수행하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  19. 제13항에 있어서, 상기 제2 층간 절연막 상에 위치하는 비트 라인 구조물의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  20. 제19항에 있어서, 제4 개구부들을 형성하는 단계는,
    상기 스페이서와 상기 예비 제3 층간 절연막 간의 식각 선택비를 이용하는 셀프 얼라인 방법으로, 상기 비트 라인 구조물 사이의 상기 제3 층간 절연막 및 제2 층간 절연막의 일부분을 이방성 식각하는 단계; 및
    노출된 제2 캡핑막 패턴을 이방성으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  21. 제20항에 있어서, 상기 제3 층간 절연막 및 제2 층간 절연막의 일부분을 이방성 식각하는 단계 이 후, 하부 개구 폭을 확장하기 위하여 상기 제2 층간 절연막만을 추가로 등방성 식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  22. 제21항에 있어서, 상기 등방성 식각 공정은 습식 식각에 의해 수행되고, 사용되는 습식 식각액은 NHF4, HF 및 물의 혼합액인 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
KR1020060061792A 2006-07-03 2006-07-03 반도체 장치의 배선 구조물 및 그 형성 방법 KR100750943B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060061792A KR100750943B1 (ko) 2006-07-03 2006-07-03 반도체 장치의 배선 구조물 및 그 형성 방법
US11/771,939 US7956386B2 (en) 2006-07-03 2007-06-29 Wiring structure in a semiconductor device, method of forming the wiring structure, semiconductor device including the wiring structure and method of manufacturing the semiconductor device
US13/099,816 US20110207271A1 (en) 2006-07-03 2011-05-03 Wiring structure in a semiconductor device, method of forming the wiring structure, semiconductor device including the wiring structure and method of manufacturing the semiconductor device
US13/722,662 US8710673B2 (en) 2006-07-03 2012-12-20 Wiring structure in a semiconductor device, method of forming the wiring structure, semiconductor device including the wiring structure and method of manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061792A KR100750943B1 (ko) 2006-07-03 2006-07-03 반도체 장치의 배선 구조물 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR100750943B1 true KR100750943B1 (ko) 2007-08-22

Family

ID=38615009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061792A KR100750943B1 (ko) 2006-07-03 2006-07-03 반도체 장치의 배선 구조물 및 그 형성 방법

Country Status (2)

Country Link
US (3) US7956386B2 (ko)
KR (1) KR100750943B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170043978A (ko) * 2015-10-13 2017-04-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180101953A (ko) * 2017-03-06 2018-09-14 삼성전자주식회사 집적회로 소자

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750943B1 (ko) * 2006-07-03 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법
KR101368803B1 (ko) * 2007-10-02 2014-02-28 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법
JP2009176819A (ja) 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
KR101205053B1 (ko) * 2011-02-28 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR102110463B1 (ko) * 2013-07-11 2020-05-13 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9525065B1 (en) * 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
KR20170110332A (ko) * 2016-03-23 2017-10-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9991155B2 (en) * 2016-09-30 2018-06-05 GlobalFoundries, Inc. Local trap-rich isolation
KR102582671B1 (ko) 2016-12-22 2023-09-25 삼성전자주식회사 반도체 소자
CN108269805B (zh) * 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
CN111480226B (zh) * 2020-03-03 2021-08-27 长江存储科技有限责任公司 在半导体芯片中的保护结构及用于形成其的方法
CN114078815A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
TW202247428A (zh) * 2021-05-27 2022-12-01 南韓商三星電子股份有限公司 半導體記憶體裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035652A (ko) * 1997-10-31 1999-05-15 윤종용 디램 장치의 제조 방법
KR20060030200A (ko) * 2004-10-05 2006-04-10 삼성전자주식회사 반도체 장치의 금속 배선층 형성 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3443219B2 (ja) * 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
KR100351933B1 (ko) 2000-08-28 2002-09-12 삼성전자 주식회사 반도체소자의 콘택 구조체 형성방법
JP2002151665A (ja) * 2000-11-14 2002-05-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003249572A (ja) 2001-12-19 2003-09-05 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
KR100906646B1 (ko) 2002-12-30 2009-07-07 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 제조방법
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100753049B1 (ko) * 2005-11-28 2007-08-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택플러그 형성 방법
KR100750943B1 (ko) 2006-07-03 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035652A (ko) * 1997-10-31 1999-05-15 윤종용 디램 장치의 제조 방법
KR20060030200A (ko) * 2004-10-05 2006-04-10 삼성전자주식회사 반도체 장치의 금속 배선층 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170043978A (ko) * 2015-10-13 2017-04-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102427647B1 (ko) * 2015-10-13 2022-08-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180101953A (ko) * 2017-03-06 2018-09-14 삼성전자주식회사 집적회로 소자
KR102471158B1 (ko) * 2017-03-06 2022-11-25 삼성전자주식회사 집적회로 소자

Also Published As

Publication number Publication date
US20130113113A1 (en) 2013-05-09
US7956386B2 (en) 2011-06-07
US8710673B2 (en) 2014-04-29
US20110207271A1 (en) 2011-08-25
US20080003866A1 (en) 2008-01-03

Similar Documents

Publication Publication Date Title
KR100750943B1 (ko) 반도체 장치의 배선 구조물 및 그 형성 방법
US9082784B2 (en) Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR101244161B1 (ko) 반도체 소자의 배선 구조물 및 그 형성 방법
KR101248943B1 (ko) 반도체 장치 및 그 제조방법
US6777812B2 (en) Semiconductor devices having protected plug contacts and upper interconnections
JP2010123961A (ja) 半導体装置の配線構造物及びその形成方法
KR100635925B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
KR100834739B1 (ko) 반도체 소자 및 그 제조 방법
KR20210109700A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR100441998B1 (ko) 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100496259B1 (ko) 다마신 공정을 이용한 배선 및 그 형성 방법, 이를포함하는 반도체 소자 및 그 제조 방법
KR100647468B1 (ko) 반도체 장치의 배선 구조물 및 그 제조 방법.
KR100699915B1 (ko) 반도체 장치 및 그 제조 방법
US7084057B2 (en) Bit line contact structure and fabrication method thereof
KR100906646B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100356776B1 (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
KR100859831B1 (ko) 매립형 비트라인을 구비한 반도체 소자의 제조 방법
TWI830539B (zh) 半導體結構及其形成方法
KR20070111795A (ko) 콘택 구조물 및 그 제조 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR20010053647A (ko) 반도체장치의 콘택 형성방법
KR101116286B1 (ko) 매립 게이트를 갖는 반도체 장치 제조 방법
TW202220174A (zh) 半導體元件
KR101139463B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 13