KR100647468B1 - 반도체 장치의 배선 구조물 및 그 제조 방법. - Google Patents

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Abstract

케미컬에 의한 어택이 감소되는 구조를 갖는 반도체 장치의 배선 구조물 및 그 제조 방법에서, 반도체 장치의 배선 구조물은 기판 상에 형성되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에서 상기 제1 콘택 플러그와 전기적으로 접속하는 제2 콘택 플러그와, 상기 제1 콘택 플러그의 상부 측벽 및 상기 제2 콘택 플러그의 측벽을 동시에 감싸는 형상을 갖고, 상기 제1 및 제2 콘택 플러그의 계면으로 케미컬이 침투하는 것을 억제하기 위한 보호막 패턴 및 상기 제1 콘택 플러그, 제2 콘택 플러그 및 보호막 패턴을 덮는 층간 절연 막 구조물을 포함한다. 상기와 같이, 보호막 패턴이 콘택 플러그들의 계면 부위를 감싸고 있으므로 케미컬의 침투를 방지할 수 있다.

Description

반도체 장치의 배선 구조물 및 그 제조 방법.{Metal wiring structure in semiconductor device and method for forming the same}
도 1은 콘택 플러그들 간의 연결 불량을 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 배선 구조물을 나타내는 사시도이다.
도 4 내지 도 7은 도 2에 도시된 반도체 장치의 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예 2에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 9 내지 도 13은 도 8에 도시된 반도체 장치의 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예 3에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 15 내지 도 18은 도 14에 도시된 반도체 장치의 배선 구조물을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
도 19는 도 1에 도시된 배선 구조물을 포함하는 디램 장치를 나타내는 평면면도이다.
도 20은 도 19의 I_I'를 절단하여 보여지는 단면도이다.
도 21 내지 도 25는 도 20에 도시된 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 150, 200 : 기판 102a, 152a, 204a : 제1 층간 절연막
103, 153, 205c : 제1 개구부 104, 154a, 206 : 제1 콘택 플러그
106, 158, 208a : 제2 층간 절연막 108, 159, 211 : 제2 개구부
110, 156, 212 : 보호막 패턴 114, 164, 216 : 금속 실리사이드 패턴
116a, 166, 218 : 베리어 금속막 패턴 118, 168 : 금속 패턴
120, 170 : 제2 콘택 플러그 220 : 비트 라인 구조물
본 발명은 반도체 장치의 배선 구조물 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 축소된 디자인룰을 갖는 반도체 장치에서 접촉 부위의 간섭이나 어택에 따른 동작 불량의 발생이 감소될 수 있는 배선 구조물 및 그 제조 방법에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구를 만족시키기 위하여, 최근의 반도체 메모리 장치는 고집적화, 고용량화되어 가고 있다.
특히, 상기 반도체 메모리 장치 중에서 디램 장치는 디자인 룰의 축소로 인해 배선과 배선을 연결하는 콘택의 접촉면의 면적이 매우 작아지게 됨으로서 콘택 저항이 매우 증가하고 있다. 또한, 상기 콘택 부위의 미세한 어택 발생 등에 의해서도 반도체 장치의 동작 불량이 야기되고 있다.
구체적으로, 디램 셀의 레이 아웃이 8F2(F: minimum feature size) 구조에서 다이아고날 형태의 액티브를 갖는 6F2 구조로 변화하고 있다. 상기 6F2 구조의 디램에서는 배선들 간의 간격 및 콘택들 간의 간격이 매우 가깝기 때문에 사소한 공정 변화에 의해서도 쉽게 불량이 발생하게 된다. 특히, 비트 라인과 연결하기 위한 랜딩 패드와 상기 비트 라인과 직접적으로 접속하는 비트 라인 콘택의 연결 불량이 빈번하게 발생하고 있다.
도 1은 콘택 플러그들 간의 연결 불량을 나타내는 단면도이다.
도 1을 참조하면, 커패시터의 하부 전극 연결용 랜딩 패드와 접속하는 커패시터용 콘택(도시안됨)을 형성하기 위하여, 상기 랜딩 패드의 상부가 노출되도록 건식 식각 공정을 수행한 후 상기 커패시터용 콘택과 접속되는 부위의 면적을 확장하기 위한 습식 식각 공정을 수행하고 있다. 이 때, 비트 라인 연결용 랜딩 패드 (14)와, 비트 라인과 직접 접속하는 비트 라인 콘택(20) 및 비트 라인(도시안됨)은 이 전의 공정에서 이미 형성되어 있는 상태이며, 상기 커패시터용 콘택을 형성하기 위한 식각 공정은 상기 비트 라인의 측벽 스페이서에 셀프 얼라인되어 수행된다. 도 1에서, 도면부호 10은 기판, 12 및 18은 층간 절연막, 22는 베리어 금속막이다.
그런데, 상기 커패시터용 콘택의 접속 부위 면적을 확장하기 위한 습식 식각 공정 시에 사용되는 케미컬이 상기 비트 라인 연결용 랜딩 패드(14)와, 비트 라인 콘택(20)의 계면으로 쉽게 침투하게 된다. 이로 인해, 상기 비트 라인 콘택(20)의 저면에 오믹막으로 제공되는 금속 실리사이드 물질(도시안됨)까지 상기 습식 식각액에 의해 쉽게 제거될 수 있다. 상기와 같이 금속 실리사이드 물질이 제거되는 경우, 상기 비트 라인 연결용 랜딩 패드(14)와, 비트 라인 콘택(20) 사이의 계면 부위에 빈공간(16)이 생기게 되어, 접촉이 정상적으로 이루어지지 않게 된다. 따라서, 상기 비트 라인 연결용 랜딩 패드(14)와, 비트 라인 콘택(20) 사이의 저항이 매우 증가하게 되거나, 심한 경우 전기적으로 오픈되는 등의 문제가 발생된다.
따라서, 본 발명의 제1 목적은 케미컬에 의한 콘택의 손상을 감소시킬 수 있는 반도체 장치의 배선 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기한 배선 구조물을 형성하기에 적합한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물 은, 기판 상에 형성되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에서 상기 제1 콘택 플러그와 전기적으로 접속하는 제2 콘택 플러그와, 상기 제1 콘택 플러그의 상부 측벽 및 상기 제2 콘택 플러그의 측벽을 동시에 감싸는 형상을 갖고, 상기 제1 및 제2 콘택 플러그의 계면으로 케미컬이 침투하는 것을 억제하기 위한 보호막 패턴 및 상기 제1 콘택 플러그, 제2 콘택 플러그 및 보호막 패턴을 덮는 층간 절연 막 구조물을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물의 제조 방법으로서, 우선 기판 상에 제1 콘택 플러그를 포함하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 제1 및 제2 층간 절연막의 일부분을 식각함으로서, 상기 제1 콘택 플러그의 상부면 및 상부 측벽을 동시에 노출시키는 개구부를 형성한다. 상기 노출된 제1 콘택 플러그의 상부 측벽을 감싸면서 상기 제1 콘택 플러그 상부면보다 높게 연장되는 보호막 패턴을 형성한다. 다음에, 상기 제2 층간 절연막에 상기 제1 콘택 플러그와 접촉하는 제2 콘택 플러그를 형성함으로서 배선 구조물을 완성한다.
본 발명의 배선 구조물은 상기 제1 콘택 플러그의 상부 측벽과 상기 제2 콘택 플러그의 측벽을 동시에 감싸는 형태의 보호막 패턴을 포함한다. 이로 인해, 상기 제2 콘택 플러그의 하부에 형성되어 있는 금속 실리사이드 물질이 외부에 노출되지 않는다. 그러므로, 후속 공정에서 상기 제1 및 제2 콘택 플러그 주변이 상기 금속 실리사이드 물질이 제거될 수 있는 케미컬에 노출되더라도, 상기 보호막 패턴이 상기 케미컬을 차단하므로 상기 케미컬이 상기 제1 및 제2 콘택 플러그로 침투 하는 것을 방지할 수 있다. 이로 인해, 상기 제2 콘택 플러그 저면의 금속 실리사이드 물질이 상기 케미컬에 의해 녹아내리거나 또는 부식되는 등의 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명하고자 한다.
실시예 1
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다. 도 3은 본 발명의 실시예 1에 따른 반도체 장치의 배선 구조물을 나타내는 사시도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 콘택 형성 영역을 노출하는 제1 개구부(103)를 갖는 제1 층간 절연막(102a)이 구비된다. 상기 기판 상에는 모오스 트랜지스터(도시안됨)와 같은 하부 구조물이 형성될 수 있다. 상기 콘택 형성 영역은 모오스 트랜지스터의 소오스/드레인 영역으로 제공되는 불순물 영역을 포함한다. 상기 제1 층간 절연막(102a)은 실리콘 산화물로 이루어진다. 상기 제1 개구부(103)는 제1 내부폭을 갖고 상기 제1 개구부(103)의 하부에 위치하는 제1 부분(103a)과 상기 제1 부분(103a)과 연통하고 상기 제1 내부폭에 비해 넓은 제2 내부폭을 갖는 제2 부분(103b)을 포함한다.
상기 제1 개구부(103) 내부에는 제1 콘택 플러그(104)가 구비되어 있다. 상기 제1 콘택 플러그(104)는 불순물이 도핑된 폴리실리콘으로 이루어진다. 상기 제1 콘택 플러그(104)의 상부 측벽은 상기 제1 층간 절연막(102a)에 의해 싸여 있지 않고 노출되어 있다. 구체적으로, 상기 제1 콘택 플러그(104)는 상기 제1 개구부의 제1 부분(103a) 내부를 완전히 매립하면서 상기 제1 개구부의 제2 부분(103b)으로 연장되어 있는 형상을 갖는다.
상기 제1 층간 절연막(102a) 상에는 상기 제1 콘택 플러그(104)의 상부면을 노출하는 제2 개구부(108)를 갖는 제2 층간 절연막(106)이 구비된다. 상기 제2 층간 절연막(106)은 실리콘 산화물로 이루어진다. 상기 제2 개구부(108)는 상기 제1 개구부(103)의 상부와 연통하고, 상기 제1 개구부의 제2 부분(103b)의 내부폭과 실질적으로 동일한 내부폭을 갖는다.
상기 제2 개구부(108) 내부에는 상기 제1 콘택 플러그(104)와 전기적으로 접속하는 제2 콘택 플러그(120)가 구비된다. 상기 제2 콘택 플러그(120)는 상기 제2 개구부(108)의 내부 용적에 비해 작게 형성되어, 상기 제2 개구부(108)의 가장자리 부위와 이격되면서 상기 제2 개구부(108) 내부에 삽입되는 형상을 갖는다. 상기 제2 콘택 플러그(120)는 폴리실리콘에 비해 낮은 저항을 갖는 금속으로 이루어지는 것이 바람직하다.
구체적으로, 상기 제2 콘택 플러그(120)는 상기 제1 콘택 플러그(104)와 직접적으로 접촉하는 부위에 오믹막으로서 금속 실리사이드 패턴(114)이 구비되고, 상기 금속 실리사이드 패턴(114) 상에는 금속 패턴(118)이 적층된다. 또한, 상기 금속 패턴(118)의 외벽에는 금속 물질의 확산을 방지하기 위한 베리어 금속막 패턴 (116a)이 수 내지 수백Å 정도 증착되어 있다.
상기 금속 실리사이드 패턴(114)은 베리어 금속막을 형성할 시에 베리어 금속과 제1 콘택 플러그(104)를 이루는 폴리실리콘의 반응함으로서 생성된 것이다. 상기 베리어 금속막 패턴(116a)은 티타늄/티타늄 질화막 또는 탄탈륨/탄탈륨 질화막이 적층된 형태를 가질 수 있다. 상기 금속 실리사이드 패턴(114)은 상기 베리어 금속막 패턴을 이루는 금속 물질에 따라 티타늄 실리사이드 또는 탄탈륨 실리사이드로 이루어질 수 있다. 또한, 상기 금속 패턴(118)으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다.
본 실시예에서는 상기 베리어 금속막 패턴(116a)으로 티타늄/티타늄 질화막이 적층되고, 상기 금속 실리사이드 패턴(114)은 티타늄 실리사이드로 이루어진다. 그리고, 상기 금속 패턴(118)이 텅스텐으로 이루어진다.
상기 제1 콘택 플러그(104)의 상부 측벽 및 상기 제2 콘택 플러그(120)의 측벽을 동시에 감싸는 원통 형상을 갖고, 상기 제1 및 제2 콘택 플러그(104, 120)의 계면으로 세정 또는 또는 식각 공정에서 사용되는 케미컬이 침투하는 것을 억제하기 위한 보호막 패턴(110)이 구비된다. 상기 보호막 패턴(110)은 상기 제1 및 제2 층간 절연막(102a, 106)을 식각할 시에 거의 제거가 이루어지지 않는 물질로 형성되는 것이 바람직하다. 구체적으로, 상기 제1 및 제2 층간 절연막(102a, 106)을 실리콘 산화물로 형성하는 경우 상기 보호막 패턴(110)은 실리콘 질화물로 형성된다.
또한, 상기 보호막 패턴(110)은 상기 제2 콘택 플러그의 측벽을 완전히 감싸고 있어서, 상기 제2 콘택 플러그가 이웃하는 콘택들과 전기적으로 쇼트되는 것을 방지한다.
상기 보호막 패턴(110)은 상기 제1 및 제2 콘택 플러그(104, 120)의 계면 부위를 완전히 덮고 있다. 때문에, 후속 공정을 진행하는 중에 상기 계면 부위로 케미컬이 침투하는 것을 방지할 수 있다. 그러므로, 상기 케미컬의 침투에 의해 종래에 빈번하게 발생되었던 상기 제1 및 제2 콘택 플러그의 계면 부위의 금속 실리사이드가 녹아내리는 문제를 감소시킬 수 있으며, 콘택 저항의 증가로 발생되는 반도체 장치의 동작 불량을 감소시킬 수 있다.
도 4 내지 도 7은 도 2에 도시된 반도체 장치의 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 모오스 트랜지스터의 불순물 영역과 같은 콘택 형성 영역이 형성되어 있는 반도체 기판(100)을 마련한다. 상기 기판(100) 상에 실리콘 산화물을 증착하여 제1 예비 층간 절연막(102)을 형성한다. 상기 제1 예비 층간 절연막(102)을 부분적으로 식각하여 콘택 형성 영역을 노출하는 제1 예비 개구부(101)를 형성한다. 상기 식각 공정은 건식 식각으로 이루어진다.
상기 제1 예비 개구부(101)를 완전히 채우면서 상기 제1 예비 층간 절연막(102) 상에 도핑된 폴리실리콘막을 증착한다. 다음에, 상기 제1 예비 층간 절연막(102)이 표면에 노출되도록 상기 도핑된 폴리실리콘막을 연마한다. 상기 공정을 수행함으로서 상기 제1 예비 개구부(101) 내부에 제1 콘택 플러그(104)가 완성된다.
도 5를 참조하면, 상기 제1 콘택 플러그(104)가 형성되어 있는 상기 제1 예비 층간 절연막(102) 상에 실리콘 산화물을 증착하여 제2 예비 층간 절연막(도시안 됨)을 형성한다.
다음에, 상기 제1 콘택 플러그(104)의 상부면 및 상부 측벽이 노출되도록 상기 제2 예비 층간 절연막 및 상기 제1 예비 층간 절연막(102)의 일부분을 식각한다. 상기 공정에 의해, 상기 제2 예비 층간 절연막은 제2 개구부(108)를 포함하는 제2 층간 절연막(106)으로 변화된다. 그리고, 상기 제1 예비 층간 절연막(102)은 제1 개구부(103)를 갖는 제1 층간 절연막(102a)으로 변화된다. 상기 제1 개구부(103)는 제1 내부폭을 갖고 상기 제1 개구부의 하부에 위치하는 제1 부분(103a)과 상기 제1 부분(103a)과 연통하고 상기 제1 내부폭에 비해 넓은 제2 내부폭을 갖는 제2 부분(103b)을 포함한다. 또한, 상기 제1 개구부의 제2 부분(103b)과 상기 제1 콘택 플러그(104) 사이에는 원통 형상의 갭이 생성된다.
도 6을 참조하면, 상기 제1 콘택 플러그(104) 주변에 형성되어 있는 갭을 완전히 매립하면서 상기 제2 층간 절연막(106) 상부면, 측면과 상기 제1 콘택 플러그(104)의 상부면에 연속적으로 보호막(도시안됨)을 형성한다. 이 때, 상기 보호막은 상기 갭 내부에 보이드 없이 완전히 매립될 수 있도록 스텝커버러지 특성이 양호한 물질로 형성되는 것이 바람직하다. 상기 보호막은 상기 제2 개구부(108) 내부가 완전히 채워지지 않도록 적어도 상기 제2 개구부(108)의 내부 폭의 1/2 보다는 얇은 두께로 형성하는 것이 바람직하다.
또한, 상기 보호막은 후속 공정에서 제1 및 제2 층간 절연막의 식각을 위한 식각액이 제1 및 제2 콘택 플러그의 계면 사이로 침투하는 것을 방지하기 위한 보호막 패턴으로 변화된다. 그러므로, 상기 보호막은 상기 제1 및 제2 층간 절연막을 식각하는 습식 식각 공정 시에 거의 식각이 이루어지지 않도록 상기 제1 및 제2 층간 절연막으로 사용되는 실리콘 산화물과의 식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 구체적으로, 상기 보호막은 실리콘 질화물을 증착하여 형성하는 것이 바람직하다.
다음에, 상기 제2 층간 절연막(106) 상부면 및 상기 제1 콘택 플러그(104)의 상부면에 형성되어 있는 보호막이 제거되도록 상기 보호막을 이방성으로 식각함으로서, 상기 제1 콘택 플러그(104)의 상부 측벽 및 상기 제2 개구부(108)의 측벽으로 연장되는 원통 형상의 보호막 패턴(110)을 형성한다.
상기에서도 설명한 것과 같이, 상기 보호막 패턴(110)은 상기 제1 콘택 플러그(104)와 후속 공정에서 상기 제1 콘택 플러그(104)와 접속하는 제2 콘택 플러그의 계면을 통해 식각 또는 세정 공정 시에 사용되는 케미컬이 침투하는 것을 방지한다.
도 7을 참조하면, 상기 제2 층간 절연막(106) 상부면, 보호막 패턴(110)의 상부면, 측벽 및 제1 콘택 플러그(104)의 상부면에 연속적으로 베리어 금속 물질을 증착한다. 통상적으로 상기 베리어 금속 물질은 화학 기상 증착 공정을 통해 증착된다.
상기와 같이, 베리어 금속 물질을 증착하면 증착 시의 온도가 충분히 높기 때문에 상기 제1 콘택 플러그(104)의 폴리실리콘과 상기 베리어 금속 물질이 반응하게 된다. 그러므로, 상기 제1 콘택 플러그(104)의 상부면에서는 오믹막으로 제공되는 금속 실리사이드 패턴(114)이 형성된다. 또한, 상기 제2 층간 절연막(106) 상 부면, 보호막 패턴(110)의 상부면 및 측벽에는 예비 베리어 금속막 패턴(116)이 형성된다. 상기 예비 베리어 금속막 패턴(116)은 티타늄/ 티타늄 질화막의 적층막 또는 탄탈륨/ 탄탈륨 질화막의 적층막으로 이루어질 수 있다.
다시 도 2를 참조하면, 상기 제2 개구부(108) 내부를 완전히 채우면서 상기 제2 층간 절연막(106) 상에 금속막(도시안됨)을 형성한다. 상기 금속막으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다.
다음에, 상기 제2 층간 절연막(106)의 상부면이 노출되도록 상기 금속막 및 예비 베리어 금속막 패턴(116)을 연마함으로서, 베리어 금속막 패턴(116a) 및 금속 패턴(118)을 형성한다.
상기 공정에 의해, 금속 실리사이드 패턴(114) 및 금속 패턴(118)이 적층되고 측벽에는 베리어 금속막 패턴(116a)이 형성되는 제2 콘택 플러그(120)를 완성한다.
도시하지는 않았지만, 다른 실시예로서, 상기 제2 층간 절연막 상에 형성되어 있는 금속막을 상기 제2 개구부를 경유하는 라인 형태로 상기 금속막 및 예비 베리어 금속막을 패터닝할 수 있다. 상기와 같이 패터닝 공정을 수행하면, 제2 콘택 플러그 및 상기 제2 콘택 플러그와 접속하는 도전성 라인을 동시에 형성할 수도 있다.
상기와 같이, 제1 및 제2 콘택 플러그가 서로 적층되면서 전기적으로 접속하는 경우 상기 제1 콘택 플러그의 측벽 상부 및 상기 제2 콘택 플러그의 측벽 전체를 동시에 감싸는 원통 형상의 보호막 패턴이 구비되므로, 상기 제1 및 제2 콘택 플러그의 계면 부위로 식각 또는 세정 공정에서 사용되는 케미컬이 침투하는 것을 방지할 수 있다. 이로 인해, 상기 제1 및 제2 콘택 플러그를 구성하는 물질들 특히 상기 제1 및 제2 콘택 플러그 계면에 형성되는 금속 실리사이드 패턴이 상기 케미컬에 의해 녹아내리거나 제거되는 등의 문제를 감소시킬 수 있어서 콘택 저항을 감소시킬 수 있다.
실시예 2
도 8은 본 발명의 실시예 2에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 8을 참조하면, 기판(150) 상에 콘택 형성 영역을 노출하는 제1 개구부(153)를 갖는 제1 층간 절연막(152a)이 구비된다. 상기 기판(150) 상에는 모오스 트랜지스터와 같은 하부 구조물이 형성될 수 있다. 상기 콘택 형성 영역은 모오스 트랜지스터의 소오스/드레인 영역으로 제공되는 불순물 영역을 포함한다. 상기 제1 층간 절연막(152a)은 실리콘 산화물로 이루어진다.
상기 제1 개구부(153) 내부에는 상기 제1 층간 절연막(152a)의 상부면에 비해 돌출되는 제1 콘택 플러그(154a)가 구비되어 있다. 상기 제1 콘택 플러그(154a)는 불순물이 도핑된 폴리실리콘으로 이루어진다.
상기 제1 콘택 플러그(154a)들 사이의 갭 부위를 채우면서 상기 제1 콘택 플러그(154a)의 상부면에 비해 돌출되는 보호막 패턴(156)이 구비된다. 상기 보호막 패턴(156)은 실리콘 질화물로 이루어질 수 있다.
상기 보호막 패턴(156)상에 상기 제1 콘택 플러그(154a)의 상부면 전체를 노출하는 제2 개구부(159)를 갖는 제2 층간 절연막(158)이 구비된다. 또한, 상기 제2 개구부(159)의 하부 측벽에는 상기 보호막 패턴(156)의 측벽이 노출된다.
상기 제2 개구부(159)의 내측벽 및 보호막 패턴(156)의 측벽에는 스페이서(160)가 구비된다. 상기 스페이서(160)는 상기 보호막 패턴(156)과 동일한 물질로 이루어진다.
상기 스페이서(160)가 형성되어 있는 제2 개구부(159) 내부에는 금속 물질로 이루어지는 제2 콘택 플러그(170)가 구비된다. 구체적으로, 상기 제2 콘택 플러그(170)는 상기 제1 콘택 플러그(154a)와 직접적으로 접촉하는 부위에 오믹막으로서 금속 실리사이드 패턴(164)이 구비되고, 상기 금속 실리사이드 패턴(164) 상에는 금속 패턴(168)이 적층된다. 또한, 상기 금속 패턴(168)의 측벽에는 금속 물질의 확산을 방지하기 위한 베리어 금속막 패턴(166)이 수 내지 수 백Å 정도 증착되어 있다.
상기 스페이서는 상기 제2 콘택 플러그(170)가 이웃하는 다른 콘택 플러그와 전기적으로 접속되는 것을 방지하기 위하여 제공된다.
설명한 것과 같이, 상기 제1 및 제2 콘택 플러그의 계면 부위를 덮는 보호막 패턴이 형성되어 있으므로 상기 계면 부위로 습식 식각액이 유입되는 것을 방지할 수 있으며, 이로 인해 상기 금속 실리사이드가 녹아내리는 등의 문제를 감소시킬 수 있다.
도 9 내지 도 13은 도 8에 도시된 반도체 장치의 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 콘택 형성 영역이 형성되어 있는 반도체 기판(150)을 마련한다. 도시되지는 않았지만, 상기 기판에는 모오스 트랜지스터와 같은 하부 구조물이 형성될 수 있다.
상기 기판(150) 상에 실리콘 산화물을 증착하여 제1 예비 층간 절연막(152)을 형성한다. 상기 제1 예비 층간 절연막(152)은 목적하는 제1 층간 절연막의 높이보다 높게 형성하는 것이 바람직하다. 구체적으로, 목적하는 제1 층간 절연막의 높이보다 300 내지 3000Å 정도 더 높게 형성한다.
다음에, 상기 콘택 형성 영역이 저면에 노출되도록 상기 제1 예비 층간 절연막(152)의 일부분을 식각함으로서 제1 예비 개구부(151)를 형성한다. 상기 식각 공정은 건식 식각으로 이루어진다.
상기 제1 예비 개구부(151)를 완전히 채우도록 도핑된 폴리실리콘막을 증착한다. 다음에, 상기 제1 예비 층간 절연막(152)이 표면에 노출되도록 상기 도핑된 폴리실리콘막을 연마함으로서 상기 제1 예비 개구부(151) 내부에 제1 예비 콘택 플러그(154)를 형성한다.
도 10을 참조하면, 상기 제1 예비 층간 절연막(152)의 전면을 식각함으로서 상기 제1 예비 층간 절연막(152)에 비해 높이가 낮은 제1 층간 절연막(152a)을 형성한다. 상기 식각 공정을 수행하면, 제1 예비 층간 절연막(152)이 식각된 두께만큼 상기 제1 예비 콘택 플러그(154)가 돌출된 형상을 갖게되고, 상기 제1 예비 콘 택 플러그(154)들 사이에는 갭(gap)이 생성된다.
상기 제1 예비 층간 절연막(152)이 식각되는 두께는 형성하고자 하는 보호막 패턴(156)의 두께와 동일하거나 더 두껍게 되도록 한다. 상기 제1 예비 층간 절연막(152)을 300Å이하의 두께로 식각하는 경우에는 상기 보호막 패턴(156)이 너무 얇아지게 되어 계면을 통해 침투하는 케미컬을 차단하기가 어려우며, 상기 제1 예비 층간 절연막(152)을 3000Å이상의 두께로 식각하는 경우에는 상기 보호막 패턴(156)이 지나치게 두꺼워져 크랙과 같은 불량이 발생될 수 있다.
다음에, 상기 제1 예비 콘택 플러그(154)들 사이의 갭 부위를 완전히 채우면서 상기 제1 층간 절연막(152a) 상에 예비 보호막(도시안됨)을 형성한다. 상기 예비 보호막은 실리콘 질화물을 사용하여 형성할 수 있다. 이 후, 상기 제1 예비 콘택 플러그(154)의 상부면이 노출되도록 상기 예비 보호막을 연마함으로서, 상기 제1 예비 콘택 플러그(154) 사이의 갭 부위에 보호막 패턴(156)을 형성한다.
도 11을 참조하면, 상기 제1 예비 콘택 플러그(154)의 상부를 식각함으로서 상기 제1 예비 콘택 플러그(154)보다 높이가 낮은 제1 콘택 플러그(154a)를 형성한다. 상기 공정을 수행하면, 상기 보호막 패턴(156)이 상기 제1 콘택 플러그(154a)의 상부 측벽을 감싸면서 상기 제1 콘택 플러그(154a) 상으로 연장되는 형상을 갖게된다.
도 12를 참조하면, 상기 제1 콘택 플러그(154a) 및 상기 보호막 패턴(156)을 충분히 덮도록 제2 예비 층간 절연막(도시안됨)을 형성한다. 상기 제2 예비 층간 절연막은 실리콘 산화물을 화학 기상 증착법으로 증착함으로서 형성할 수 있다.
상기 제1 콘택 플러그(154a) 상에 위치하는 제2 예비 층간 절연막을 선택적으로 식각함으로서 제2 개구부(159)를 갖는 제2 층간 절연막을 형성한다. 구체적으로, 상기 제2 예비 층간 절연막을 건식 식각함으로서 상기 제1 콘택 플러그(154a)의 상부면을 부분적으로 노출시킨다. 다음에, 상기 제2 예비 층간 절연막을 습식 식각함으로서 측벽에는 상기 보호막 패턴(156)이 노출되고 저면에는 상기 제1 콘택 플러그(154a)의 상부면 전체가 노출되는 제2 개구부(159)를 형성한다.
도 13을 참조하면, 상기 제2 개구부(159)의 내측벽, 저면 및 상기 제2 층간 절연막(158) 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 상기 보호막 패턴(156)과 동일한 물질로 이루어지는 것이 바람직하다. 구체적으로, 상기 스페이서용 절연막은 실리콘 질화물을 화학 기상 증착 공정에 의해 증착함으로서 형성될 수 있다.
상기 스페이서용 절연막을 이방성으로 식각함으로서 상기 제2 개구부(159)의 내측벽에 스페이서(160)를 형성한다. 상기 스페이서(160)의 하부 외측벽은 상기 보호막 패턴(156)과 접촉된다.
다시 도 8을 참조하면, 상기 제2 층간 절연막(158) 상부면, 보호막 패턴(156)의 상부면 및 측벽에는 베리어 금속막(도시안됨)을 형성하고, 상기 제1 콘택 플러그(154a)의 상부면에는 금속 실리사이드막 패턴(164)을 형성한다.
상기 제2 개구부(159) 내부를 완전히 채우면서 상기 제2 층간 절연막(158) 상에 금속막(도시안됨)을 형성한다. 상기 금속막으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다.
다음에, 상기 제2 층간 절연막(158)의 상부면이 노출되도록 상기 금속막을 연마함으로서 금속 패턴(168)을 형성한다. 상기 공정에 의해, 금속 실리사이드 패턴(164) 및 금속 패턴(168)이 적층되고 측벽에는 베리어 금속막 패턴(166)이 형성되는 제2 콘택 플러그(170)를 완성한다.
본 발명의 제2 실시예에 따른 보호막 패턴(156)은 상기 제1 층간 절연막(152a)을 덮으면서 상기 제1 콘택 플러그(154a) 측벽 상부로부터 상기 제2 콘택 플러그(170) 측벽 하부까지 연장되도록 형성된다. 즉, 상기 제1 및 상기 제2 콘택 플러그(154a, 170) 사이의 계면 부위에는 상기 보호막 패턴(156)만이 형성된다. 그러므로, 후속 공정에서 상기 제2 층간 절연막(158)의 일부분을 식각하거나 세정하는 공정 시에 사용되는 케미컬이 상기 제1 및 제2 콘택 플러그(154a, 170) 사이의 계면 부위로 침투하는 것을 방지할 수 있다. 이로 인해, 상기 제1 및 제2 콘택 플러그(154a, 170)를 구성하는 물질들 특히 상기 제1 및 제2 콘택 플러그(154a, 170) 계면에 형성되는 금속 실리사이드 패턴(164)이 상기 케미컬에 의해 녹아내리는 등의 문제를 감소시킬 수 있어서 콘택 부위의 저항이 감소된다.
실시예 3
도 14는 본 발명의 실시예 3에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 14를 참조하면, 본 발명의 실시예 3에 따른 배선 구조물은 제1 콘택 플러그(154a)를 노출하는 제2 개구부(196)의 형상과 상기 제2 개구부(196) 내측벽에 형 성되는 스페이서(194)의 형상을 제외하고는 상기 실시예 2에 따른 배선 구조물과 동일하다. 구체적으로, 상기 제2 개구부(196)는 하부폭에 비해 상부폭이 좁은 형상을 갖는다. 상기 제2 개구부(196)의 하부 측벽에는 보호막 패턴(156)의 측벽이 노출된다. 또한, 상기 스페이서(194)는 하부에 비해 상부 폭이 감소된 형상을 갖는다.
도 15 내지 도 18은 도 14에 도시된 반도체 장치의 배선 구조물을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11을 참조로 설명한 공정과 동일한 공정을 수행함으로서 도 11에 도시된 구조를 형성한다.
다음에, 도 15에 도시된 것과 같이, 상기 보호막 패턴(156) 사이의 갭 부위를 충분히 매립하는 제1 실리콘 산화물(도시안됨)을 형성한다. 상기 제1 실리콘 산화물은 특정 습식 식각액에서 제1 식각율을 갖는 물질을 사용하여 형성한다. 다음에, 상기 보호막 패턴(156)의 상부면이 노출되도록 상기 제1 실리콘 산화물을 연마하여 제1 실리콘 산화막(190)을 형성한다.
도 16을 참조하면, 상기 제1 실리콘 산화막(190) 및 상기 보호막 패턴(156)을 덮는 제2 실리콘 산화막(192)을 형성한다. 상기 제2 실리콘 산화막(192)은 상기 특정 습식 식각액을 사용하였을 때 상기 제1 식각율에 비해 낮은 제2 식각율을 갖는 물질을 사용하여 형성한다. 구체적으로, 상기 제1 실리콘 산화막(190)은 BPSG막을 사용하고, 상기 제2 실리콘 산화막(192)은 TEOS막을 사용할 수 있다.
도 17을 참조하면, 상기 제1 및 제2 실리콘 산화막(190, 192)을 건식 식각하여 상기 제1 콘택 플러그(154a) 상부면의 일부분이 노출되는 제2 예비 개구부(도시안됨)를 형성한다. 이 때, 상기 제2 예비 개구부의 측벽에는 상기 제1 및 제2 실리콘 산화막(190, 192)이 남아있어서 상기 보호막 패턴(156)의 측벽이 노출되지 않는다.
다음에, 상기 보호막 패턴(156)의 측벽이 노출되도록, 상기 제2 예비 개구부가 형성되어 있는 제1 및 제2 실리콘 산화막(190, 192)을 습식 식각하여 제2 개구부(196)를 형성한다. 상기 습식 식각에 의해 형성된 제2 개구부(196)의 저면에는 상기 제1 콘택 플러그(154a)가 완전히 노출된다. 이 때, 상기 제1 실리콘 산화막(190)이 상기 제2 실리콘 산화막(192)에 비해 빠르게 식각되므로, 상기 제2 개구부(196)는 상부폭이 하부폭에 비해 좁다.
도 18을 참조하면, 상기 제2 개구부(196)의 측벽에 상기 보호막 패턴(156)과 동일한 물질로 이루어지는 스페이서(194)를 형성한다. 상기 스페이서는 상기 상부폭이 하부폭에 비해 좁게 형성된다.
다음에, 다시 도 14를 참조하면, 상기 스페이서(194)가 형성되어 있는 상기 제2 개구부(196)의 저면에는 금속 실리사이드막 패턴(164)을 형성하고, 상기 제2 개구부의 측벽에는 베리어 금속막 패턴(166)을 형성한다. 이 후, 상기 제2 개구부(196)를 채우는 금속 패턴(168)을 형성한다. 상기 공정을 수행함으로서, 상기 제1 콘택 플러그(154a)와 접속하는 제2 콘택 플러그(170)를 완성한다.
상기 설명한 방법에 의해 형성된 배선 구조물은 제2 개구부(196)의 하부폭이 상부폭에 비해 넓어서 상기 제1 콘택 플러그(154a)와 제2 콘택 플러그(170)가 서로 접촉되는 면적이 증가된다.
실시예 4
도 19는 도 1에 도시된 배선 구조물을 포함하는 디램 장치를 나타내는 평면면도이다. 도 20은 도 19의 I_I'를 절단하여 보여지는 단면도이다.
도 19 및 20을 참조하면, 소자 분리막(202)에 의해 액티브 영역 및 소자 분리 영역이 구분되는 기판(200)이 구비된다. 상기 액티브 영역은 고립된 형상을 갖는다. 그리고, 상기 고립된 형태의 각 액티브 영역은 상부에 형성되는 게이트 구조물이 연장되는 방향인 제1 방향을 기준으로 일정한 각도를 갖는 사선 방향으로 연장된다.
상기 각 액티브 영역 상에는 MOS 트랜지스터(도시안됨)가 구비된다. 구체적으로, 상기 MOS 트랜지스터는 상기 액티브 영역을 가로지르는 제1 방향으로 연장되는 라인 형상의 게이트 구조물과 상기 게이트 구조물의 양측 기판 표면 아래로 형성되고 소오스/드레인으로 제공되는 제1 및 제2 불순물 영역(203a, 203b)으로 구성된다. 상기 게이트 구조물은 게이트 산화막, 게이트 도전막 패턴 및 하드 마스크 패턴이 적층된 형상을 갖는다. 또한, 상기 게이트 구조물의 측벽에는 게이트 스페이서가 구비된다.
상기 고립된 액티브 영역의 중심 부위에 위치하는 제1 불순물 영역(203a)은 비트 라인과 접속하기 위한 영역이고, 상기 고립된 액티브 영역의 가장자리에 위치 하는 제2 불순물 영역(203b)은 커패시터와 접속하기 위한 영역이다.
상기 게이트 구조물을 매립하는 제1 층간 절연막(204a)이 구비된다. 상기 제1 층간 절연막(204a)은 실리콘 산화물로 이루어진다. 상기 제1 층간 절연막(204a)에는 상기 제1 및 제2 불순물 영역(203a, 203b)을 각각 노출하는 제1 개구부(205c)가 형성되어 있다.
상기 제1 개구부(205c)내에는 폴리실리콘으로 이루어지는 제1 콘택 플러그(206)들이 구비된다. 본 실시예에서, 상기 제1 불순물 영역(203a)과 전기적으로 접속하는 제1 콘택 플러그(206)는 비트 라인 연결용 제1 콘택 플러그(206a)라 하고, 상기 제2 불순물 영역(203b)과 전기적으로 접속하는 제1 콘택 플러그(206)는 커패시터 연결용 제1 콘택 플러그(206b)라 한다. 상기 제1 콘택 플러그(206)는 상기 게이트 전극 구조물의 측벽 스페이서에 셀프 얼라인되어 형성된 것이다.
상기 제1 콘택 플러그(206)들이 형성되어 있는 제1 층간 절연막(204a) 상에는 제2 층간 절연막(도시안됨)이 구비된다. 상기 제2 층간 절연막에는 상기 비트 라인 연결용 제1 콘택 플러그(206a)를 선택적으로 노출하는 제2 개구부(211)가 구비된다.
상기 제2 개구부(211) 내부에는 상기 비트 라인 연결용 제1 콘택 플러그(206a)와 전기적으로 접속하는 비트 라인 구조물(220)이 구비된다. 상기 비트 라인 구조물(220) 상에는 하드 마스크 패턴(222)이 구비되고, 상기 비트 라인 구조물(220)의 측벽에는 스페이서(224)가 구비된다. 상기 비트 라인 구조물(220)은 폴리실리콘에 비해 낮은 저항을 갖는 금속으로 이루어지는 것이 바람직하다.
구체적으로, 상기 비트 라인 구조물(220)은 상기 비트 라인 연결용 제1 콘택 플러그(206a)와 접촉하는 비트 라인 콘택(220a) 및 상기 비트 라인 콘택(220a)과 연결되는 비트 라인(220b)을 포함한다. 상기 비트 라인 콘택(220a)과 비트 라인 연결용 제1 콘택 플러그(206a)가 직접 접촉하는 부위에는 오믹막으로서 금속 실리사이드 패턴(216)이 구비된다. 상기 비트 라인 콘택(220a)의 측벽 및 비트 라인(220b)의 저면에는 금속 물질의 확산을 방지하기 위한 베리어 금속막 패턴(218)이 수 내지 수백Å 정도 증착되어 있다. 본 실시예에서는 상기 베리어 금속막 패턴(218)으로 티타늄/티타늄 질화막이 적층되고, 상기 금속 실리사이드 패턴(216)은 티타늄 실리사이드로 이루어진다. 그리고, 상기 비트 라인 콘택(220a) 및 비트 라인(220b)을 이루는 주요 금속으로는 텅스텐을 포함한다.
상기 비트 라인 연결용 제1 콘택 플러그(206a)의 상부 측면 및 상기 비트 라인 콘택(220a) 측벽을 동시에 감싸는 원통 형상을 갖고, 상기 비트 라인 연결용 제1 콘택 플러그(206a)와 비트 라인 구조물(220)의 계면으로 케미컬이 침투하는 것을 억제하기 위한 보호막 패턴(212)이 구비된다. 상기 보호막 패턴(212)은 상기 제1 및 제2 층간 절연막을 식각할 시에 거의 제거가 이루어지지 않는 물질로 형성되는 것이 바람직하다. 구체적으로, 상기 제1 및 제2 층간 절연막을 실리콘 산화물로 형성하는 경우 상기 보호막 패턴(212)은 실리콘 질화물로 형성된다.
상기 보호막 패턴(212)이 형성됨에 따라, 상기 케미컬의 침투에 의해 상기 금속 실리사이드 패턴(216)이 녹아내리는 등의 문제를 감소시킬 수 있다. 또한, 제2 개구부(211) 측벽에 형성되는 상기 보호막 패턴(212)은 상기 비트 라인 콘택 (220a)과 이웃하는 도전성 패턴들이 서로 전기적으로 접촉되는 것을 방지하는 역할을 한다.
상기 비트 라인 구조물(220)을 매립하는 제3 층간 절연막(226)이 구비된다. 상기 제3 층간 절연막(226)에는 상기 커패시터 연결용 제1 콘택 플러그(206b)를 노출시키는 제3 개구부(230)가 구비된다. 상기 제3 개구부(230)는 상기 비트 라인 구조물의 측벽에 구비되는 스페이서(224)에 자기 정렬됨으로서 형성된다.
상기 제3 개구부(230)의 하부는 상기 제3 개구부(230)의 상부에 비해 확장된 형상을 갖는다. 구체적으로 상기 제3 개구부(230)의 하부 측벽에는 상기 보호막 패턴(212)의 외측벽이 노출되어 있으며, 상기 제3 개구부(230)의 저면에는 상기 커패시터 연결용 제1 콘택 플러그(206b)의 상부면이 완전히 노출된다.
상기 제3 개구부(230)의 측벽에는 비트 라인 구조물과의 절연을 위한 내부 스페이서(232)가 구비된다. 그리고, 상기 제3 개구부(230) 내에는 도핑된 폴리실리콘과 같은 도전 물질이 채워져 있는 스토리지 노드 콘택(234)이 형성되어 있다. 도시되지는 않았지만, 상기 각각의 스토리지 노드 콘택(234) 상에는 커패시터들이 구비된다.
이하에서는, 도 20에 도시된 DRAM장치를 제조하기에 적합한 방법을 설명한다.
도 21 내지 도 25는 도 20에 도시된 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 기판(200)에 트렌치 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 정의하는 소자 분리막(202)을 형성한다. 상기 고립된 형태의 각 액티브 영역은 상기 액티브 영역 상에 형성되는 게이트 구조물이 연장되는 방향인 제1 방향과 일정한 각도를 갖는 사선 방향으로 연장된다.
상기 트렌치 소자 분리 공정을 설명하면, 우선 기판(200) 상에 버퍼 산화막(도시안됨)을 형성한다. 상기 버퍼 산화막은 이 후에 실리콘 질화막을 형성할 시에 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 실리콘 질화막(도시안됨)을 형성한다. 이어서, 상기 실리콘 질화막을 부분적으로 식각하여 질화막 패턴(도시안됨)을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 버퍼 산화막 및 기판을 소정 깊이로 식각하여 소자 분리용 트렌치를 형성한다. 다음에, 상기 트렌치 내에 실리콘 산화막을 매립하고 이를 평탄화하여 상기 실리콘 질화막 패턴을 노출시킨다. 상기 실리콘 질화막 패턴 및 버퍼 산화막 패턴을 습식 식각 공정에 의해 제거함으로서 필드 영역 및 액티브 영역을 정의하는 소자 분리막(202)을 완성한다.
상기 액티브 영역의 표면을 열산화시켜 게이트 산화막을 형성한다. 이 후, 게이트 도전막 및 하드 마스크막을 형성하고 이를 패터닝함으로서 게이트 산화막, 게이트 도전막 패턴 및 하드 마스크 패턴이 적층된 구조의 게이트 구조물을 완성한다. 이 때, 각각의 고립된 액티브 영역에는 2개의 게이트 구조물이 나란하게 배치되도록 한다.
상기 게이트 구조물의 양측에는 실리콘 질화막으로 이루어지는 게이트 스페 이서를 형성한다. 이어서, 상기 게이트 구조물을 마스크로 사용하여 불순물을 이온 주입함으로써, 상기 게이트 구조물 양측의 기판 아래로 소오스/드레인으로 제공되는 제1 및 제2 불순물 영역(203a, 203b)을 형성한다. 여기서, 상기 고립된 액티브 영역의 중심부위에 위치하는 제1 불순물 영역(203a)은 비트 라인과 접속하기 위한 영역이고, 상기 고립된 액티브 영역의 가장자리에 위치하는 제2 불순물 영역(203b)은 커패시터와 접속하기 위한 영역이다.
상기 게이트 구조물을 매립하는 예비 제1 층간 절연막(204)을 형성한다. 상기 제1 예비 층간 절연막(204)은 실리콘 산화물을 화학 기상 증착법으로 증착함으로서 형성될 수 있다.
상기 제1 예비 층간 절연막(204)을 부분적으로 식각함으로서 상기 제1 및 제2 불순물 영역(203a, 203b)을 노출하는 제1 예비 개구부(205)들을 형성한다. 상기 제1 예비 개구부(205)들은 상기 게이트 스페이서에 셀프 얼라인시켜 상기 제1 예비 층간 절연막(204)을 식각함으로서 형성될 수 있다.
상기 제1 예비 개구부(205) 내에 불순물이 도핑된 폴리실리콘을 증착한 후 상기 제1 예비 층간 절연막(204)의 상부면이 노출되도록 평탄화함으로서 상기 제1 불순물 영역(203a)과 전기적으로 접속하는 비트 라인 연결용 제1 콘택 플러그(206a)와, 상기 제2 불순물 영역(203b)과 전기적으로 접속하는 커패시터 연결용 제1 콘택 플러그(206b)를 각각 형성한다.
다음에, 상기 제1 콘택 플러그(206)가 형성되어 있는 제1 예비 층간 절연막(204) 상에 제2 예비 층간 절연막(208)을 형성한다. 상기 제2 예비 층간 절연막 (208)은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 이 때, 상기 제2 예비 층간 절연막(208)은 목표한 비트 라인 콘택의 두께와 동일하거나 더 두껍게 형성하는 것이 바람직하다.
도 22를 참조하면, 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 상부면 및 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 상부면과 인접하는 부위의 상부를 동시에 노출시키는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 예비 층간 절연막(208)을 부분적으로 식각하고, 계속하여 상기 제1 예비 층간 절연막(204)의 상부를 부분적으로 식각한다. 상기 식각 공정을 수행함으로서, 상기 제2 예비 층간 절연막(208)은 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 상부면을 노출하는 제2 개구부(211)를 갖는 제2 층간 절연막(208a)으로 변화된다. 또한, 상기 제1 예비 층간 절연막(204)은 상기 제2 개구부(211)와 연통하는 제1 개구부(205c)를 갖는 제1 층간 절연막(204a)으로 변화된다. 상기 제1 개구부(205c)는 제1 내부폭을 갖고 상기 제1 개구부의 하부에 위치하는 제1 부분(205a)과, 상기 제1 부분(205a)과 연통하고 상기 제1 내부폭에 비해 넓은 제2 내부폭을 갖는 제2 부분(205b)을 포함한다. 또한, 상기 제1 개구부의 제2 부분(205b)과 상기 제1 콘택 플러그(104) 사이에는 원통 형상의 갭이 생성된다.
이 때, 상기 식각 공정은 상기 게이트 구조물에 포함되어 있는 하드 마스크 패턴이 노출되도록 수행되는 것이 바람직하다. 또한, 상기 제1 예비 층간 절연막(204)을 식각할 시에, 제1 개구부의 제2 부분(205b)의 측벽에 이웃하는 커패시터 연결용 제1 콘택 플러그(206b)가 노출되지 않도록 형성되는 것이 바람직하다.
다음에, 제2 개구부(211)의 측벽 및 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 표면 상에 연속적으로 실리콘 질화막(도시안됨)을 형성한다. 상기 실리콘 질화막은 상기 제1 개구부의 제2 부분(205b)과 상기 비트 라인 연결용 제1 콘택 플러그(206a) 사이에 생성된 원통 형상의 갭 내부를 완전히 채우도록 형성한다.
이 후, 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 표면이 노출되도록 상기 실리콘 질화막을 이방성으로 식각함으로서 상기 갭 부위를 채우면서 상기 제2 개구부(211)의 내측벽까지 연장되는 보호막 패턴(212)을 형성한다. 상기 공정에 의해 형성되는 보호막 패턴(212)은 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 상부 측벽을 감싸면서 상기 제1 콘택 플러그(206a)의 상부면보다 높게 연장되는 개구된 원통 형상을 갖는다. 구체적으로, 상기 보호막 패턴(212)은 상기 제2 층간 절연막(208a)의 상부면과 동일한 높이까지 연장되거나 또는 상기 제2 층간 절연막(208a)의 상부면보다 다소 낮은 부위까지 연장된다.
설명한 것과 같이, 상기 보호막 패턴(212)은 후속 공정을 진행하는 중에 상기 제2 개구부(211)의 내부 폭이 불가피하게 증가하거나, 공정 중에 사용되는 케미컬이 상기 제2 개구부(211) 내부로 침투하는 것을 방지하기 위해 구비된다.
도 23을 참조하면, 상기 제2 층간 절연막(208a) 상부면, 보호막 패턴(212)의 상부면 및 측벽에 베리어 금속막을 형성하고, 상기 비트 라인 연결용 제1 콘택 플러그의 상부면에는 금속 실리사이드막 패턴(216)을 형성한다. 상기 베리어 금속막 및 금속 실리사이드막을 형성하는 방법은 실시예 1의 도 7의 설명과 동일하다.
상기 제2 개구부(211) 내부를 완전히 채우면서 상기 제2 층간 절연막(208a) 상에 금속막(도시안됨)을 형성한다. 상기 금속막으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 바람직하게는, 열적 안정성이 우수한 텅스텐을 사용하여 상기 금속막을 형성한다. 상기 금속막은 후속 공정을 통해 비트 라인으로 제공되어야 하므로, 비트 라인으로 사용될 수 있을 정도의 낮은 저항이 확보될 수 있도록 상기 제2 층간 절연막(208a)상에 충분한 높이로 형성되어야 한다. 상기 금속막을 형성한 이 후에, 상기 금속막 상부면을 평탄화시키기 위한 화학 기계적 연마 공정을 더 수행할 수도 있다.
상기 금속막 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막을 부분적으로 식각함으로서 비트 라인 구조물을 패터닝하기 위한 하드 마스크 패턴(222)을 형성한다. 상기 하드 마스크 패턴(222)은 상기 게이트 구조물이 연장되는 방향과 수직한 방향으로 연장되는 라인 형상을 갖는다.
상기 하드 마스크 패턴(222)을 식각 마스크로 사용하여 상기 금속막, 베리어 금속막을 순차적으로 식각함으로서, 비트 라인 콘택(220a) 및 비트 라인(220b)을 포함하는 비트 라인 구조물(220)을 형성하고, 상기 비트 라인 콘택(220a)의 측벽 및 비트 라인(220b)의 저면에 연속적으로 베리어 금속막 패턴(218)을 형성한다.
상기 비트 라인 구조물(220), 하드 마스크 패턴(222) 및 상기 제2 층간 절연막(208a) 표면 상에 연속적으로 실리콘 질화막을 형성한 후 이를 이방성으로 식각함으로서, 상기 비트 라인 구조물(220) 및 하드 마스크 패턴(222)의 측벽에 상기 비트 라인 구조물을 보호하기 위한 스페이서(224)를 형성한다.
도 24를 참조하면, 상기 제2 층간 절연막(208a) 상에 상기 비트 라인 구조물(220)을 완전히 매립하도록 예비 제3 층간 절연막을 형성한다. 상기 예비 제3 층간 절연막은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 상기 예비 제3 층간 절연막 및 제2 층간 절연막(208a)의 일부분을 순차적으로 건식 식각함으로서 상기 커패시터 연결용 제1 콘택 플러그(206b)의 상부면을 노출하는 예비 제3 개구부(228)를 형성한다. 상기 예비 제3 개구부(228)는 상기 비트 라인 구조물(220)의 측벽에 형성되어 있는 스페이서(224)에 셀프 얼라인되어 형성된다.
도 25를 참조하면, 상기 예비 제3 개구부(228)의 저부를 확장하기 위한 습식 식각 공정을 수행함으로서 제3 개구부(230)를 갖는 제3 층간 절연막(226)을 형성한다. 상기 습식 식각 공정을 수행하면, 상기 스페이서(224) 아래에 위치하는 제2 층간 절연막(208a)이 식각되면서 상기 보호막 패턴(212)의 외측벽이 노출된다. 상기 습식 식각에서 사용할 수 있는 습식 식각액의 구체적인 예로는 NHF4, HF 및 물의 혼합액인 LAL 용액 등을 들 수 있다. 상기 습식 식각 공정을 수행함으로서 상기 예비 제3 개구부(230)에 남아있는 식각 잔류물 또는 파티클도 동시에 제거될 수 있다.
상기 보호막 패턴(212)이 형성되지 않거나, 상기 보호막 패턴(212)과 상기 비트 라인 연결용 제1 콘택 플러그(206a) 및 비트 라인 콘택(220a)의 계면간의 경로가 짧은 경우에는, 케미컬들이 상기 제1 및 제2 층간 절연막 내의 치밀하지 못한 부위 또는 기공들을 통해 상기 비트 라인 연결용 제1 콘택 플러그(206a) 및 비트 라인 콘택(220a) 사이의 계면 부근까지 확산될 수 있다. 상기와 같이 케미컬이 확 산된 경우, 상기 비트 라인 연결용 제1 콘택 플러그(206a) 및 비트 라인 콘택(220a)의 계면에 형성되어 있는 금속 실리사이드막 패턴(216)이 상기 케미컬에 의해 쉽게 어택을 받을 수 있다. 구체적으로, 상기 금속 실리사이드 패턴(216)에 상기 제1 및 제2 층간 절연막을 식각하기 위한 케미컬이 침투하면, 상기 금속 실리사이드 패턴(216)이 녹아내리게 되어 홀이 생성되고, 이로 인해 상기 비트 라인 연결용 제1 콘택 플러그(206a) 및 비트 라인 콘택(220a) 간의 접촉 저항이 매우 증가하는 등의 문제가 발생하게 된다.
그러나, 본 실시예에서는 상기 비트 라인 연결용 제1 콘택 플러그(206a) 및 비트 라인 콘택(220a) 사이의 계면 부위를 충분하게 커버할 수 있도록 상기 비트 라인 연결용 제1 콘택 플러그(206a)의 상부 측벽 및 상기 비트 라인 콘택(220a)의 전체 측벽을 동시에 덮은 원통 형상의 보호막 패턴(212)이 구비된다. 상기 보호막 패턴(212)에 의해, 상기 계면 부위로 케미컬이 침투하는 것을 충분하게 저지할 수 있어서 콘택 저항을 충분히 낮게 유지할 수 있다.
다음에, 도 20을 다시 참조하면, 상기 제3 개구부(230)의 측벽에 비트 라인 구조물과의 절연을 위한 내부 스페이서(232)를 형성한다.
이 후, 상기 제3 개구부(230) 내부를 충분하게 채우면서 상기 제3 층간 절연막(226) 상에 도전 물질을 증착한다. 상기 도전 물질은 갭 매립 특성이 우수한 도핑된 폴리실리콘 물질을 사용하는 것이 바람직하다. 상기 도전 물질을 화학 기계적 연마를 통해 연마함으로서 스토리지 노드 콘택(240)을 형성한다.
다음에, 도시하지는 않았지만, 상기 스토리지 노드 콘택(240)과 접속하는 커 패시터를 형성함으로서 디램 장치를 완성한다.
설명하지는 않았지만, 실시예 2 내지 4의 콘택 플러그 형성 방법을 디램 장치의 랜딩 패드로 사용하기 위한 제1 콘택 플러그 및 비트 라인 콘택 형성에 적극적으로 응용함으로서 패드 콘택의 측벽 상부로부터 비트 라인 콘택의 측벽 하부까지 연장되는 보호막 패턴을 갖는 디램 장치를 형성할 수 있다. .
상술한 바와 같이 본 발명에 의하면, 반도체 장치의 배선의 형성 시에 오믹막으로서 사용되는 금속 실리사이드 패턴의 손상을 감소시킬 수 있다. 이로 인해, 저저항을 가지면서도 연결 불량이 감소되는 배선 구조물을 형성할 수 있다. 따라서, 반도체 장치의 동작 특성, 신뢰성 및 반도체 제조 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 형성되는 제1 콘택 플러그;
    상기 제1 콘택 플러그 상에서 상기 제1 콘택 플러그와 전기적으로 접속하는 제2 콘택 플러그;
    상기 제1 콘택 플러그의 상부 측벽 및 상기 제2 콘택 플러그의 측벽을 동시에 감싸는 형상을 갖고, 상기 제1 및 제2 콘택 플러그의 계면으로 케미컬이 침투하는 것을 억제하기 위한 보호막 패턴; 및
    상기 제1 콘택 플러그, 제2 콘택 플러그 및 보호막 패턴을 덮는 층간 절연 막 구조물을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  2. 제1항에 있어서, 상기 제1 콘택 플러그는 불순물이 도핑된 폴리실리콘을 포함하고, 상기 제2 콘택 플러그는 금속 물질을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  3. 제2항에 있어서, 상기 제1 콘택 플러그와 직접 접촉하는 상기 제2 콘택 플러그의 저면부에는 오믹막으로서 금속 실리사이드막 패턴이 형성된 것을 특징으로 하는 반도체 장치의 배선 구조물.
  4. 제3항에 있어서, 상기 금속 실리사이드 패턴은 티타늄 실리사이드 물질을 포 함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  5. 제1항에 있어서, 상기 보호막 패턴은 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  6. 제1항에 있어서, 상기 보호막 패턴은 원통 형상을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  7. 제1항에 있어서, 상기 보호막 패턴은 이웃하는 제1 콘택 플러그들 사이의 제1 층간 절연막 상부면 전체에 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  8. 제1항에 있어서, 상기 제2 콘택 플러그의 외측벽에는 상기 보호막 패턴과 연결되는 스페이서가 더 구비되는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  9. 제1항에 있어서, 상기 제2 콘택 플러그 및 상기 층간 절연 구조물 상에 상기 제2 콘택 플러그와 접속하는 도전성 라인이 더 포함되는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  10. 제1항에 있어서, 상기 층간 절연 구조물 상에 상부 층간 절연 구조물이 더 구비되고,
    상기 상부 층간 절연 구조물 및 층간 절연 구조물을 관통하고, 측벽 부위에서 상기 보호막 패턴과 서로 접촉하는 제3 콘택 플러그가 더 포함되는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  11. 기판 상에 제1 콘택 플러그를 포함하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 층간 절연막의 일부분을 식각함으로서, 상기 제1 콘택 플러그의 상부면 및 상부 측벽을 동시에 노출시키는 개구부를 형성하는 단계;
    상기 노출된 제1 콘택 플러그의 상부 측벽을 감싸면서 상기 제1 콘택 플러그 상부면보다 높게 연장되는 보호막 패턴을 형성하는 단계; 및
    상기 제2 층간 절연막에 상기 제1 콘택 플러그와 접촉하는 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  12. 제11항에 있어서, 상기 보호막 패턴을 형성하는 단계는,
    상기 제1 콘택 플러그와 상기 개구부 사이의 갭 사이를 완전히 채우면서 상기 제2 층간 절연막 상부면, 상기 개구부 측벽, 상기 제1 콘택 플러그의 상부면에 연속적으로 보호막을 형성하는 단계; 및
    상기 개구부 측벽 및 상기 제1 콘택 플러그의 측벽에만 상기 보호막이 남도 록 상기 보호막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  13. 제11항에 있어서, 상기 보호막은 실리콘 질화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  14. 제11항에 있어서, 상기 제2 콘택 플러그를 형성하는 단계는,
    상기 제1 콘택 플러그와의 접촉면에 금속 실리사이드막 패턴을 형성하는 단계; 및
    상기 제2 개구부 내부를 채우도록 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  15. 제11항에 있어서,
    상기 제2 콘택 플러그가 형성된 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계;
    상기 보호막 패턴과 인접한 부위의 상기 제3 층간 절연막 및 제2 층간 절연막을 부분적으로 식각하여 제3 예비 개구부를 형성하는 단계;
    상기 보호막 패턴의 측벽이 노출되도록 상기 제3 예비 개구부의 저부를 확장하여 콘택 형성 영역을 노출하는 제3 개구부를 형성하는 단계; 및
    상기 제3 개구부 내부에 도전막을 증착하는 단계를 더 포함하는 것을 특징으 로 하는 반도체 장치의 배선 구조물 형성 방법.
  16. 제13항에 있어서, 상기 제3 예비 개구부의 저부를 확장하는 단계는 습식 식각 공정을 통해 수행하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  17. 기판 상에 제1 예비 콘택 플러그를 포함하는 제1 예비 층간 절연막을 형성하는 단계;
    상기 제1 예비 층간 절연막의 상부를 전면 식각하여 상기 제1 예비 콘택 플러그의 상부 측벽이 노출되는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 제1 예비 콘택 플러그의 상부면과 동일한 평면의 상부면을 갖는 보호막 패턴을 형성하는 단계;
    상기 제1 예비 콘택 플러그 상부면을 전면 식각하여 상기 제1 콘택 플러그에 비해 낮은 높이를 갖는 제1 콘택 플러그를 형성하는 단계;
    상기 보호막 패턴 및 제1 층간 절연막 상에, 상기 보호막 패턴의 측벽 및 제1 콘택 플러그 상부면이 동시에 노출되는 개구부를 갖는 제2 층간 절연막을 형성하는 단계; 및
    상기 개구부 내부에 도전 물질을 채워넣어 상기 제1 콘택 플러그와 접촉하는 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  18. 제17항에 있어서, 상기 개구부의 측벽 및 보호막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  19. 제17항에 있어서, 개구부를 갖는 제2 층간 절연막을 형성하는 단계는,
    상기 보호막 패턴 및 제1 층간 절연막 상에, 상기 보호막 패턴과 제1 층간 절연막에 의해 생성된 단차부를 채우도록 절연막을 형성하는 단계;
    상기 제1 콘택 플러그의 상부면이 노출하도록 상기 절연막을 부분적으로 식각하여 예비 개구부를 형성하는 단계; 및
    상기 보호막 패턴이 측벽에 노출되도록 상기 예비 개구부를 식각하여 상기 예비 개구부보다 내부폭이 확장된 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  20. 제19항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 보호막 패턴과 제1 층간 절연막에 의해 생성된 단차부에 특정 식각 조건하에서 제1 식각율을 갖는 하부 절연막을 형성하는 단계; 및
    상기 하부 절연막 상에, 상기 특정 식각 조건에서 상기 제1 식각율에 비해 낮은 제2 식각율을 갖는 상부 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581314B2 (en) 2010-11-30 2013-11-12 Samsung Electronics Co., Ltd. Semiconductor devices having spacers disposed on an inner sidewall of a contact hole formed in a layer of the semiconductor devices, and a contact plug disposed therein
KR101758312B1 (ko) 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100057203A (ko) * 2008-11-21 2010-05-31 삼성전자주식회사 반도체 장치의 배선 구조물 및 이의 형성방법
KR101827353B1 (ko) * 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060024605A (ko) * 2004-09-14 2006-03-17 동부아남반도체 주식회사 반도체 소자의 콘택홀 형성방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194302B1 (en) * 1999-09-30 2001-02-27 Taiwan Semiconductor Manufacturing Company Integrated process flow to improve the electrical isolation within self aligned contact structure
KR100366617B1 (ko) * 2000-03-13 2003-01-09 삼성전자 주식회사 자기 정렬 콘택홀 제조 방법
JP4467229B2 (ja) * 2001-09-12 2010-05-26 株式会社ハイニックスセミコンダクター 半導体素子の製造方法
JP4744788B2 (ja) * 2003-05-22 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7170174B2 (en) * 2004-08-24 2007-01-30 Micron Technology, Inc. Contact structure and contact liner process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060024605A (ko) * 2004-09-14 2006-03-17 동부아남반도체 주식회사 반도체 소자의 콘택홀 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101758312B1 (ko) 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
US8581314B2 (en) 2010-11-30 2013-11-12 Samsung Electronics Co., Ltd. Semiconductor devices having spacers disposed on an inner sidewall of a contact hole formed in a layer of the semiconductor devices, and a contact plug disposed therein
US8815687B2 (en) 2010-11-30 2014-08-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having spacers disposed on an inner sidewall of a contact hole formed in a layer of the semiconductor devices, and a contact plug disposed therein

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