KR20070076025A - 반도체 장치의 배선 구조물의 형성 방법 - Google Patents

Abstract

반도체 장치의 배선 구조물의 형성 방법에서, 반도체 장치의 배선 구조물은 기판 상에 구비되고 콘택 형성 영역을 노출하는 개구부를 갖는 층간 절연막과, 상기 개구부 내부에 채워지고 불순물이 도핑된 폴리실리콘 패턴의 측벽 및 상부에 형성된 실리콘 질화막, 금속 실리사이드 패턴 및 금속 패턴이 적층된 구조를 갖는 콘택 플러그를 포함한다. 상기 배선 구조물은 금속 실리사이드 패턴의 어택이 감소됨으로서 저저항을 갖는다.

Description

반도체 장치의 배선 구조물의 형성 방법{Method of forming a wiring structure in semiconductor device}

도 1은 종래의 방법에 의해 배선 구조물 형성 시에 케미컬의 침투에 의해 발생할 수 있는 불량을 나타내는 단면도이다.

도 2 내지 도 8은 본 발명의 일실시예에 따른 반도체 장치의 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.

도 9 내지 도 16은 도 8에 도시된 반도체 장치의 배선 구조물을 포함하고 있는 DRAM장치의 제조 방법을 설명하기 위하여 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100, 200 : 기판 102 : 제1 층간 절연막

104 : 제1 개구부 106 : 폴리실리콘 패턴

108 : 제1 실리콘 질화막 110 : 제2 실리콘 질화막

112 : 제2 층간 절연막 114, 226 : 금속실리사이드 패턴

116a, 238a : 제1 베리어 금속막 패턴

116b, 238b : 제2 베리어 금속막 패턴

118 : 금속 패턴 212a,212b : 제1, 제2 불순물 영역

216a,216b : 제1, 제2 하부 콘택 플러그

218 : 제1 실리콘 질화막 220 : 제2 실리콘 질화막

230a : 금속 패턴 234 : 제3 층간 절연막

236a : 제3 개구부 238 : 스토리지 노드 콘택

본 발명은 반도체 장치의 배선 구조물의 형성 방법에 관한 것이다. 보다 상세하게는, 케미컬에 의한 손상을 감소시킬 수 있는 배선 구조물의 형성 방법에 관한 것이다.

컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 따라서, 반도체 장치에서 전기적 신호를 전송하는 기능을 갖는 콘택 플러그 및 도전성 라인 등을 포함하는 배선에 대한 요구도 매우 엄격해지고 있다.

최근에 반도체 장치가 고집적화됨에 따라 상기 배선들의 선폭 및 배선들 간의 간격이 매우 감소되고 있다. 그러므로, 상기 배선들을 목표한 선폭 및 간격을 갖도록 형성하는 것이 매우 어려워지고 있다.

상기 배선 형성 공정 시의 문제에 대한 예를 들면, 콘택 플러그의 형성을 위하여 미세한 사이즈의 콘택홀 또는 도전성 라인을 패터닝하기 위한 사진 공정이 매 우 어려워지고 있다. 또한, 낫 오픈과 같은 불량을 발생시키지 않으면서 콘택홀을 형성하기 위한 식각 공정을 수행하는 것이 매우 어려워지고 있다. 그리고, 상기 콘택홀을 형성한 이 후 상기 콘택홀을 세정하는 공정에서 상기 콘택홀의 사이즈가 변하게 됨으로서 기판 전 영역에서 균일한 사이즈를 갖는 콘택홀을 형성하기가 어려워지고 있다.

특히, 특정한 콘택홀을 세정 또는 습식 식각 공정 등을 수행할 때, 이미 이전의 공정에서 형성되어 있는 콘택 플러그에까지 세정액 및 식각액과 같은 케미컬이 침투하게 됨으로서 상기 특정 콘택홀과 이웃하는 콘택 플러그에도 불량이 유발되는 등의 문제가 발생되고 있다. 이는, 상대적으로 케미컬과의 반응성이 높은 금속을 포함하는 콘택 플러그에 더욱 심각한 문제를 일으키고 있다.

도 1은 종래의 방법에 의해 배선 구조물 형성 시에 케미컬의 침투에 의해 발생할 수 있는 불량을 나타내는 단면도이다.

도 1을 참조하면, 특정 콘택홀(18)을 세정 또는 습식 식각할 때, 이미 형성되어 있는 상부 및 하부 콘택 플러그(12, 16)에 세정액 및 식각액과 같은 케미컬이 침투하게 된다. 특히, 상기 형성된 상부 및 하부 콘택 플러그(12, 16)들이 서로 미스얼라인되어 있는 경우 상기 세정 또는 습식 식각의 대상이 되는 특정 콘택홀(18)과의 거리가 매우 가까워지게 된다. 그러므로, 상기 케미컬이 더 쉽게 상기 형성된 상부 및 하부 콘택 플러그(12, 16)로 침투하게 된다.

이 경우, 상기 상부 및 하부 콘택 플러그(12, 16)에 포함되어 있는 금속 실리사이드 패턴(14) 또는 금속 패턴이 상기 케미컬에 의해 녹아내리거나 부식되고 이로 인해 상기 상부 및 하부 콘택 플러그(12, 16)의 접촉 부위에 저항이 증가되거나 또는 전기적으로 연결되지 않는 등의 불량이 발생된다.

따라서, 본 발명의 목적은 케미컬에 의한 손상을 감소시킬 수 있는 반도체 장치의 배선 구조물의 형성 방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여 본 발명의 일실시예에 따른 배선 구조물의 형성 방법은, 기판 상에 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막을 형성하고, 상기 제1 개구부 내부에 불순물이 도핑된 폴리실리콘 패턴을 형성하고, 상기 폴리실리콘 패턴의 상부 및 측벽의 일부가 노출되도록 상기 제1 층간 절연막을 부분적으로 식각한다. 이어서, 상기 일부가 노출된 상기 폴리실리콘 패턴의 측벽에 제1 실리콘 질화막을 형성하고, 상기 제1 실리콘 질화막 및 상기 폴리실리콘 패턴 상부에 플라즈마 질화 공정을 수행한 후에 상기 폴리실리콘 패턴 상부면을 덮는 제2 실리콘 질화막을 형성한다.

상기 제1 실리콘 질화막을 형성하는 단계는, 상기 일부가 노출된 폴리실리콘 패턴 및 상기 제1 층간 절연막 상부에 연속적으로 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 상기 폴리실리콘 패턴의 상부면이 노출되도록 평탄화 공정을 수행하여, 제2 실리콘 질화막을 형성한다.

상기 플라즈마 질화 공정은 N₂ 또는 NH₃ 가스 중 적어도 어느 하나를 반응 가스를 사용하고, HDP(high density plasma) 또는 DPN(decoupled plasma nitridation) 방식으로 수행하며, 상기 플라즈마 질화 공정을 수행한 후에 어닐(anneal) 공정을 더 수행한다.

또한, 상기 플라즈마 질화 공정을 수행하여 상기 제2 실리콘 질화막을 형성한 후에, 상기 제2 실리콘 질화막 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 부분적으로 식각하여 상기 폴리실리콘 상부를 노출하는 상에 제2 개구부를 형성하고, 상기 제2 층간 절연막 상에, 상기 제2 개구부 내부에 채워지고, 금속 실리사이드 패턴 및 금속 패턴이 적층된 구조를 갖고 상기 제2 개구부 내부를 채우는 라인 형상의 는 배선을 형성하고, 상기 제2 층간 절연막 및 상기 배선 상에, 상기 폴리실리콘 패턴의 상부면과 인접한 부위제1 콘택 형성 영역과 동일한 평면에 위치하는 제2 콘택 형성 영역을 노출하는 제3 개구부를 갖는 제3 층간 절연막을 형성한 후에, 상기 제3 개구부 내부를 채우는 콘택 플러그를 형성한다.

상기 배선을 형성하는 단계는, 상기 제2 개구부, 제2 층간 절연막 및 상기 실리콘 질화막 상에 베리어 금속막을 형성하면서 동시에 상기 폴리실리콘 패턴 표면 상에는 상기 베리어 금속막과 실리콘과의 반응에 의해 생성되는 금속 실리사이드막을 형성하고, 상기 제2 개구부를 완전히 채우면서 상기 제2 층간 절연막 상에 금속막을 형성하고, 상기 금속막 및 베리어 금속막을 패터닝한다.

이때, 상기 제1 및 제2 콘택 형성 영역은 제1 및 제2 하부 콘택 플러그로 제공되고, 상기 제1 및 제2 하부 콘택 플러그는, 기판 상에 제1 불순물 영역을 노출하는 제1 하부 개구부 및 제2 불순물 영역을 노출하는 제2 하부 개구부를 갖는 하 부 층간 절연막을 형성하고, 상기 제1 및 제2 하부 개구부 내부에 도전성 물질을 매립시켜 제1 및 제2 하부 콘택 플러그를 형성한다.

상기 콘택 플러그 내에 포함된 금속 실리사이드 패턴을 형성하는 단계는,상기 폴리실리콘 패턴, 제1 실리콘 질화막, 제2 실리콘 질화막 및 제2 층간 절연막 상에 베리어 금속막을 형성하고, 상기 베리어 금속막과 상기 폴리실리콘 패턴의 표면을 서로 반응시켜 폴리 실리콘 패턴 상부에 형성된 베리어 금속막을 선택적으로 금속 실리사이드 패턴으로 전환한다.

상기 제3 개구부 갖는 제3 층간 절연막을 형성하는 단계는, 상기 제2 층간 절연막 및 배선 상에 예비 제3 층간 절연막을 형성하고, 상기 예비 제3 층간 절연막을 부분적으로 식각하여 상기 제2 콘택 형성 영역의 일부분을 노출하는 예비 제3 개구부를 형성하고, 상기 제3 층간 절연막을 습식 식각함으로서 예비 제3 개구부에 비해 확장된 폭을 갖는 제3 개구부를 갖는 제3 층간 절연막을 형성한다.

본 발명의 배선 구조물은 폴리실리콘 패턴의 측벽 및 상부에 실리콘 질화막을 형성한다. 그러므로, 상기 콘택 플러그에서 세정액, 습식 식각액과 같은 케미컬에 의해 용이하게 손상되는 부분인 금속 실리사이드 패턴이 상기 케미컬에 노출되더라도, 상기 제1 및 제2 실리콘 질화막에 의해 상기 케미컬이 상기 금속 실리사이드 패턴으로 침투하는 것을 방지할 수 있다. 이로 인해, 상기 케미컬에 의해 금속 실리사이드 패턴이 녹아내리거나 또는 부식되는 등의 불량을 감소시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 2 내지 도 8은 본 발명의 일실시예에 의한 반도체 장치의 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.

도 2를 참조하면, 기판(100) 상에 콘택 형성 영역을 노출하는 제1 개구부(104)를 갖는 제1 층간 절연막(102)을 형성한다. 먼저, 기판(100) 상에 예비 층간 절연막(미도시됨)을 형성한다. 상기 예비 층간 절연막은 실리콘 산화물을 증착하여 형성할 수 있다.

다음에, 상기 예비 층간 절연막을 부분적으로 식각하여 콘택 형성 영역을 노출하는 제1 개구부(104)를 형성한다. 상기 식각 공정을 수행함으로서, 상기 예비 층간 절연막은 제1 개구부(104)를 포함하는 제1 층간 절연막(102)으로 전환된다.

도 3을 참조하면, 상기 제1 개구부(104) 내부에 불순물이 도핑된 폴리실리콘 패턴(106)을 형성한다.

구체적으로, 상기 제1 개구부(104)내부를 채우면서 상기 제1 층간 절연막(102) 상에 불순물이 도핑된 폴리실리콘으로 이루어지는 폴리실리콘막(미도시됨)을 증착한다.이어서, 상기 제1 층간 절연막(102) 상부면에 위치하는 폴리실리콘 막을 선택적으로 제거함으로서, 상기 제1 개구부(104) 내부를 채우는 폴리실리콘 패턴(106)을 형성한다. 이 때, 상기 제1 층간 절연막(102) 상부면에는 상기 폴리실리콘막이 전혀 남지 않도록 하여야 한다.

도 4를 참조하면, 상기 제1 층간 절연막(102)의 일부를 식각하여 폴리실리콘막 패턴(106)의 상부면 및 측면의 일부를 선택적으로 노출시킨다. 상기 폴리실리콘막 패턴(106)을 노출시키는 공정은 상기 제1 층간 절연막(102a)과 상기 폴리실리콘 막의 식각 선택비를 이용한 건식 식각 또는 습식 식각으로 수행할 수 있다.

도 5를 참조하면, 상기 일부가 노출된 상기 폴리실리콘 패턴(106)의 측벽에 제1 실리콘 질화막(108)을 형성한다.

구체적으로 상기 일부가 제거된 상기 제1 층간 절연막(102a)의 상부면과 상기 폴리실리콘막 패턴(106) 상부면에 연속적으로 실리콘 질화막(미도시됨)을 형성한다. 다음에, 상기 폴리실리콘막 패턴(106)의 상부면이 노출되도록 상기 실리콘 질화막을 선택적으로 제거하여, 제1 실리콘 질화막을 형성한다. 상기 제거 공정은 화학 기계적 연마공정을 수행하여 달성할 수 있다.

이와는 다르게, 상기 실리콘 질화막을 이방성으로 식각하여 상기 폴리실리콘막 패턴(106)의 측벽에 실리콘 질화막 스페이서(미도시됨)로 형성할 수 있다.

상기 제1 실리콘 질화막(108)은 후속 공정을 진행하는 중에 상기 제1 개구부(104)의 내부 폭이 불가피하게 증가되는 것을 방지하고, 이 후 사용되는 케미컬이 상기 개구부(104) 내부로 침투하는 것을 방지하기 위해 구비된다.

도 6을 참조하면, 상기 폴리실리콘 패턴(106) 및 상기 제1 실리콘 질화막(108) 상부에 플라즈마 질화 공정을 수행하여 실리콘 질화막(110)을 형성한다.

상기 폴리실리콘 패턴(106) 및 상기 제1 실리콘 질화막(108)의 상부면에 N₂ 또는 NH₃ 등의 가스를 사용하는 플라즈마 질화(Plasma Nitridation) 공정을 수행하여, 제2 실리콘 질화막(110) 형성한다.

상기 플라즈마 질화 공정에 의하여 형성되는 상기 제2 실리콘 질화막(110)에 의하여, 후속으로 형성되는 금속 실리사이드로 세정 공정시 사용되는 케미컬이 침투하는 것을 충분히 저지할 수 있다.

상기 플라즈마 질화 공정은 HDP(high density plasma) 또는 DPN( decoupled plasma nitridation) 방식으로 수행할 수 있다.

상기 고밀도 플라즈마 공정은 N2 또는 NH3 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써, 상기 폴리실리콘 패턴(106)의 상부면에만 상기 실리콘 질화막을 형성할 수 있다. 또한, 상기 플라즈마 질화 처리 공정을 이용하면, 상기 질화막을 얇고 실질적으로 일정한 두께를 갖도록 형성할 수 있다.

상기 DPN 공정은, 상온과 상압의 조건하에서 N₂ 또는 NH₃ 등의 가스를 반응시켜 N₂ 또는 NH₃를 상기 폴리실리콘막 패턴(106) 상부면에 주입시켜 질화시키는 공정이다.

상기 DPN 공정을 사용하면 질소 가스만을 사용하므로 상기 플라즈마 질화 공정을 수행하는 과정에서 상기 폴리실리콘막 패턴(106) 및 상기 제1 실리콘 질화막(108)의 상부면에 H₂가 함유되는 것을 방지할 수 있다.

상기 HDP 및 DPN 공정 대신에 RTN(Rapid Thermal nitridation) 공정이 사용될 수 있다. 상기 RTN 공정은 700 내지 800℃ 온도를 이용하여 NH3 가스를 반응시켜 질화시키는 공정이다.

상기 플라즈마 질화 공정은 상기 HDP, DPN 및 RTN 공정은 공정 조건이나 질소 함유 가스를 공정 조건에 따라 선택적으로 여러 가지로 변형하여 수행될 수 있 다. 상기 플라즈마 질화 공정을 수행하여 상기 제2 실리콘 질화막(110)을 형성한 후에 어닐(anneal) 공정을 수행하여 상기 제1 및 제2실리콘 질화막을 치밀화시킬 수 있다. 이로 인해, 실리콘 산화물을 식각하거나 세정하는 공정에서 상기 실리콘 질화막이 손상되거나 제거되는 것을 감소시킬 수 있다.

설명한 것과 같이, 상기 공정을 통해 형성되는 제1 및 제2 실리콘 질화막은 상기 폴리실리콘 패턴의 측면 및 상부면을 감싸는 형상을 갖는다. 그러므로, 상기 제1 및 제2 폴리실리콘막 패턴은 후속 공정을 수행할 시에 습식 식각액의 침투 등과 같은 문제가 발생되지 않도록 상기 폴리실리콘 패턴을 보호하는 역할을 한다.

도 7을 참조하면, 상기 플라즈마 질화 처리가 수행된 상기 제2 실리콘 질화막(110) 상에 제2 층간 절연막(112)을 형성한다.

상기 제2 층간절연막(112)은 후속하여 형성되는 비트 라인(미도시), 콘택 패드, 및 커패시터용 콘택 패드를 전기적으로 절연시키는 역할을 한다. 상기 제2 층간절연막(112)의 예로서는 비피에지스(BPSG) 산화막, 피에지(PSG) 산화막, 에오지(SOG) 산화막, 고밀도 플라즈마(HDP) 산화막 등을 들 수 있다.

이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막(112)의 상부를 평탄화한다. 평탄화된 상부면을 갖는 제2 층간절연막(112) 상에 포토레지스트 패턴(미도시됨)을 형성한다.

상기 포토레지스트 패턴에 노출된 제2 층간절연막(112)을 선택적으로 식각한 후에, 제2 실리콘 질화막(110), 제1 실리콘 질화막(108) 및 폴리실리콘막 패턴(106)을 선택적으로 식각하여 제2 개구부(미도시됨)을 형성 한다. 이어서, 상기 제 2 개구부 측면과 저면 및 상기 제2 층간절연막(112) 상에 연속적으로 제1 베리어 금속 물질을 화학 기상 증착법에 의해 증착한다. 이 때, 상기 폴리실리콘 패턴(106)의 상에 증착되는 제1 베리어 금속 물질은 폴리실리콘과의 반응에 의해 금속 실리사이드 패턴(114)으로 전환된다. 그리고, 상기 폴리실리콘 패턴(106)의 측면 및 제2 층간 절연막(112) 상에는 상기 제1 베리어 금속 물질로 이루어지는 제1 베리어 금속막(116a)이 형성된다.

상기 금속 실리사이드 패턴(114)은 상기 폴리실리콘 패턴(110a)과 이 후에 형성되는 금속 패턴(미도시됨) 사이에 개재되어 오믹막의 기능을 수행한다. 상기 제1 베리어 금속막(116a)으로 사용할 수 있는 물질의 예로는 티타늄, 탄탈륨 등을 들 수 있다. 또한, 상기 금속 실리사이드 패턴(112)은 상기 제1 베리어 금속막으로 제공되는 물질에 따라 티타늄 실리사이드 또는 탄탈륨 실리사이드로 이루어진다.

다음에, 상기 제1 베리어 금속막(116a) 및 상기 금속 실리사이드 패턴(114) 상에 연속적으로 제2 베리어 금속막(116b)을 형성한다. 상기 제2 베리어 금속막(116b)으로 사용할 수 있는 물질의 예로는 티타늄 질화물, 탄탈륨 질화물 등을 들 수 있다.

도 8을 참조하면, 상기 제2 개구부 내부를 완전히 채우면서 상기 제2 층간 절연막(112) 상에 금속막(미도시됨)을 형성한다. 상기 금속막으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 다음에, 상기 제2 층간 절연막(112)의 상부면이 노출되도록 상기 금속막을 연마함으로서 금속 패턴(118)을 형성한다. 상기 공정을 통해, 폴리실리콘 패턴(110a), 금속 실리사이드 패턴(112) 및 금속 패턴(118a)이 적층된 형태의 콘택 플러그가 완성된다.

도시하지는 않았지만, 다른 실시예로서, 상기 층간 절연막(102) 상에 형성되어 있는 금속막을 상기 개구부를 경유하는 라인 형태로 패터닝하여 콘택 플러그 및 상기 콘택 플러그와 접속하는 도전성 라인을 동시에 형성할 수도 있다.

이하에서는, 본 발명의 일실시예에 따른 반도체 장치의 배선 구조물을 포함하고 있는 DRAM장치의 제조하기에 적합한 방법을 설명한다.

도 9 내지 도 16은 도 8에 도시된 반도체 장치의 배선 구조물을 포함하고 있는 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다.

도 9를 참조하면, 기판(200)에 트렌치 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 정의하는 소자 분리막(202)을 형성한다.

상기 트렌치 소자 분리 공정을 설명하면, 우선 기판(200) 상에 버퍼 산화막(미도시됨)을 형성한다. 상기 버퍼 산화막은 이 후에 실리콘 질화막을 형성할 시에 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 하부 실리콘 질화막(미도시됨)을 형성한다. 이어서, 상기 하부 실리콘 질화막을 부분적으로 식각하여 하부 질화막 패턴(미도시됨)을 형성한다. 상기 하부 질화막 패턴을 식각 마스크로 이용하여 버퍼 산화막 및 기판을 소정 깊이로 식각하여 소자 분리용 트렌치를 형성한다.

다음에, 상기 트렌치 내에 실리콘 산화막을 매립하고 이를 평탄화하여 상기 하부 실리콘 질화막 패턴을 노출시킨다. 상기 하부 실리콘 질화막 패턴 및 버퍼 산 화막 패턴을 습식 식각 공정에 의해 제거함으로서 필드 영역 및 액티브 영역을 정의하는 소자 분리막(202)을 완성한다. 이 때, 상기 액티브 영역은 제1 방향을 길이방향으로 하는 고립된 형상을 갖는다.

상기 액티브 영역의 표면을 열산화시켜 게이트 산화막(204)을 형성한다. 이 후, 게이트 도전막(미도시됨) 및 제1 하드 마스크막을 형성하고 이를 패터닝함으로서 게이트 산화막(204), 게이트 도전막 패턴(206) 및 제1 하드 마스크 패턴(208)이 적층된 구조의 게이트 구조물을 완성한다. 상기 게이트 구조물은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 게이트 도전막 패턴(206)은 워드 라인의 역할을 동시에 수행한다. 그리고, 고립된 액티브 영역에는 2개의 게이트 구조물이 나란하게 배치되도록 형성된다.

상기 게이트 구조물의 양측에는 실리콘 질화막으로 이루어지는 게이트 스페이서(210)가 형성된다. 이어서, 상기 게이트 구조물을 마스크로 사용하여 불순물을 이온 주입함으로써, 상기 게이트 구조물 양측의 기판 아래로 소오스/드레인으로 제공되는 불순물 영역(212)들을 형성한다. 여기서, 상기 고립된 액티브 영역의 중심부위에 위치하는 제1 불순물 영역(212a)은 비트 라인과 접속하기 위한 영역이고, 상기 고립된 액티브 영역의 가장자리에 위치하는 제2 불순물 영역(212b)은 커패시터와 접속하기 위한 영역이다.

상기 게이트 구조물을 매립하는 제1 층간 절연막(214)을 형성한다. 상기 제1 층간 절연막(214)은 실리콘 산화물을 화학 기상 증착법으로 증착함으로서 형성될 수 있다. 상기 하부 층간 절연막(214)을 부분적으로 식각함으로서 상기 제1 및 제2 불순물 영역(212a, 212b)을 노출하는 하부 개구부들을 형성한다. 상기 하부 개구부들은 상기 게이트 스페이서(210)에 셀프 얼라인되는 셀프 얼라인 콘택 형성 공정을 통해 형성될 수 있다.

다음에, 상기 하부 개구부 내에 불순물이 도핑된 폴리실리콘을 증착한 후 상기 하부 층간 절연막(214)의 상부면이 노출되도록 평탄화 공정을 수행함으로서 상기 제1 불순물 영역(212a)과 전기적으로 접속하는 제1 하부 콘택 플러그(216a)와, 상기 제2 불순물 영역(212b)과 전기적으로 접속하는 제2 하부 콘택 플러그(216b)를 형성한다.

도 10 내지 도 12를 참조하면, 상기 제1 및 제2 하부 콘택 플러그(216a, 216b)가 형성되어 있는 제1 층간 절연막(214)을 부분적으로 식각함으로서 상기 제1 및 제2 하부 콘택 플러그(216a, 216b)를 선택적으로 노출하는 제1 개구부(미도시됨)를 형성한다. 상기 제1 및 제2 하부 콘택 플러그(216a, 216b)의 측면에 제1 실리콘 질화막(218)을 형성한다. 다음에, 플라즈마 질화 공정을 수행하여 상기 제1 및 제2 하부 콘택 플러그(216a, 216b) 상부에 제2 실리콘 질화막(220)을 형성한다.

이어서, 상기 제2 실리콘 질화막(224) 상에 제2 층간 절연막(222)을 형성한 후에, 상기 제2 층간절연막(222), 상기 제2 실리콘 질화막(220), 상기 제1 실리콘 질화막(218) 및 상기 제2 하부 콘택 플러그(216b)을 순차적으로 식각하여 제2개구부(224)를 형성한다. 이어서, 상기 제2 개구부(224) 측면과 저면 및 상기 제2 층간절연막(222) 상부면에 제1 베리어 금속막(228a)을 형성하는 동시에 상기 제2 하부 콘택 플러그(216b)상에 금속 실리사이드 패턴(226)을 형성한다. 다음에, 상기 제1 베리어 금속막(228a) 상에 제2 베리어 금속막(228b)을 형성한다.

상기 금속 실리사이드 패턴(226)은 티타늄 실리사이드 또는 탄탈륨 실리사이드로 이루어질 수 있다. 그리고, 상기 제1 베리어 금속막(228a)은 티타늄 또는 탄탈륨으로 이루어질 수 있다. 상기 제2 베리어 금속막(228b)은 티타늄 질화물 또는 탄탈륨 질화물로 이루어질 수 있다.

상기 제2 개구부(224)를 완전히 채우면서 상기 제2 베리어 금속막(228b) 상에 금속막(230)을 형성한다. 상기 금속막(230)은 이방성 식각 공정에 의해 패터닝이 가능한 금속물질을 사용하여 형성한다. 상기 금속막(230)으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 알루미늄 등을 들 수 있다. 바람직하게는, 열적 안정성이 우수한 텅스텐을 사용하여 상기 금속막(230)을 형성한다.

상기 폴리실리콘 패턴, 금속 실리사이드 패턴 및 금속막이 적층된 형태의 콘택 플러그를 형성하는 구체적인 공정 방법은 상기 도 2 내지 도 8를 참조하여 설명한 것과 동일하므로 상세한 설명은 생략한다. 상기 금속막(230)을 형성한 이 후에, 상기 금속막(230)의 상부면을 평탄화시키기 위한 화학 기계적 연마 공정을 더 수행할 수도 있다.

도 13 및 도 14를 참조하면, 상기 금속막(230)을 형성한 이 후에 상기 금속막(230) 상에 제2 하드 마스크막(미도시됨)을 형성한다. 상기 제2 하드 마스크막을 부분적으로 식각함으로서 비트 라인 구조물을 패터닝하기 위한 제2 하드 마스크 패턴(232)을 형성한다. 상기 제2 하드 마스크 패턴(232)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 하드 마스크 패턴(232)을 식각 마스크로 사용하 여 상기 금속막(234), 제2 및 제1 베리어 금속막(228b, 228a)을 순차적으로 식각함으로서 제1 및 제2 베리어 금속막 패턴(228a, 228b) 및 금속 패턴(230a)이 적층된 구조의 비트 라인 구조물을 형성한다. 상기 비트 라인 구조물은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 비트 라인 구조물은 비트 라인 콘택 및 비트 라인을 포함한다.

상기 제2 하드 마스크 패턴(232) 에 상기 비트 라인 구조물을 완전히 매립하도록 제3 층간 절연막(234)을 형성한다. 상기 제3 층간 절연막(234)은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.

상기 제3 층간 절연막(234)내지 제1 층간 절연막(214)의 일부분을 순차적으로 식각함으로서 상기 제2 하부 콘택 플러그(216b)를 노출하는 예비 제3 개구부(236)를 형성한다.

상기 예비 제3 개구부(236)에 도전 물질을 채워 넣기 전에 상기 예비 제3 개구부(236) 내부에 남아있는 식각 부산물이나 파티클들을 세정하는 공정이 반드시 수반되어야 한다. 그런데, 상기 세정 공정 시에 불가피하게 상기 제2 내지 제3 층간 절연막(222, 234)의 일부가 식각되어 상기 예비 제3 개구부(236)의 내부 폭이 증가된다. 세정 공정 시에 예비 제3 개구부(236)의 내부 폭이 증가되는 것을 고려하여, 상기 예비 제3 개구부(236)의 개구폭은 상기 제2 하부 콘택 플러그(216b)의 상부면보다 좁게 형성되는 것이 바람직하다. 또한, 상기 예비 제3 개구부(236)의 저면 전체가 상기 제2 하부 콘택 플러그(216b)의 적어도 일부분을 노출하는 것이 바람직하다. 상기 예비 제3 개구부(236)를 식각하는 공정에서 비트 라인 구조물은 거의 식각되지 않는 것이 바람직하다.

도 15를 참조하면, 상기 예비 제3 개구부(236)의 내부 폭이 확장되도록 상기 제2 층간절연막(222)의 일부분을 습식 식각함으로서 제3 개구부(236a)를 형성한다. 상기 습식 식각에서 사용할 수 있는 습식 식각액의 구체적인 예로는 NHF4, HF 및 물의 혼합액인 LAL 용액 등을 들 수 있다. 상기 습식 식각 공정을 수행함으로서 상기 예비 제2 개구부(236)에 남아있는 식각 잔류물 또는 파티클도 동시에 제거될 수 있다.

상기 케미컬은 상기 제2 층간절연막(222) 내의 치밀하지 못한 부위 또는 기공들을 통해 상기 제1 개구부 부근까지 확산될 수 있다. 이 경우, 상기 제1 하부 콘택 프러그(216a)와 접속하는 비트 라인 콘택에 포함되어 있는 금속 실리사이드막 패턴(226)까지 일부 제거되는 등의 어택을 받을 수 있다.

그러나, 본 실시예에서는 상기 제1 실리콘 질화막 (218) 및 제2 실리콘 질화막(220)에 의하여 상기 금속 실리사이드 패턴(226)으로 상기 케미컬이 침투하는 것을 충분하게 저지할 수 있게 된다.

도 16을 참조하면, 상기 제3 개구부(236a) 내부를 충분하게 채우도록 상에 도전 물질을 증착한다. 상기 도전 물질은 갭 매립 특성이 우수한 도핑된 폴리실리콘 물질을 사용하는 것이 바람직하다.상기 도전 물질을 화학 기계적 연마를 통해 연마함으로서 스토리지 노드 콘택(238)을 형성한다.

다음에, 도시하지는 않았지만, 상기 스토리지 노드 콘택(238)과 접속하는 커패시터를 형성함으로서 디램 장치를 완성한다.

상기에서 설명한 것과 같이, 상기 제1 하부 콘택 플러그와 접속하는 부위에 폴리실리콘 패턴의 상부면 및 측면을 덮는 제1 및 제2 실리콘 질화막 패턴을 형성함으로서 후속 공정에서 상기 폴리실리콘 패턴과 접촉하는 부위의 금속 실리사이드 패턴가 녹아내리는 등의 어택 발생을 감소시킬 수 있다. 그러므로, 상기 금속 실리사이드 패턴의 손상에 의해 발생될 수 있는 콘택 저항 증가 및 콘택의 연결 불량 등을 감소시킬 수 있다.

상술한 바와 같이 본 발명에 의하면, 반도체 장치의 배선의 형성 시에 오믹막으로서 사용되는 금속 실리사이드 패턴의 손상을 감소시킬 수 있다. 이로 인해, 저저항을 가지면서도 연결 불량이 감소되는 금속 배선을 형성할 수 있다. 따라서, 반도체 장치의 동작 특성, 신뢰성 및 반도체 제조 수율의 향상시킬 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

1. 기판 상에 콘택 형성 영역을 노출하는 제1 개구부를 갖는 제1 층간 절연막을 형성하는 단계;

   상기 제1 개구부 내부에 불순물이 도핑된 폴리실리콘 패턴을 형성하는 단계;

   상기 폴리실리콘 패턴의 상부 및 측벽의 일부가 노출되도록 상기 제1 층간 절연막을 부분적으로 식각하는 단계;

   상기 일부가 노출된 상기 폴리실리콘 패턴의 측벽에 제1 실리콘 질화막을 형성하는 단계; 및

   상기 제1 실리콘 질화막 및 상기 폴리실리콘 패턴 상부에 플라즈마 질화 공정을 수행하여 상기 폴리실리콘 패턴 상부면을 덮는 제2 실리콘 질화막을 형성하는 단계를 포함하고 있는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
2. 제1항에 있어서, 상기 제1 실리콘 질화막을 형성하는 단계는,

   상기 일부가 노출된 폴리실리콘 패턴 및 상기 제1 층간 절연막 상부에 연속적으로 실리콘 질화 물질을 형성하는 단계; 및

   상기 실리콘 질화 물질을 상기 폴리실리콘 패턴의 상부면이 노출되도록 평탄화 공정을 수행하여, 제1 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
3. 제1항에 있어서, 상기 플라즈마 질화 공정은 N₂ 또는 NH₃ 가스 중 적어도 어느 하나를 반응 가스를 사용하고, HDP(high density plasma) 또는 DPN(decoupled plasma nitridation) 방식으로 수행하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
4. 제1항에 있어서, 상기 플라즈마 질화 공정을 수행한 후에 어닐(anneal) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
5. 제1항에 있어서, 상기 플라즈마 질화 공정을 수행하여 상기 제2 실리콘 질화막을 형성한 후에,

   상기 실리콘 질화막 상에 제2 층간 절연막을 형성하는 단계;

   상기 제2 층간 절연막을 부분적으로 식각하여 상기 폴리실리콘 상부를 노출하는 상에 제2 개구부를 형성하는 단계

   상기 제2 층간 절연막 상에, 상기 제2 개구부 내부에 채워지고, 금속 실리사이드 패턴 및 금속 패턴이 적층된 구조를 갖고 상기 제2 개구부 내부를 채우는 라인 형상의 는 배선을 형성하는 단계;

   상기 제2 층간 절연막 및 상기 배선 상에, 상기 폴리실리콘 패턴의 상부면과 인접한 부위에 제1 콘택 형성 영역과 동일한 평면에 위치하는 제2 콘택 형성 영역을를 노출하는 제3 개구부를 갖는 제3 층간 절연막을 형성하는 단계; 및

   상기 제3 개구부 내부를 채우는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법
6. 제5항에 있어서, 상기 배선을 형성하는 단계는,

   상기 제2 개구부, 제2 층간 절연막 및 상기 제2 실리콘 질화막 상에 베리어 금속막을 형성하면서 동시에 상기 폴리실리콘 패턴 표면 상에는 상기 베리어 금속막과 실리콘과의 반응에 의해 생성되는 금속 실리사이드막을 형성하는 단계;

   상기 제2 개구부를 완전히 채우면서 상기 제2 층간 절연막 상에 금속막을 형성하는 단계; 및

   상기 금속막 및 베리어 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법
7. 제5항에 있어서, 상기 제1 및 제2 콘택 형성 영역은 제1 및 제2 하부 콘택 플러그로 제공되고, 상기 제1 및 제2 하부 콘택 플러그는,

   기판 상에 제1 불순물 영역을 노출하는 제1 하부 개구부 및 제2 불순물 영역을 노출하는 제2 하부 개구부를 갖는 하부 층간 절연막을 형성하는 단계 및

   상기 제1 및 제2 하부 개구부 내부에 도전성 물질을 매립시켜 제1 및 제2 하부 콘택 플러그를 형성하는 단계를 수행하여 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법
8. 제1항에 있어서, 상기 콘택 플러그 내에 포함된 금속 실리사이드 패턴을 형성하는 단계는,

   상기 폴리실리콘 패턴, 제1 실리콘 질화막, 제2 실리콘 질화막 및 제2 층간 절연막 상에 베리어 금속막을 형성하는 단계; 및

   상기 베리어 금속막과 상기 폴리실리콘 패턴의 표면을 서로 반응시켜 폴리 실리콘 패턴 상부에 형성된 베리어 금속막을 선택적으로 금속 실리사이드 패턴으로 전환하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
9. 제5항에 있어서, 상기 제3 개구부 갖는 제3 층간 절연막을 형성하는 단계는,

   상기 제2 층간 절연막 및 배선 상에 예비 제3 층간 절연막을 형성하는 단계

   상기 예비 제3 층간 절연막을 부분적으로 식각하여 상기 제2 콘택 형성 영역의 일부분을 노출하는 예비 제3 개구부를 형성하는 단계; 및

   상기 제3 층간 절연막을 습식 식각함으로서 예비 제3 개구부에 비해 확장된 폭을 갖는 제3 개구부를 갖는 제3 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.

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