KR20040051087A - 커패시터 오버 비트라인 구조의 반도체 소자의 스토리지노드 콘택 형성 방법 - Google Patents

커패시터 오버 비트라인 구조의 반도체 소자의 스토리지노드 콘택 형성 방법 Download PDF

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KR20040051087A
KR20040051087A KR1020020078926A KR20020078926A KR20040051087A KR 20040051087 A KR20040051087 A KR 20040051087A KR 1020020078926 A KR1020020078926 A KR 1020020078926A KR 20020078926 A KR20020078926 A KR 20020078926A KR 20040051087 A KR20040051087 A KR 20040051087A
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박제민
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삼성전자주식회사
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Abstract

본 발명의 커패시터 오버 비트 라인 구조를 가지는 반도체 소자의 스토리지 노드 콘택 형성 방법은 비트라인들 사이를 층간 절연막으로 먼저 매립한다. 그리고, 스토리지 노드 콘택홀은 소오스 영역들과 접촉하는 패드들에 대응하는 영역을 비트 라인들과 수직하게 바 형태로 노출시키는 스토리지 노드 콘택홀 형성용 하드 마스크와 비트 라인 패턴 상부의 하드 마스크의 측벽에 형성된 스페이서 및 비트 라인 패턴 상부의 하드 마스크를 식각 마스크로 사용하여 층간절연막을 식각하여 소오스 영역과 접촉하는 패드들을 각각 노출시키는 스토리지 노드 콘택홀들을 형성한다. 마지막으로, 스토리지 노드 콘택홀을 매립하는 도전막을 형성한 후, 도전막을 평탄화함과 동시에 스토리지 노드 콘택홀 형성용 하드 마스크를 제거하여 스토리지 노드 콘택을 완성한다. 본 발명에 따르면, 비트 라인 커패시턴스를 최소화하면서 비트 라인들 사이를 매립하는 층간절연막에 보이드가 발생하지 않도록 하면서 정 얼라인된 스토리지 노드 콘택을 용이하게 형성할 수 있다.

Description

커패시터 오버 비트라인 구조의 반도체 소자의 스토리지 노드 콘택 형성 방법{Fabrication method for storage node contact of semiconductor device with capacitor over bit line structure}
본 발명은 COB(커패시터 오버 비트라인) 구조의 반도체 소자의 스토리지 노드 콘택 제조 방법에 관한 것이다.
최근, 반도체소자의 고집적화에 따라 디자인 룰이 0.14㎛ 이하로 줄어들고 있다. 이에 COB 구조를 채택하고 있는 반도체 소자에서 소오스 영역과 접촉된 패드와 스토리지 노드를 연결하기 위한 콘택은 스토리지 노드 콘택이라 칭하며 자기정합 콘택(Self-Aligned Contact; SAC) 기술에 의해 형성된다.
SAC 기술에 따르면 라인 앤 스페이스 형태로 배열된 비트 라인의 측벽을 실리콘 질화막 스페이서로 감싼 후, 층간 절연막으로 비트 라인들 사이를 매립한 후, 질화막 스페이서를 자기 정렬 식각 마스크로 사용하여 스토리지 노드 콘택홀을 형성한다. 그러나, 실리콘 질화막은 비유전율이 약 7.5 정도로 매우 높다. 따라서, 비트 라인 측벽을 실리콘 질화막 스페이서로 감쌀 경우 비트라인 커패시턴스가 증대한다. 그 결과 셀 커패시턴스가 감소되는 것과 같은 결과를 초래하여 결국 데이터 독출 감도가 떨어지게 된다. 이를 해결하기 위하여 실리콘 질화막 스페이서 대신 비유전율이 3.9인 산화막 스페이서를 형성할 수 있으나, 산화막 스페이서는 공정적으로 원하는 프로파일을 만들기가 매우 어려운 단점이 있다.
또, 비트 라인의 측벽에 실리콘 질화막 스페이서를 형성한 상태에서 비트 라인들 사이를 층간절연막으로 매립할 경우, 층간절연막이 제대로 매립되지 않고 보이드가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트 라인 커패시턴스를 최소화하면서 비트 라인들 사이를 매립하는 층간절연막에 보이드가 발생하지 않도록 할 수 있는 정 얼라인된 스토리지 노드 콘택을 제조할 수 있는 방법을 제공하고자 하는 것이다.
도 1은 본 발명의 일 실시예에 따른 스토리지 노드 콘택 형성 방법이 적용되는 메모리 소자의 셀 어레이 영역을 나타내는 레이아웃이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 스토리지 노드 콘택 형성 방법을 설명하기 위한 사시도들로, a-a'선을 정면으로 하여 우측으로 바라본 사시도들이다.
<도면의 주요 부분에 대한 부호의 설명>
15: 스토리지 노드 콘택 패드20: 제1 층간절연막
30: 제2 층간절연막40: 비트 라인
50: 비트라인 형성용 하드 마스크60: 제3 층간절연막
70_M: 스토리지 노드 콘택홀 형성용 하드 마스크
80: 포토레지스트 패턴
90_S: 스토리지 노드 콘택홀 형성용 스페이서
100_P: 스토리지 노드 콘택 플러그
상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터 오버 비트 라인 구조를 가지는 반도체 소자의 스토리지 노드 콘택 제조 방법에 따르면, 비트 라인들 측벽에 스토리지 노드 콘택홀 형성을 위한 스페이서를 먼저 형성한 후, 이들 사이를 층간절연막으로 매립하는 종래의 방법과 달리, 비트라인들 사이를 층간 절연막으로 먼저 매립한다. 이어서, 스토리지 노드 콘택홀 형성용 하드 마스크용 막을 형성한 후, 비트 라인들 사이의 하부에 각각 비트 라인들과 절연되어 형성되어 있으며 소오스 영역들과 접촉하는 패드들에 대응하는 영역을 비트 라인들과 수직하게 바 형태로 노출시키는 포토레지스트 패턴을 하드 마스크용 막 위에 형성한다. 계속해서, 포토레지스트 패턴을 식각 마스크로 사용하여 하드 마스크용 막을 식각하여 스토리지 노드 콘택홀 형성용 하드 마스크로 형성하고, 층간 절연막을 일부 식각하여 비트 라인 패턴 상부의 하드 마스크의 일부를 노출시킨다. 이어서, 포토레지스트 패턴을 제거하고, 비트 라인 패턴 상부의 하드 마스크의 노출된 측벽에 스토리지 노드 콘택홀 형성용 스페이서를 형성한 다음 바 형태로 패터닝된 스토리지 노드 콘택홀 형성용 하드 마스크, 비트 라인 패턴 상부의 하드 마스크 및 스토리지 노드콘택홀 형성용 스페이서를 식각 마스크로 사용하여 층간절연막을 식각하여 소오스 영역과 접촉하는 패드들을 각각 노출시키는 스토리지 노드 콘택홀들을 형성한다. 마지막으로, 스토리지 노드 콘택홀을 매립하는 도전막을 형성한 후, 도전막을 평탄화함과 동시에 스토리지 노드 콘택홀 형성용 하드 마스크를 제거하여 스토리지 노드 콘택을 완성한다.
바람직하기로는, 층간 절연막은 산화막으로 형성하고, 비트 라인 상부의 하드 마스크는 PE-CVD 법에 의해 형성하는 질화막으로 형성하고, 스토리지 노드 콘택홀 형성용 하드 마스크용 막은 폴리 실리콘을 사용하여 형성하고, 스토리지 노드 콘택홀 형성용 스페이서는 PE-CVD 법에 의해 형성하는 질화막으로 형성한다.
기타 나머지 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면들을 참조하여 본 발명에 따른 커패시터 오버 비트 라인(이하 COB) 구조를 가지는 반도체 소자의 스토리지 노드 콘택 형성 방법에 관한 실시예를 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 층 및 두께는 설명의 편의를 위하여 과장 또는 개략화된 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 스토리지 노드 콘택 형성 방법이 적용되는 메모리 소자의 셀 어레이 영역을 나타내는 레이아웃이다.
x 축 방향으로 일자로 신장된 활성 영역 패턴(112)이 고집적화에 적합하도록 라인별로 서로 어긋나도록 배열되어 있다. 각 활성 영역 패턴(112) 별로 y축 방향으로 신장된 두 개의 워드 라인 패턴(114)이 배열되어 각 활성 영역 별로 두 개의 트랜지스터를 정의한다. 즉, 활성 영역 패턴(112)의 가운데 영역은 공통 드레인 영역이 되고, 양쪽 가장자리 영역은 소오스 영역이 된다. x 축 방향으로 신장된 비트 라인(140) 패턴이 워드 라인 패턴(114)과 직교하면서 활성 영역 패턴(112)들 사이에 배열되어 공통 드레인 영역과 연결되도록 배열되어 있다. 180은 스토리지 노드 콘택홀 형성을 위한 식각 마스크 패턴이다.
이하 도 1의 a-a'선을 정면으로 하여 우측으로 바라본 사시도들인 도 2 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 스토리지 노드 콘택 형성 방법을 설명한다.
도 2를 참조하면, 먼저 반도체 기판(10) 상에 트랜지스터 구조(미도시)를 완성한다. 반도체 기판(10) 상에 도 1의 활성 영역 패턴(102)을 사용하여 반도체 기판 내에 얕은 트렌치 소자 분리 방법에 의해 얕은 트렌치 영역(13)을 형성하여 활성 영역을 정의한다. 이어서, 이온 주입에 의해 웰 구조를 형성하고, 트랜지스터의 문턱 전압 조절을 위한 이온 주입을 한다. 이어서, 도 1의 워드 라인 패턴(114)를 사용하여 게이트 패턴(14)을 형성하고 통상의 공정의 의해 소오스 영역(S)과 드레인 영역(미도시)을 형성한다. 게이트 패턴(14) 측벽에는 자기 정렬 콘택 방법 적용을 위한 스페이서(14_S)를 형성한다. 이어서, 기판 전면에 제1 층간절연막(20)을 형성한다. 제1 층간절연막(20)은 산화막으로 형성한다. 이어서, 게이트 패턴(14)측벽에 형성되어 있는 스페이서(14_S)를 사용하는 자기 정렬 콘택 방법에 의해 콘택홀을 형성한 후 이를 도전체, 예컨대 도우프된 폴리실리콘으로 매립한 후 평탄화하여 소오스 영역(S)과 접촉하는 스토리지 노드 콘택 패드(15)와 드레인 영역과 접촉하는 비트 라인 콘택 패드(미도시)를 형성한다.
계속해서, 결과물 전면에 후속 공정과 절연을 위해 제2 층간절연막(30)을 증착한다. 제2 층간절연막(30)은 HDPCVD(High Density Plasma Chemical Vapor Deposition)법에 의해 형성된 HDP 산화막 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법에 의해 형성된 PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate) 또는 BPSG (BoroPhosphorousSilicateGlass)와 같은 산화막으로 형성한다.
이후, 통상의 사진 식각 공정으로 비트 라인 콘택 패드를 노출시키는 콘택홀(미도시)을 형성한다. 비트 라인 콘택 패드를 노출시키는 콘택홀을 형성한 후, 비트 라인 콘택 패드를 노출시키는 콘택홀 내면을 따라서 정합적으로 접착막(42)과 확산방지막(44)을 형성한 후, 금속막(46)을 차례대로 증착한다. 접착막(42)으로는 티타늄막이, 확산방지막(44)으로는 질화티타늄막이, 금속막(46)으로는 단차도포성이 좋은 CVD 법에 의해 형성한 텅스텐막이 적합하다. 접착막(42)은 비트 라인 콘택 패드의 실리콘과 반응하여 실리사이드막(예: TiSix)을 형성하여 오믹 콘택을 형성하여 저항을 감소시킨다. 확산방지막(44)은 금속막 증착시 금속 소오스 가스, 예컨대 텅스텐 육불화물(WF6)로부터 나오는 불소가 실리사이드막과 반응하는 것을 억제한다.
금속막(46) 위에 비트 라인 형성용 하드 마스크막(50)을 형성한다. 비트 라인 형성용 하드 마스크막(50)은 HT(High Temperature) 질화막(SiN)으로 형성하는 것이 바람직하다. HT-SiN은 PE(Plasma enhanced)-CVD 법에 의해 형성하는 질화막으로 상대적으로 저온에서 증착이 가능하다. 따라서, 비트 라인 콘택 패드와의 계면에서 형성된 실리사이드막이 열처리 공정에 의해 응집(agglomeration)되어 접촉저항이 증가되는 것을 효과적으로 방지할 수 있다. 비트 라인 형성용 하드 마스크막(50)은 300 내지 4000Å 두께로 형성하는 것이 바람직하다.
도 1의 비트 라인 패턴(140)을 사용한 통상의 패터닝 방법에 의해 마스크막(50)을 패터닝하여 비트라인 형성용 하드 마스크(50)를 형성한다. 패터닝에 사용된 포토레지스트 패턴(미도시)을 제거한 후, 비트라인 형성용 하드 마스크(50)를 식각 마스크로 사용하여 금속막(46), 확산방지막(44) 및 접착막(42)을 차례대로 패터닝한 후, 급속 열질화(RTN) 처리하여 비트 라인(40)을 완성한다.
도 3을 참조하면, 비트 라인(40) 및 하드 마스크(50)가 적층되어 있는 기판(10) 전면에 제3 층간절연막(60)을 증착하여 비트 라인(40) 및 하드 마스크(50)들 사이의 갭을 매립한다. 이 때, 비트 라인(40) 측벽에 실리콘질화막 스페이서를 형성하지 않고 제3 층간절연막(60)을 증착하므로 보이드가 발생하지 않고 제3 층간절연막(60)을 용이하게 매립할 수 있다. 경우에 따라서는 보이드의 발생을 완전히 차단하기 위하여 제3 층간절연막(60)을 2회의 증착 공정으로 나누어 증착할 수도 있다. 즉, 최종 목표로 하는 제3 층간절연막(60)의 최종 두께보다 작은 두께로 일부를 증착 한 후, 습식 식각으로 소정 두께 만큼 제거한 후, 나머지 두께를 증착한다. 제3 층간절연막(60)의 최종 두께는 500 내지 10000Å 가 되도록 형성한다. 이어서, 제3 층간절연막(60)을 CMP(chemical mechanical polishing) 방법 등으로 평탄화하여 도 3과 같은 결과물을 얻는다. 제3 층간절연막(60)도 제2 층간절연막(30)과 마찬가지로 HDP 산화막, PE-TEOS, BPSG와 같은 산화막으로 형성한다.
도 4을 참조하면, 스토리지 노드 콘택홀 형성용 하드마스크용 막(70)을 형성한다. 하드마스크용 막(70)은 이후에 설명하는 스토리지 노드 콘택홀 형성용 스페이서 형성 후 제3 및 제2 층간절연막(60, 30)을 식각하여 스토리지 노드 콘택홀을 완성할 때 식각 마스크로 기능한다. 따라서, 스토리지 노드 콘택홀 형성용 하드 마스크용 막(70)은 100 내지 3000Å 두께로 형성하고, 제3 및 제2 절연막(60, 30)에 대해 식각 선택비가 높은 물질, 예컨대 폴리실리콘 등으로 형성하는 것이 바람직하다. 폴리실리콘 등으로 형성한 경우에는 약 700℃의 온도에서 30분 정도 어닐링하여 폴리실리콘을 완전히 결정화하는 것이 바람직하다.
도 5를 참조하면, 하드 마스크용 막(70)이 형성되어 있는 기판 전면에 포토레지스트막을 도포한 후, 도 1의 패턴(180)을 사용하여 노광한 후, 이를 현상하여, 상기 게이트 패턴(14)과 평행하게 신장되고 상기 비트 라인(40)과 수직으로 배열되어 상기 비트 라인(40)들 사이의 하부에 형성되어 있는 소오스 영역과 접촉하는 스토리지 노드 콘택 패드(15)에 대응하는 영역을 바(bar) 형태로 노출시키는 포토레지스트 패턴(80)을 형성한다. 이는 디자인 룰이 작아짐에 따라 콘택홀 타입의 스토리지 노드 콘택홀을 직접 포토레지스트 패턴으로 정확하게 얼라인하여 정의하는 것이 어렵기 때문에 바 형태의 포토레지스트 패턴(80)으로 스토리지 노드 콘택홀이 형성될 영역을 1차적으로 개략적으로 정의한 후, 후속 공정을 통해 정 얼라인된 스토리지 노드 콘택홀을 정의한다.
도 6을 참조하면, 포토레지스트 패턴(80)을 식각 마스크로 해서 하드 마스크용 막(70)을 식각하여 스토리지 노드 콘택홀 형성용 하드 마스크(70_M)를 형성하고, 계속해서 제3 층간절연막(60)을 식각한다. 이 때, 제3 층간절연막(60)을 완전히 다 식각해서 비트라인(40)이 노출되도록 하는 것이 아니라, 비트 라인 형성용 하드 마스크(50)의 일부만이 노출되도록 식각한다. 따라서, 상기 식각 공정은 비트 라인 형성용 하드 마스크(50)에 대하여 고 선택비를 가지고 제3 층간절연막(60)만 선택적으로 식각할 수 있는 공정 조건으로 진행한다.
도 7을 참고하면, 포토레지스트 패턴(80)을 에싱(ashing) 및 포토레지스트 스트리퍼(stripper)를 사용한 제거 공정을 통해 제거한 후, 정 얼라인된 스토리지 노드 콘택홀을 정의하기 위한 스토리지 노드 콘택홀 스페이서 형성용 막(90)을 형성한다. 스토리지 노드 콘택홀 스페이서 형성용 막(90)은 10 내지 700Å 두께로 제3 및 제2 층간절연막(60, 30)에 대해 식각 선택비가 높은 물질로 형성한다. 바람직하기로는 비트 라인 형성용 하드 마스크(50)를 구성하는 물질과 동일하게 저온에서 형성이 가능하고 물성이 동일 또는 유사한 물질로 형성한다.
도 8을 참조하면, 스토리지 노드 콘택홀 스페이서 형성용 막(90)을 이방성 식각하여 비트 라인 형성용 하드 마스크(50)의 일부 측벽에만 스페이서(90_S)를 형성한다. 이방성 식각은 제3 층간절연막(60)의 상면이 드러날 때까지 진행한다.
도 9를 참조하면, 비트 라인 형성용 하드 마스크(50), 스토리지 노드 콘택홀 형성용 하드 마스크(70_M) 및 스페이서(90_S)를 식각 마스크로 하여 제3 층간절연막(60) 및 제2 층간 절연막(30)을 차례대로 이방성 식각하여 스토리지 노드 콘택홀 패드(15)를 노출시키는 정 얼라인된 스토리지 노드 콘택홀(SNC)을 형성한다. 이방성 식각은 높은 선택비를 가지고 비트 라인 형성용 하드 마스크(50), 스토리지 노드 콘택홀 형성용 하드 마스크(70_M) 및 스페이서(90_S)에 대하여 제3 층간절연막(60) 및 제2 층간절연막(30)을 선택적으로 식각할 있는 식각 가스 등을 사용하여 진행하여 하드 마스크(70_M)와 스페이서(90_S)의 손실이 최소화되도록 한다. 그 결과 스토리지 노드 콘택홀(SNC)와 비트 라인(40) 간의 단락이 생성되지 않도록 할 수 있다. 또, 비트 라인(40)의 측벽을 실리콘 질화막이 아닌 제3 층간절연막(60)을 구성하는 산화막으로 감쌀 수 있게 되어 비트 라인 커패시턴스를 감소시킬 수 있다.
도 10을 참조하면, 습식 세정액(예: HF)을 이용한 습식 세정 또는 건식 세정에 의해 스토리지 노드 콘택홀(SNC)에 의해 노출되는 스토리지 노드 콘택홀 패드(15) 상면에 형성된 자연 산화막을 제거한 후, 도전막(100)을 형성한다. 자연 산화막이 잔류하고 있으면 저항성 페일(fail)을 유발할 수 있으므로 도전막(100) 형성 전에 세정 공정을 실시하는 것이다. 도전막(100)은 도우프된 폴리 실리콘을 사용하여 형성한다.
마지막으로, 도 10과 같이, 도전막(100)을 에치-백 또는 CMP 방법등으로 평탄화하여 후속 공정에서 형성되는 스토리지 노드(미도시)와 접촉할 스토리지 노드 콘택 플러그(100_P)를 형성하여 스토리지 노드 콘택 구조를 완성한다. 이 때, 스토리지 노드 콘택홀 형성용 하드 마스크(70_M)도 동시에 제거된다.
이후, 스토리지 노드 콘택과 접촉하는 커패시터 및 나머지 배선의 형성 공정은 통상의 공정에 따라 진행된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 층간 절연막, 하드 마스크막, 스페이서를 구성하는 물질의 종류, 형성 두께, 형성 방법 및 식각 방법 등은 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
본 발명에 따라 COB구조의 반도체 장치의 스토리지 노드와 소오스 영역을 연결하기 위한 스토리지 노드 콘택을 형성하면, 비트 라인 주변을 유전율이 낮은 층간절연막, 즉 산화막으로 감쌀 수 있어서 비트 라인의 커패시턴스가 작아진다. 또, 완벽하게 스토리지 노드 콘택과 비트 라인간의 단락 페일을 차단할 수 있다. 그리고, 비트 라인들 사이를 매립하는 절연막을 보이드 형성 없이 매립할 수 있는 장점이 있다. 또, 상술한 장점들을 구비하면서도 공정이 종래에 비해 추가되거나 복잡해지지 않는다.

Claims (4)

  1. 기판 상에 일 방향으로 신장되어 라인 앤 스페이스 형태로 배열되고 상부에 각각 하드 마스크가 적층된 복수개의 비트 라인들을 형성하는 단계;
    상기 비트 라인들 및 하드 마스크들 사이를 평탄화된 층간 절연막으로 매립하는 단계;
    상기 층간 절연막 상부에 스토리지 노드 콘택홀 형성용 하드 마스크용 막을 형성하는 단계;
    상기 비트 라인들 사이의 하부에 각각 상기 비트 라인들과 절연되어 형성되어 있으며 소오스 영역들과 접촉하는 패드들에 대응하는 영역을 상기 비트 라인들과 수직하게 바 형태로 노출시키는 포토레지스트 패턴을 상기 하드 마스크용 막 위에 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크용 막을 식각하여 스토리지 노드 콘택홀 형성용 하드 마스크로 형성하고, 상기 층간 절연막을 일부 식각하여 상기 비트 라인 패턴 상부의 하드 마스크의 일부를 노출시키는 단계;
    상기 포토레지스트 패턴을 제거하고, 상기 비트 라인 패턴 상부의 하드 마스크의 노출된 측벽에 스토리지 노드 콘택홀 형성용 스페이서를 형성하는 단계;
    상기 바 형태로 패터닝된 스토리지 노드 콘택홀 형성용 하드 마스크, 상기 비트 라인 패턴 상부의 하드 마스크 및 상기 스토리지 노드 콘택홀 형성용 스페이서를 식각 마스크로 사용하여 상기 층간절연막을 식각하여 상기 소오스 영역과 접촉하는 패드들을 각각 노출시키는 스토리지 노드 콘택홀들을 형성하는 단계;
    상기 스토리지 노드 콘택홀을 매립하는 도전막을 형성하는 단계; 및
    상기 도전막을 평탄화함과 동시에 상기 스토리지 노드 콘택홀 형성용 하드 마스크를 제거하여 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 오버 비트 라인 구조를 가지는 반도체 소자의 스토리지 노드 콘택 제조 방법.
  2. 제1 항에 있어서, 상기 층간 절연막은 산화막으로 형성하고,
    상기 비트 라인 상부의 하드 마스크는 PE-CVD 법에 의해 형성하는 질화막으로 형성하고,
    상기 스토리지 노드 콘택홀 형성용 하드 마스크용 막은 폴리 실리콘을 사용하여 형성하고,
    상기 스토리지 노드 콘택홀 형성용 스페이서는 PE-CVD 법에 의해 형성하는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 제조 방법.
  3. 제1 항 또는 제2 항에 있어서, 상기 비트 라인들 및 하드 마스크들 사이를 평탄화된 층간 절연막으로 매립하는 단계는
    상기 비트 라인들 및 하드 마스크들 사이를 매립하는 층간 절연막을 최종 두께보다 작은 두께로 형성하는 제1 단계;
    상기 제1 단계에서 형성된 층간 절연막의 일부를 습식 식각으로 제거하는 단계;
    상기 결과물 전면에 층간절연막을 원하는 최종 두께로 형성하는 제2 단계; 및
    상기 층간절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 제조 방법.
  4. 제1 항에 있어서, 상기 기판 상에 비트 라인들을 형성하는 단계 전에,
    상기 기판 상에 상기 일 방향으로 신장된 복수개의 활성 영역들을 형성하는 단계;
    상기 활성 영역 별로 상기 일 방향과 수직한 타 방향으로 신장된 두 개의 게이트 패턴들과 소오스 영역 및 공통 드레인 영역을 형성하여 상기 활성 영역 별로 두 개의 트랜지스터들을 형성하는 단계;
    상기 소오스 영역들과 접촉하는 패드들 및 상기 공통 드레인 영역들과 접촉하는 패드들을 형성하는 단계;
    상기 결과물 전면에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 내에 상기 공통 드레인 영역과 접촉하는 패드들을 노출시키는 콘택홀을 형성하는 단계를 더 포함하고,
    상기 비트 라인들을 형성하는 단계는 상기 콘택홀을 통해 상기 비트 라인들이 상기 공통 드레인 영역과 접촉하는 패드들과 접촉하도록 하는 단계인 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20150048510A (ko) * 2013-10-28 2015-05-07 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
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CN117529096A (zh) * 2023-12-28 2024-02-06 长鑫集电(北京)存储技术有限公司 半导体器件的制备方法

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