KR101758312B1 - 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 - Google Patents

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Abstract

스토리지 콘택 플러그와 비트라인 콘택 플러그 사이의 쇼트 마진이 증가되는 반도체 소자가 제공된다. 상기 반도체 소자는, 소자 분리 영역에 의하여 정의되는 활성 영역을 포함하는 기판, 상기 기판 내의 상기 활성 영역과 교차되는 게이트, 상기 기판 상의 층간 절연막, 상기 층간 절연막을 관통하여, 상기 활성 영역과 콘택을 형성하는 비트라인 콘택 플러그, 상기 층간 절연막 상에 형성되는 비트라인 도전 패턴, 및 상기 비트라인 도전 패턴의 양 측벽을 커버하는 제1비트라인 스페이서를 포함하는 제1비트라인 구조체 및 상기 비트라인 콘택 플러그 상의 상기 비트라인 도전 패턴, 및 상기 비트라인 콘택 플러그의 양 측벽과 비트라인 도전 패턴의 양 측벽을 커버하는 제2비트라인 스페이서를 포함하는 제2비트라인 구조체를 포함한다.

Description

매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자{Semiconductor device for including buried channel array transistors}
본 발명은 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자, 상기 반도체 소자를 포함하는 반도체 모듈 및 전자 시스템에 관한 것이다.
반도체 소자가 고집적화 되면서, 그 구조가 점차 정교해지고 있고, 그에 따라 반도체 소자를 제조하는 공정도 매우 복잡해지고 있다. 이에 따라 제안된 기술이 매립형 채널 어레이 트랜지스터 기술(BCAT), 6F2 레이아웃 기술 등이다.
본 발명이 해결하고자 하는 과제는, 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 포함하는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 혹은 반도체 모듈을 포함하는 전자시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 형성하는 다양한 방법들을 제공하는 것이다.
이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 소자 분리 영역에 의하여 정의되는 활성 영역을 포함하는 기판, 상기 기판 내의 상기 활성 영역과 교차되는 게이트, 상기 기판 상의 층간 절연막, 상기 층간 절연막을 관통하여, 상기 활성 영역과 콘택을 형성하는 비트라인 콘택 플러그, 상기 층간 절연막 상에 형성되는 비트라인 도전 패턴, 및 상기 비트라인 도전 패턴의 양 측벽을 커버하는 제1비트라인 스페이서를 포함하는 제1비트라인 구조체, 및 상기 비트라인 콘택 플러그 상의 상기 비트라인 도전 패턴, 및 상기 비트라인 콘택 플러그의 양 측벽과 비트라인 도전 패턴의 양 측벽을 커버하는 제2비트라인 스페이서를 포함하는 제2비트라인 구조체를 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 소자 분리 영역에 의하여 고립된 다수의 활성 영역들이 정의되고, 상기 활성 영역들은 스토리지 콘택 영역을 형성하는 제1불순물 영역들과 비트라인 콘택 영역을 형성하는 제2불순물 영역들을 포함하는 기판, 상기 기판 상에 형성되는 제1층간 절연막, 상기 제1층간 절연막을 관통하여, 상기 제1불순물 영역과 전기적으로 연결되는 스토리지 콘택 패드, 상기 제1층간 절연막 및 상기 스토리지 콘택 패드 상에 형성되는 제2층간 절연막, 상기 제1 및 제2층간 절연막을 관통하여 상기 제2불순물 영역과 전기적으로 연결되는 비트라인 콘택 플러그, 상기 제2층간 절연막 혹은 상기 비트라인 콘택 플러그 상에 형성되는 비트라인 전극, 상기 비트라인 전극의 양 측벽에 형성되는 비트라인 스페이서, 상기 비트라인 스페이서 사이에 매립되는 제3층간 절연막, 상기 제2 및 제3층간 절연막을 관통하여, 상기 스토리지 콘택 패드와 전기적으로 연결되는 스토리지 콘택 플러그, 및 상기 스토리지 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 셀 영역과 주변 영역을 포함하고, 소자 분리 영역에 의하여 활성 영역이 정의되는 기판, 상기 셀 영역에서 상기 기판의 표면 아래에 형성되고, 상기 활성 영역과 교차되는 워드라인, 상기 셀 영역에서 상기 기판의 표면 위에 형성되고, 상기 활성 영역과 연결되는 비트라인 콘택 플러그, 상기 셀 영역에서 상기 비트라인 콘택 플러그와 동일한 레벨에서 형성되는 층간 절연막, 상기 셀 영역에서 상기 층간 절연막 상의 비트라인 전극, 상기 비트라인 전극의 양 측벽의 제1비트라인 스페이서를 포함하는 제1비트라인 구조체, 상기 셀 영역에서 상기 비트라인 콘택 플러그 상의 비트라인 전극, 상기 비트라인 전극의 양 측벽과 상기 비트라인 콘택 플러그의 양 측벽의 제1비트라인 스페이서를 포함하는 제2비트라인 구조체, 및 상기 주변 영역에서 기판의 표면 위에 형성되고, 하부의 주변 게이트 제1도전 패턴과 상부의 주변 게이트 제2도전 패턴을 포함하며, 상기 주변 게이트 제2도전 패턴은 상기 비트라인 도전 패턴과 실질적으로 동일한 레벨에 형성되는 주변 게이트를 포함한다.
위에서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법에 의하면 다음과 같은 효과를 기대할 수 있다. 첫째, 6F2 DRAM 셀을 구비한 반도체 메모리 소자의 경우 활성 영역 사이의 간격이 1F에 불과하지만, 활성 영역과 스토리지 콘택 플러그 사이에 스토리지 콘택 패드가 더 개재됨으로써, 상호 오버랩되는 접촉 면적이 확장되고 접촉 저항이 감소되며, 둘째 여기에 비트라인 스페이서가 기판까지 수직적으로 연장되고, 스토리지 콘택 패드까지 수평적으로 연장됨으로써, 비트라인 스페이서에 의하여 이웃하는 비트라인 전극 콘택 플러그와 스토리지 콘택 플러그 사이의 쇼트 패일(short fail)이 방지되는 작용효과가 기대된다.
도 1a 및 도 1b는, 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 나타내는 개략적인 레이 아웃들이다.
도 2의 (a), (b) 및 (c)는 도 1a의 절단선 A-A', 절단선 B-B' 및 절단선 C-C'의 단면을 각각 나타내는 종단면도들이고, 도 2의 (p)는 도 1b의 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 3a 내지 3q는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내는 종단면도들이다.
도 4a 내지 4q는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 나타내는 종단면도들이다.
도 5a 내지 5h는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조방법을 나타내는 종단면도들이다.
도 6a 내지 6c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 블록 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 구성의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 및 도 1b는, 본 발명의 기술적 사상에 의한 반도체 소자의 셀 영역(CA)과 주변 영역(PA)을 나타내는 레이 아웃이다. 도 2의 (a), (b) 및 (c)는 도 1a에 도시된 셀 영역(CA)에서 절단선 A-A', 절단선 B-B' 및 절단선 C-C'의 단면을 각각 나타내는 종단면도들이고, 도 2의 (p)는 도 1b에 도시된 주변 영역(PA)에서 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 1a, 도 1b, 및 도 2를 참고하면, 본 발명의 기술적 사상에 의한 반도체 소자(100)는, 기판(110)의 셀 영역(Cell Area: CA)과 주변 영역(Peripheral Area: PA)을 포함할 수 있다.
셀 영역(CA)은, 다수의 셀을 포함하고, 각 셀은 1개의 셀 게이트(200)와 1개의 스토리지 전극(500)을 포함할 수 있다. 가령, 셀 영역(CA)에 다수의 셀 트랜지스터와 다수의 셀 커패시터가 규칙적으로 형성될 수 있다. 따라서, 셀 영역(CA)은, 기판(110)의 표면 아래에 형성되는 셀 소자 분리 영역들(120), 셀 활성 영역들(130) 및 셀 게이트들(200)과, 기판(110)의 표면 위에 형성되는 비트라인들(300) 및 스토리지 전극들(500)을 포함할 수 있다. 셀 게이트(200)는, 워드라인(WL)으로 이해될 수 있다.
주변 영역(PA)은, 상기 셀에 정보를 저장하기 위하여 읽기 쓰기 기능을 수행하는 주변 게이트(400)를 포함할 수 있다. 가령, 주변 영역(PA)에 논리 회로를 구성하는 CMOS 트랜지스터가 형성될 수 있다. 따라서, 주변 영역(PA)은, 기판(110)의 표면 아래에 형성되는 주변 소자 분리 영역(122) 및 주변 활성 영역(132)과, 기판(110)의 표면 위에 형성되는 주변 게이트(400)를 포함할 수 있다.
셀 영역(CA)의 셀 게이트(200)는, 기판(110)과 수직하게 배열되는 리세스 타입(recess-type)의 채널을 포함할 수 있다. 가령, 셀 게이트(200)는, 단 채널 효과가 억제되도록, 게이트 채널의 길이가 늘어난 리세스 타입의 채널을 포함할 수 있다. 또한, 셀 게이트(200)는, 기판(110) 내부에 매립되는 배리드 타입(buried-type)으로 형성될 수 있다. 반면, 주변 영역(PA)의 주변 게이트(400)는, 플래이너 타입(planar-type)의 채널을 포함할 수 있다.
셀 영역(CA)의 셀 게이트(200)는, 셀 활성 영역(120)의 게이트 매립용 트렌치 내부에 적층되는 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222) 및 셀 게이트 캡핑 패턴(232)을 포함할 수 있다. 이때, 셀 게이트 도전 패턴(232) 하부에 위치하는 셀 활성 영역(130)의 상면 레벨(H1)이 셀 게이트 도전 패턴(232) 하부에 위치하는 셀 소자 분리 영역(120)의 상면 레벨(H2)보다 높게 형성됨으로써, 셀 게이트(200)는, 리세스 채널을 가지면서, 셀 활성 영역(130)이 돌출된 핀 펫(Pin FET) 구조를 가지는 트랜지스터로 형성될 수 있다.
셀 영역(CA)에서, 셀 소자 분리 영역(120)에 의해 한정되는 셀 활성 영역(130)이 소정 간격으로 반복 배열될 수 있다. 셀 활성 영역(130)은, 기판(110)의 일부로서 셀 소스 영역(130a)과 셀 드레인 영역(130b)을 포함할 수 있다. 셀 활성 영역들(130)이 기판(110)의 제1방향과 제2방향에 대하여 사선 형태로 틸팅되게 배치될 수 있다. 셀 게이트들(200)이 제1방향으로 길게 연장되고, 비트라인들(300)이 제2방향으로 길게 연장될 수 있다. 제1방향과 제2방향은 실질적으로 직각일 수 있다. 1개의 셀 활성 영역(130)에서 2줄의 게이트들(200)과 1줄의 비트라인(300)이 상호 교차될 수 있다. 셀 활성 영역(130)이 셀 게이트(200)와 비트라인(300)에 대하여 소정 각도로 경사질 수 있다.
가령, 1개의 셀 활성 영역(130)이 2개의 단위 셀 구조를 갖게 되면, 1개의 단위 셀은 최소 선폭을 기준으로 제2방향의 길이가 4F가 되고, 제1방향의 길이가 2F가 되나, 좌상 및 우하 영역이 인접한 셀들의 영역이 됨으로써, 단위 셀의 면적은 6F2가 될 수 있다. 이와 같이, 6F2 셀 구조에 의하면, 셀 면적을 최소화하기 위하여 셀 게이트(200)와 비트라인(300)이 각각 수직으로 교차되고, 여기에 셀 활성 영역(130)이 셀 소자 분리 영역(120)에 의하여 바(BAR) 형태로 한정되되, 셀 게이트(200)와 비트라인(300)에 대하여 사선 방향(가령, 제3방향)으로 기울어질 수 있다.
비트라인(300)은, 비트라인 도전 패턴(360), 비트라인 하드 마스크 패턴(364), 및 비트라인 스페이서(380)를 포함할 수 있다.
비트라인 도전 패턴(360)은, 전도성을 가지는 도핑된 실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 본 실시예의 반도체 소자(100)는, 비트라인 도전 패턴(360)과 셀 드레인 영역(130b)이 전기적으로 혹은 물리적으로 연결되는 영역에서 비트라인 콘택 플러그(340c)를 포함할 수 있다. 비트라인 도전 패턴(360)은, 배선 기능을 담당하는 비트라인 전극의 기능을 수행할 수 있다. 비트라인 하드 마스크 패턴(364)은, 비트라인 도전 패턴(360)을 보호하는 비트라인 캡팽막의 기능을 수행할 수 있다. 비트라인 콘택 플러그(340c)는 도핑된 실리콘을 포함할 수 있다. 혹은, 금속 혹은 금속 화합물을 포함할 수 있다. 비트라인 하드 마스크 패턴(364)은, 절연성을 가지는 실리콘 질화물을 포함할 수 있다. 비트라인 스페이서(380)는, 실리콘 질화물을 포함할 수 있다.
비트라인 도전 패턴(360)은, 비트라인 전극 패턴(360d)을 포함할 수 있다. 비트라인 전극 패턴(360d)이 금속 화합물로 형성되고, 비트라인 콘택 플러그(340c)가 도핑된 실리콘으로 형성되는 경우, 비트라인 도전 패턴(360)은 비트라인 콘택 플러그(340c) 상에 비트라인 하부 금속 실리사이드 패턴(360a), 비트라인 배리어 패턴(360b) 및 비트라인 상부 금속 실리사이드 패턴(360c)을 더 포함할 수 있다. 비트라인 하부 금속 실리사이드 패턴(360a)은, 금속층 또는 금속 실리사이드화 된 물질을 포함할 수 있다. 가령, 금속 실리사이드와 금속이 공존하는 물질일 수 있다. 비트라인 배리어 패턴(360b)은 티타늄 질화물(TiN)을 포함할 수 있다. 비트라인 상부 금속 실리사이드 패턴(360c)은, 금속 실리사이드 혹은 금속 질화물을 포함할 수 있다. 이때, 비트라인 전극 패턴(360d)은, 비트라인 상부 금속 실리사이드 패턴(360c)과 동일한 금속을 포함할 수 있다.
한편, 비트라인(300)은 위치에 따라 2종류 이상의 폭들을 가질 수 있다. 가령, 비트라인(300)은 비트라인 콘택 플러그(340c)를 포함하는 비트라인 콘택(DC) 영역에서 비트라인 도전 패턴(360)의 폭이 넓어질 수 있다. 따라서, 셀 드레인 영역(130b)과 직접 콘택을 형성하는 비트라인(300)은 셀 드레인 영역(130b)과 콘택을 형성하지 않는 비트라인(300)보다 넓은 폭을 가지는 탭(tab) 구조를 가질 수 있다. 전술한 바와 같이, 탭(tab) 구조의 비트라인(300)에서 비트라인 콘택 플러그(340c)가 더 형성될 수 있다.
또한, 비트라인 콘택 플러그(340c)는, 제2방향에서 제1층간 절연막(310) 혹은 제2층간 절연막(330)에 의하여 포위되고, 제1방향에서 비트라인 스페이서(380)에 의하여 포위되어 있다. 비트라인 스페이서(380) 사이의 폭(W1)이 제1 및 제2층간 절연막(310, 330) 사이의 폭(W2)보다 작을 수 있다. 즉, 비트라인 콘택 플러그(340c)는, 제2방향의 폭(W2)이 제1방향의 폭(W1)보다 길어질 수 있다. 따라서, 비트라인 콘택 플러그(340c)는 제1방향에서 활성 영역(130)과 접촉하는 면적이 넓어질 수 있다.
본 실시예의 반도체 소자(100)는, 기판(110) 상에 형성되는 제1층간 절연막(310), 제1층간 절연막(310)을 관통하여 셀 소스 영역(130a)과 전기적으로 연결되는 스토리지 콘택 패드(320c), 제1층간 절연막(310) 및 스토리지 콘택 패드(320c) 상에 형성되는 제2층간 절연막(330), 제2층간 절연막(330)을 관통하여 스토리지 콘택 패드(320c)와 전기적으로 연결되는 스토리지 콘택 플러그(390)를 포함할 수 있다. 제1층간 절연막(310)의 두께(T1)는, 스토리지 콘택 패드(320c)의 두께와 실질적으로 일치할 수 있다. 제1 및 제2층간 절연막 두께(T1+T2)의 합은, 비트라인 콘택 플러그(340c)의 두께와 실질적으로 일치할 수 있다. 제1층간 절연막(310)의 두께(T1)는 제2층간 절연막(330)의 두께(T2)와 같거나 작을 수 있다. 따라서, 스토리지 콘택 패드(320c)의 상부 표면 레벨(L1)은, 비트라인 콘택 플러그(340c)의 상부 표면 레벨(L2)의 절반이거나 그 이하가 될 수 있다. 스토리지 콘택 패드(320c)는, 스토리지 콘택 플러그(390)와 셀 소스 영역(130a)의 접촉 면적을 확장시키고, 접촉 저항을 저감시킬 수 있다. 따라서, 스토리지 콘택 패드(320c)는 적어도 셀 소스 영역(130a)의 상부 전체를 커버하고, 이웃하는 셀 소자 분리 영역(120)의 상부 일부를 커버할 수 있다. 다만, 인접한 스토리지 콘택 패드(320c) 사이의 거리는 60Å 이상일 수 있다. 스토리지 콘택 패드(320c) 및 스토리지 콘택 플러그(390)는, 도핑된 실리콘을 포함할 수 있다. 이웃하는 스토리지 콘택 플러그들(390)은, 제3층간 절연막(374)에 의하여 절연될 수 있다. 즉, 스토리지 콘택 플러그(390)는 제3층간 절연막(374)을 관통하여 비트라인(300) 사이에 형성될 수 있다.
비트라인(300)은, 비트라인 콘택 플러그(340c)가 하부에 포함되는 비트라인 콘택(DC) 영역, 및 비트라인 콘택 플러그(340c)가 하부에 포함되지 않는 비 콘택 영역에서 다른 구조를 가질 수 있다. 비트라인(380)은, 제1 및 제2층간 절연막(310, 330)에 의하여 기판(110)과 절연되는 제1비트라인 구조체(BL1), 및 비트라인 콘택 플러그(340c)를 통하여 기판(110)과 연결되는 제2비트라인 구조체(BL2)를 포함할 수 있다. 비트라인(300)은, 도 2의 (c)를 기준으로 볼 때, 제1 및 제2비트라인 구조체(BL1, BL2)가 구분될 수 있지만, 도 2의 (b)를 기준으로 볼 때, 구분되지 않을 수 있으며, 일체로 연결될 수 있다. 제1비트라인 구조체(BL1)는, 제1 및 제2층간 절연막(310, 330) 상에 형성되는 제1비트라인 도전 패턴(360x), 제1비트라인 도전 패턴(360x) 상에 형성되는 제1비트라인 하드 마스크 패턴(364x), 및 제1비트라인 도전 패턴(360x)의 양 측벽에 형성되는 제1비트라인 스페이서(380x)를 포함할 수 있다. 제2비트라인 구조체(BL2)는, 비트라인 콘택 플러그(340c) 상에 형성되고, 제1비트라인 도전 패턴(360x)과 실질적으로 평행한 제2비트라인 도전 패턴(360y), 제2비트라인 도전 패턴(360y) 상에 형성되는 제2비트라인 하드 마스크 패턴(364y), 및 제2비트라인 도전 패턴(360y)의 양 측벽에 형성되는 제2비트라인 스페이서(380y)를 포함할 수 있다.
제1 및 제2비트라인 스페이서(380x, 380y)는, 비트라인 콘택(DC) 영역과 그 외의 영역에서 그 레벨이 상이할 수 있다. 예를 들어, 상부 표면 레벨은 동일하지만, 하부 표면 레벨은 동일하지 않을 수 있다. 비트라인 콘택(DC) 영역에서 제2비트라인 스페이서(380y)의 하부 표면 레벨은 그 외의 영역에서 제1비트라인 스페이서(380x)의 하부 표면 레벨보다 낮을 수 있다. 비트라인 콘택(DC) 영역에서 제2비트라인 도전 패턴(360y)과 기판(110) 사이에 비트라인 콘택 플러그(340c)가 더 개재됨은 전술한 바와 같다. 이때, 제2비트라인 스페이서(380y)는, 비트라인 콘택(DC) 영역에서, 기판(110)의 수직 방향으로 연장되는 제1연장부(380a), 및 기판(110)의 수평 방향으로 연장되는 제2연장부(380b)를 더 포함할 수 있다. 제1연장부(380a)는, 제2비트라인 도전 패턴(360y)의 양 측벽 하부로부터 비트라인 콘택 플러그(340c)의 양 측벽을 경유하여 셀 드레인 영역(130b)까지 연장될 수 있다. 제2연장부(380b)는, 비트라인 콘택 플러그(340c)의 하부 가장자리로부터 이웃하는 스토리지 콘택 플러그(390) 혹은 스토리지 콘택 패드(320c)까지 연장될 수 있다. 제2비트라인 스페이서(380y)는, 제2연장부(380b)에 의하여 스토리지 콘택 패드(320c)와 접촉될 수 있는데, 제2연장부(380b)는 비트라인 도전 패턴(360)의 양 측벽으로부터 수평적으로 확장됨으로써, 반원 형태 혹은 반타원 형태일 수 있다. 또한, 제2연장부(380b)의 상부 표면 레벨은, 스토리지 콘택 패드(320c)의 상부 표면 레벨과 실질적으로 동일할 수 있다.
따라서, 비트라인 콘택(DC) 영역에서 제2비트라인 스페이서(380y)는 비트라인 콘택 플러그(340c)의 양 측벽을 커버함으로써 비트라인 콘택 플러그(340c)와 스토리지 콘택 플러그(390) 사이의 쇼트 마진(short margin)을 개선할 수 있다. 또한, 비트라인 콘택 플러그(340c)의 하부 가장자리부분에서 반경 방향으로 확장됨으로써 비트라인 콘택 플러그(340c)와 스토리지 콘택 패드(320c) 사이의 쇼트 패일(short fail)을 방지하는 절연 기능을 수행할 수 있다. 그러나, 비트라인 콘택(DC) 영역 이외의 영역에서 제2비트라인 도전 패턴(360y)과 기판(110) 사이에 제1및 제2층간 절연층(310, 330)이 더 개재됨으로써, 제1비트라인 스페이서(380y)의 하부 표면 레벨은 제2층간 절연막(330)의 상부 표면 레벨까지 연장될 수 있다.
주변 게이트(400)는, 주변 게이트 절연막(410), 주변 게이트 제1도전 패턴(422), 주변 게이트 제2도전 패턴(460), 주변 게이트 하드 마스크 패턴(464), 및 주변 게이트 스페이서(480)를 포함할 수 있다. 주변 게이트 절연막(410)은 실리콘 산화물을 포함할 수 있다. 주변 게이트 절연막(410)은 제1 및 제2층간 절연막(310, 330)과 동일한 물질을 포함할 수 있다. 그러나, 제1 및 제2층간 절연막(310, 330)의 두께보다 작을 수 있다. 또한, 주변 게이트 제2도전 패턴(460) 및 주변 게이트 하드 마스크 패턴(464)은, 비트라인 도전 패턴(360) 및 비트라인 하드 마스크 패턴(364)과 동일 혹은 유사한 레벨에서 동일한 물질 및/또는 두께로 형성될 수 있다.
비트라인 도전 패턴(360)이 비트라인 전극 패턴(360d) 외에 비트라인 하부 금속 실리사이드 패턴(360a), 비트라인 배리어 패턴(360b) 및 비트라인 상부 금속 실리사이드 패턴(360c)을 더 포함하는 경우에, 주변 게이트 제2도전 패턴(460)은 주변 게이트 전극 패턴(460d) 외에 주변 게이트 하부 금속 실리사이드 패턴(460a), 주변 게이트 배리어 패턴(460b) 및 비트라인 상부 금속 실리사이드 패턴(460c)을 더 포함할 수 있다. 이때, 주변 게이트 하부 금속 실리사이드 패턴(460a), 주변 게이트 배리어 패턴(460b), 주변 게이트 상부 금속 실리사이드 패턴(460c) 및 주변 게이트 전극 패턴(460d)은, 비트라인 하부 금속 실리사이드 패턴(360a), 비트라인 배리어 패턴(360b), 비트라인 상부 금속 실리사이드 패턴(360c) 및 비트라인 전극 패턴(360d)과 동일 혹은 유사한 레벨에서 동일한 물질 및/두께로 형성될 수 있다.
주변 게이트(400)는, CMOS 트랜지스터 중 하나일 수 있다. 따라서, 주변 활성 영역(132)은, 기판(110)의 일부로서 여러 타입의 불순물 영역(134)을 포함할 수 있다. 주변 게이트(400)가 PMOS 트랜지스터인 경우, 불순물 영역(134)은 P 타입일 수 있다. NMOS 트랜지스터인 경우, 불순물 영역(134)은 N 타입일 수 있다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법을 첨부 도면을 참조하여 상세하게 설명하기로 한다.
도 3a 내지 3q는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C'의 단면을 나타내고 있다.
먼저, 도 1a, 및 도 3a를 참고하면, 셀 영역(CA)의 기판(110) 내에 배리드 트랜지스터 형성 공정이 수행될 수 있다. 이에 앞서, 셀 영역(CA)을 포함하는 기판(110) 전체에서 소자 분리 공정이 수행될 수 있다. 기판(110) 내에 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 형성 공정을 이용하여 트렌치를 형성하고, 트렌치 내에 절연 물질을 충진함으로써, 셀 활성 영역(130)을 한정하는 셀 소자 분리 영역(120)이 셀 영역(CA)에 형성될 수 있다. 기판(110)은, 단결정 실리콘 혹은 실리콘 게르마늄 등으로 형성될 수 있다. 상기 절연 물질은, 절연 기능을 가지는 TOSZ, BPSG, USG 혹은 HDP 산화물을 포함할 수 있다. 셀 활성 영역(130)은, 폭보다 길이가 긴 바(bar) 형태로서 고립된 아일랜드 형상일 수 있다.
이어서, 셀 영역(CA)의 기판(110)에서 매립 게이트 형성 공정이 수행될 수 있다. 먼저, 리세스 공정을 통하여 셀 영역(CA)에 매립 게이트 형성용 트렌치(도면부호 없음)가 형성될 수 있다. 리세스 공정에 의하여, 셀 활성 영역(130)과 셀 소자 분리 영역(120)의 일부가 제거될 수 있다. 이때, 셀 활성 영역(130)이 셀 소자 분리 영역(120)보다 더 제거될 수 있고, 셀 소자 분리 영역(120)의 상면 레벨(H2)이 셀 활성 영역(130)의 상면 레벨(H1)보다 낮게 형성됨으로써, 셀 활성 영역(130)이 돌출된 핀 구조로 형성될 수 있다.
상기 매립 게이트 형성용 트렌치에 CVD 혹은 열산화 공정에 의하여 셀 게이트 절연막(212)이 형성될 수 있다. 셀 게이트 절연막(212) 상에는 PVD 혹은 스퍼터링 공정에 의하여 게이트 매립용 트렌치를 채우는 게이트 도전막(도시되지 않음)이 형성될 수 있다. 게이트 도전막의 일부를 CMP 및/혹은 에치백 공정으로 제거하여 셀 게이트 도전 패턴(222)이 형성될 수 있다. 셀 게이트 도전 패턴(222)의 상면 레벨은 기판(110)의 상면 레벨보다 낮을 수 있다. 노출된 셀 게이트 도전 패턴(222) 상에 셀 게이트 도전 패턴(222)을 보호하는 셀 게이트 캡핑막(도시되지 않음)이 도포될 수 있다. 다시, 기판(110)의 상면이 노출될 때까지 셀 게이트 캡핑막의 일부를 CMP 및/혹은 에치백 공정으로 제거하여 셀 게이트 캡핑 패턴(232)이 형성될 수 있다. 셀 게이트 절연막(212)은, 실리콘 산화막으로 형성될 수 있다. 셀 게이트 도전 패턴(222)은, 도핑된 폴리실리콘막 혹은 금속막이나 금속 화합물막으로 형성될 수 있다. 셀 게이트 캡핑 패턴(232)은, 실리콘 산화물을 포함할 수 있다. 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222) 및 셀 게이트 캡핑 패턴(232)을 포함하는 셀 게이트(200)는 워드라인(WL)으로 사용될 수 있다.
이온 주입 공정을 통하여 셀 소스 영역(130a) 및 셀 드레인 영역(130b)을 형성함으로써, 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222), 셀 게이트 캡핑 패턴(232), 및 셀 소스/드레인 영역(130a, 130b)을 포함하는 배리드 트랜지스터가 완성될 수 있다. 이때, 셀 영역(CA)에서 셀 게이트(200)와 소자 분리 영역(220)을 이온 주입 마스크로 이용하여 이온 주입 공정이 수행될 수 있다. 혹은 셀 게이트(200) 형성 이전에 이온 주입 공정이 수행될 수 있다.
도 3b를 참조하면, 셀 영역(CA)에서 기판(110)의 상면에 제1층간 절연막(310)이 형성될 수 있다. 가령, 기판(110)의 전체 면에 절연 물질이 증착됨으로써, 제1두께(T1)의 제1층간 절연막(310)이 형성될 수 있다. 제1두께(T1)는 200Å ~ 400Å 정도 일 수 있다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다. 가령, 상기 절연 물질은 TEOS, HDP나 BPSG 등이 있을 수 있다.
계속해서, 제1포토 리소그라피 공정을 통하여 제1포토 레지스트 패턴(312)이 형성될 수 있다. 제1층간 절연막(310) 상에 제1포토 레지스트막(도시되지 않음)이 도포되고, 제1포토 리소그라피 공정을 통하여 상기 제1포토 레지스트막의 일부가 선택적으로 제거될 수 있다. 제1포토 레지스트 패턴(312)은, 셀 소스 영역(130a)과 대응되는 제1층간 절연막(310)을 오픈하기 위한 것이다.
도 3c를 참고하면, 제1층간 절연막(310)의 일부가 선택적으로 제거됨으로써, 셀 소스 영역(130a)이 노출될 수 있다. 제1포토 레지스트 패턴(312)을 식각 마스크로 이용하여 제1층간 절연막(310)이 식각되고, 셀 소스 영역(130a)의 일부를 노출시키는 제1홀(320a)이 형성될 수 있다. 이후, 제1포토 레지스트 패턴(312)이 제거될 수 있다.
도 3d를 참고하면, 셀 소스 영역(130a)과 직접 접촉하는 예비 스토리지 콘택 패드(320b)가 형성될 수 있다. 가령, 제1홀(320a)이 매립되도록 제1층간 절연막(310)의 전체 면에 도전 물질이 증착되고, 제1층간 절연막(310)의 상면이 노출될 때까지 CMP 공정 등을 통하여 상기 도전 물질이 평탄화될 수 있다. 상기 도전 물질은, 고농도의 불순물로 도핑된 폴리실리콘 물질 혹은 금속 물질을 포함할 수 있다.
이때, 예비 스토리지 콘택 패드(320b)의 두께는 제1층간 절연막(310)의 제1두께(T1)와 일치 또는 유사할 수 있다. 따라서, 상기 두께는, 200Å ~ 400Å 범위에서 형성될 수 있다. 기판(110)에 가까워질수록 식각 슬로프에 의하여 접촉 면적이 작아질 수 있고, 셀 소자 분리 영역(120)보다 셀 활성 영역(130) 식각 공격으로부터 취약하기 때문에 식각 공정 후 셀 활성 영역(130)의 상면 레벨이 셀 소자 분리 영역(120)의 상면 레벨보다 더 낮아질 수 있다.
도 3e를 참조하면, 제1층간 절연막(310) 상에 제2층간 절연막(330)이 형성될 수 있다. 예비 스토리지 콘택 패드(320b)를 포함하는 제1층간 절연막(310) 상에 절연 물질이 다시 증착되고, 평탄화 공정을 통하여 증착된 절연 물질의 일부가 제거됨으로써, 제2두께(T2)의 제2층간 절연막(330)이 형성될 수 있다. 제2층간 절연막(330)의 두께(T2)는 제1층간 절연막(310)의 두께(T1)와 실질적으로 동일하거나 이보다 클 수 있다. 따라서, 제2두께(T2)는 200Å ~ 400Å 정도일 수 있다. 이때, 증착된 절연 물질은 제1층간 절연막(310)과 동일한 실리콘 산화물을 포함할 수 있다. 따라서, 제1 및 제2층간 절연막(310, 330) 사이의 경계선은 사라질 수 있다. 도면에서는 제1 및 제2층간 절연막(310, 330) 사이의 경계선을 가상적인 점선으로 표시하였다.
도 3f를 참조하면, 제2포토 리소그라피 공정을 통하여 제2포토 레지스트 패턴(332)이 형성될 수 있다. 가령, 제2층간 절연막(330) 상에 제2포토 레지스트막(도시되지 않음)이 도포되고, 제2포토 리소그라피 공정을 통하여 제2포토 레지스트막의 일부가 선택적으로 제거될 수 있다. 제2포토 레지스트 패턴(332)은, 셀 드레인 영역(130b)과 대응되는 제1 및 제2층간 절연막(310, 330)을 오픈하기 위한 것이다.
도 3g를 참조하면, 제2포토 레지스트 패턴(332)을 식각 마스크로 이용하여 제1 및 제2층간 절연막(310, 330)이 식각되고, 셀 드레인 영역(130b)의 일부를 노출시키는 제2홀(340a)이 형성될 수 있다. 이로써, 셀 드레인 영역(130b)의 일부가 노출되는 제2층간 절연막(330)이 형성될 수 있다. 여기서, 제2홀(340a)은 그릇(bowl) 형상의 홀을 포함할 수 있다.
도 3h를 참고하면, 셀 드레인 영역(130b)과 직접 접촉되는 예비 비트라인 콘택 플러그(340b)가 형성될 수 있다. 가령, 제2홀(340a)이 매립되도록 제2층간 절연막(330)의 전체 면에 도전 물질이 형성되고, 제2층간 절연막(330)의 상면이 노출될 때까지 도전 물질이 평탄화될 수 있다. 상기 도전 물질은 고농도의 불순물로 도핑된 폴리실리콘 물질 혹은 금속 물질을 포함할 수 있다.
예비 스토리지 콘택 패드(320b)와 예비 비트라인 콘택 플러그(340b)는 직접 접촉되어, 상호 결합(merge)될 수 있다. 이때, 예비 비트라인 콘택 플러그(340b)의 두께는 제1층간 절연막(310)의 제1두께(T1)와 제2층간 절연막(330)의 제2두께(T2)의 합과 일치할 수 있다. 따라서, 상기 두께는, 400Å ~ 800Å 범위에서 형성될 수 있다. 예비 스토리지 콘택 패드(320b)의 두께는 예비 비트라인 콘택 플러그(340b)의 두께의 1/2 이하가 될 수 있다. 예비 비트라인 콘택 플러그(340b)는 제1방향 및 제2방향에서 반경이 확장되는 원형이거나 타원형이기 때문에, 예비 비트라인 콘택 플러그(340b)는 그릇 형상일 수 있다. 예비 비트라인 콘택 플러그(340b)는, 400Å ~ 500Å의 폭을 가질 수 있다.
도 3i를 참조하면, 증착 공정을 통하여 제2층간 절연막(330) 전체 면에 하부 금속 실리사이드막(350a), 배리어막(350b), 상부 금속 실리사이드막(350c), 전극막(350d) 및 하드 마스크막(358)이 형성될 수 있다. 하부 금속 실리사이드막(350a) 및 상부 금속 실리사이드막(350c)은 금속 실리사이드화 된 물질을 포함할 수 있다. 배리어막(350b)은, 티타늄 질화물(TiN)을 포함할 수 있다. 전극막(350d)은, 금속 혹은 금속 질화물을 포함할 수 있다.
도 3j를 참조하면, 제3포토 리소그라피 공정을 통하여 하드 마스크막(358) 상에 제3포토 레지스트 패턴(352)이 형성될 수 있다. 가령, 하드 마스크막(358) 상에 제3포토 레지스트막(도시되지 않음)이 도포되고, 제3포토 리소그라피 공정을 통하여 제3포토 레지스트막의 일부가 선택적으로 제거될 수 있다.
도 3k를 참조하면, 셀 영역(CA)에 비트 라인 하드 마스크 패턴(364)이 형성될 수 있다. 비트라인 하드 마스크 패턴(364)은, 제3포토 레지스트 패턴(362)을 식각 마스크로 이용하여 하드 마스크막(358)의 일부를 제거함으로써, 형성될 수 있다.
도 3l를 참조하면, 비트 라인 하드 마스크 패턴(364)을 식각 마스크로 사용하여 전극막(350d), 상부 금속 실리사이드막(350c), 배리어막(350b), 하부 금속 실리사이드막(350a)이 선택적으로 제거될 수 있다. 패턴닝 공정을 통하여 셀 영역(CA)에서 비트라인 하부 금속 실리사이드 패턴(360a), 비트라인 배리어 패턴(360b), 비트라인 상부 금속 실리사이드 패턴(360c), 비트라인 전극 패턴(360d) 및 비트라인 하드 마스크 패턴(364)이 차례로 형성될 수 있다. 이때, 제2층간 절연막(330)이 식각 스토퍼로 작용함으로써, 노출된 예비 비트라인 콘택 플러그(340b)의 일부가 제거될 수 있다. 이로써, 예비 스토리지 콘택 패드(320b)와 예비 비트라인 콘택 플러그(340b)가 분리되고, 예비 비트라인 콘택 플러그(340b)는 비트라인 콘택 플러그(340c)가 되고, 예비 스토리지 콘택 패드(320b)는 스토리지 콘택 패드(320c)가 될 수 있다. 가령, 그릇 형상의 예비 비트라인 콘택 플러그(340b)는 장방형의 비트라인 콘택 플러그(340c)로 변화될 수 있다.
도 3m를 참조하면, 기판(110) 상에 스페이서 절연막(370)이 형성될 수 있다. 스페이서 절연막(370)은 CVD 공정에 의하여 형성되는 질화막을 포함할 수 있다. 가령, 스페이서 절연막(370)은, 실리콘 질화막(SiN) 혹은 실리콘 산질화막(SiON)일 수 있다.
도 3n를 참조하면, 비트라인 하드 마스크 패턴(364), 비트라인 도전 패턴(360) 및 예비 비트라인 콘택 플러그(340b)의 양 측벽에 비트라인 스페이서(380)가 형성가 형성될 수 있다. 스페이서 절연막(370)이 이방성 식각됨으로써, 셀 영역(CA)에 비트라인 스페이서(380)가 형성될 수 있다. 이때, 비트라인 콘택(DC) 영역에서 비트라인 스페이서(380)는, 기판(110)의 수직 방향으로 연장되어 셀 드레인 영역(130b)과 접촉하고, 기판(110)의 수평 방향으로 연장되어, 스토리지 콘택 패드(320c)와 접촉할 수 있다. 반면, 그 외의 영역에서 비트라인 스페이서(380)는, 제2층간 절연막(330) 상부와 접촉할 수 있다.
도 3o를 참조하면, 비트라인(300)을 덮는 제3층간 절연막(374)이 형성될 수 있다. 기판(110) 전체 면에 실리콘 산화막이 증착되고, 평탄화 공정을 통하여 소정 높이의 제3층간 절연막(374)이 형성될 수 있다.
도 3p를 참조하면, 제3층간 절연막(374)의 일부가 제거됨으로써, 스토리지 콘택(BC)을 형성하기 위한 스토리지 콘택 홀(376)이 형성될 수 있다. 이때, 비트라인 스페이서(380)는 스토리지 콘택 홀(376)이 자기 정렬되도록 하는 자기 정렬 마스크로서 기능할 수 있다.
도 3q를 참조하면, 스토리지 콘택 홀(376)에 도전 물질을 충진하고, 평탄화 공정을 수행함으로써, 스토리지 콘택 플러그(390)가 형성되고, 스토리지 콘택(BC) 영역이 형성될 수 있다.
도 2를 참조하면, 셀 영역(CA)의 스토리지 콘택 플러그(390) 상에 실린더 타입의 스토리지 전극(500)이 형성될 수 있다.
도 4a 내지 4q는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C' 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
먼저, 도 1a, 도 1b, 및 도 4a를 참고하면, 셀 영역(CA)의 기판(110) 내에 배리드 트랜지스터 형성 공정이 수행될 수 있다. 기판(110) 내에 STI 형성 공정을 통하여 셀 활성 영역(130)을 한정하는 셀 소자 분리 영역(120)과 주변 활성 영역(132)을 한정하는 주변 소자 분리 영역(122)이 셀 영역(CA)과 주변 영역(PA)에 각각 형성될 수 있다. 셀 영역(CA)의 기판(110)에 리세스 공정과 매립 게이트 공정을 통하여 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222), 및 셀 게이트 캡핑 패턴(232)이 형성될 수 있다. 이온 주입 공정을 통하여 셀 소스 영역(130a) 및 셀 드레인 영역(130b)이 형성될 수 있다.
한편, 주변 영역(PA)에 주변 게이트 절연막(410), 및 주변 게이트 제1도전막(420)이 형성될 수 있다. 주변 게이트 제1도전막(420)은 도핑된 실리콘을 포함할 수 있다. 상기 실리콘은 후속 공정에서 예비 스토리지 콘택 패드(320b) 혹은 예비 비트라인 콘택 플러그(340b)와 비교하면, 카본을 더 포함할 수 있다. 이때, 주변 영역(PA)을 덮고, 셀 영역(CA)을 노출시키는 셀 영역(CA) 오픈 마스크(430)가 주변 영역(PA)에 형성될 수 있다.
도 4b를 참조하면, 셀 영역(CA)과 주변 영역(PA) 공통으로 제1층간 절연막(310)이 기판(110)의 상면에 형성될 수 있다. 가령, 기판(110)의 전체 면에 절연 물질이 증착됨으로써, 제1두께(T1)의 제1층간 절연막(310)이 형성될 수 있다. 계속해서, 셀 소스 영역(130a)과 대응되는 제1층간 절연막(310)을 오픈하기 위하여, 제1포토 리소그라피 공정을 통하여 제1포토 레지스트 패턴(312)이 형성될 수 있다.
도 4c를 참고하면, 제1층간 절연막(310)의 일부가 선택적으로 제거됨으로써, 제1홀(320a)이 형성될 수 있다. 이로써, 셀 소스 영역(130a)이 노출될 수 있다. 이후, 제1포토 레지스트 패턴(312)이 제거될 수 있다.
도 4d를 참고하면, 셀 소스 영역(130a)과 직접 접촉하는 예비 스토리지 콘택 패드(320b)가 형성될 수 있다. 가령, 제1홀(320a)이 매립되도록 제1층간 절연막(310)의 전체 면에 고농도의 불순물로 도핑된 폴리실리콘 물질의 도전 물질이 증착되고, 제1층간 절연막(310)의 상면이 노출될 때까지 CMP 공정을 통하여 상기 도전 물질이 평탄화될 수 있다.
도 4e를 참조하면, 예비 스토리지 콘택 패드(320b)를 포함하는 제1층간 절연막(310) 상에 실리콘 산화물의 절연 물질이 다시 증착되고, 평탄화 공정을 통하여 증착된 절연 물질의 일부가 제거됨으로써, 제2두께(T2)의 제2층간 절연막(330)이 형성될 수 있다.
도 4f를 참조하면, 제2포토 리소그라피 공정을 통하여 제2포토 레지스트 패턴(332)이 형성될 수 있다. 제2포토 레지스트 패턴(332)은, 셀 드레인 영역(130b)과 대응되는 제1 및 제2층간 절연막(310, 330)을 오픈하기 위한 것이다.
도 4g를 참조하면, 제2포토 레지스트 패턴(332)을 식각 마스크로 이용하여 제1 및 제2층간 절연막(310, 330)이 식각되고, 셀 드레인 영역(130b)의 일부를 노출시키는 제2홀(340a)이 형성될 수 있다. 이로써, 셀 드레인 영역(130b)의 일부가 노출되는 제2층간 절연막(330)이 형성될 수 있다.
도 4h를 참고하면, 셀 드레인 영역(130b)과 직접 접촉되는 예비 비트라인 콘택 플러그(340b)가 형성될 수 있다. 가령, 제2홀(340a)이 매립되도록 제2층간 절연막(330)의 전체 면에 도전 물질이 형성되고, 제2층간 절연막(330)의 상면이 노출될 때까지 도전 물질이 평탄화될 수 있다. 상기 도전 물질은 고농도의 불순물로 도핑된 폴리실리콘 물질 혹은 금속 물질을 포함할 수 있다.
이때, 주변 영역(PA)에서 셀 영역 오픈 마스크(430), 제1층간 절연막(310), 및 제2층간 절연막(330)은 제거될 수 있다.
도 4i를 참조하면, 셀 영역(CA)과 주변 영역(PA) 공통으로 증착 공정을 통하여 제2층간 절연막(330) 전체 면에 하부 금속 실리사이드막(350a), 배리어막(350b), 상부 금속 실리사이드막(350c), 전극막(350d) 및 하드 마스크막(358)이 형성될 수 있다.
도 4j를 참조하면, 제3포토 리소그라피 공정을 통하여 하드 마스크막(358) 상에 제3포토 레지스트 패턴(352)이 형성될 수 있다.
도 4k를 참조하면, 셀 영역(CA)에 비트 라인 하드 마스크 패턴(364)이 형성되고, 주변 영역(PA)에 주변 게이트 하드 마스크 패턴(464)이 형성될 수 있다.
도 4l를 참조하면, 비트 라인 하드 마스크 패턴(364) 및 주변 게이트 하드 마스크 패턴(464)을 식각 마스크로 사용하여 전극막(350d), 상부 금속 실리사이드막(350c), 배리어막(350b), 하부 금속 실리사이드막(350a)을 선택적으로 제거함으로써, 셀 영역(CA)에서 비트라인 하부 금속 실리사이드 패턴(360a), 비트라인 배리어 패턴(360b), 비트라인 상부 금속 실리사이드 패턴(360c), 비트라인 전극 패턴(360d) 및 비트라인 하드 마스크 패턴(364)이 차례로 형성되고, 주변 영역(PA)에서 주변 게이트 하드 마스크 패턴(464)을 식각 마스크로 하는 상기 패턴닝 공정을 통하여 주변 게이트 절연막(410), 주변 게이트 제1도전 패턴(422), 주변 게이트 하부 금속 실리사이드 패턴(460a), 주변 게이트 배리어 패턴(460b), 주변 게이트 상부 금속 실리사이드 패턴(460c), 주변 게이트 전극 패턴(460d)이 차례로 형성될 수 있다. 이때, 예비 스토리지 콘택 패드(320b)와 예비 비트라인 콘택 플러그(340b)가 분리되고, 예비 비트라인 콘택 플러그(340b)는 비트라인 콘택 플러그(340c)가 되고, 예비 스토리지 콘택 패드(320b)는 스토리지 콘택 패드(320c)가 될 수 있다.
도 4m를 참조하면, 셀 영역(CA)과 주변 영역(PA) 공통으로 기판(110) 상에 스페이서 절연막(370)이 형성될 수 있다.
도 4n를 참조하면, 비트라인 하드 마스크 패턴(364), 비트라인 도전 패턴(360) 및 예비 비트라인 콘택 플러그(340b)의 양 측벽에 비트라인 스페이서(380)가 형성되고, 주변 게이트 하드 마스크 패턴(464), 주변 게이트 제2도전 패턴(460), 및 주변 게이트 제2도전 패턴(460)의 양 측벽에 주변 게이트 스페이서(480)가 형성될 수 있다. 또한, 주변 영역(PA)에 주변 게이트 스페이서(480)를 이온 주입 마스크로 이용하여 이온 주입함으로써, 주변 활성 영역(132)에 불순물 영역(134)이 형성될 수 있다.
도 4o를 참조하면, 비트라인(300) 및 주변 게이트(400)를 덮는 제3층간 절연막(374)이 형성될 수 있다.
도 4p를 참조하면, 제3층간 절연막(374)의 일부가 제거됨으로써, 스토리지 콘택(BC)을 형성하기 위한 스토리지 콘택 홀(376)이 형성될 수 있다.
도 4q를 참조하면, 스토리지 콘택 홀(376)에 도전 물질을 충진하고, 평탄화 공정을 수행함으로써, 스토리지 콘택 플러그(390)가 형성되고, 스토리지 콘택(BC) 영역이 형성될 수 있다.
도 5a 내지 5q는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1a의 절단선 A-A', 절단선 B-B', 및 절단선 C-C' 그리고 도 1b의 절단선 P-P'의 단면을 나타내고 있다.
먼저, 도 1a, 도 1b, 및 도 5a를 참고하면, 셀 영역(CA)의 기판(110) 내에 배리드 트랜지스터 형성 공정이 수행될 수 있다. 기판(110) 내에 STI 형성 공정을 통하여 셀 활성 영역(130)을 한정하는 셀 소자 분리 영역(120)과 주변 활성 영역(132)을 한정하는 주변 소자 분리 영역(122)이 셀 영역(CA)과 주변 영역(PA)에 각각 형성될 수 있다. 셀 영역(CA)의 기판(110)에 리세스 공정과 매립 게이트 공정을 통하여 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222), 및 셀 게이트 캡핑 패턴(232)이 형성될 수 있다. 이온 주입 공정을 통하여 셀 소스 영역(130a) 및 셀 드레인 영역(130b)이 형성될 수 있다.
도 5b를 참조하면, 셀 영역(CA)과 주변 영역(PA) 공통으로 제1층간 절연막(310)이 기판(110)의 상면에 형성될 수 있다. 가령, 기판(110)의 전체 면에 절연 물질이 증착됨으로써, 제1두께(T1)의 제1층간 절연막(310)이 형성될 수 있다. 계속해서, 셀 소스 영역(130a)과 대응되는 제1층간 절연막(310)을 오픈하기 위하여, 제1포토 리소그라피 공정을 통하여 제1포토 레지스트 패턴(312)이 형성될 수 있다.
도 5c를 참고하면, 제1층간 절연막(310)의 일부가 선택적으로 제거됨으로써, 제1홀(320a)이 형성될 수 있다. 이로써, 셀 소스 영역(130a)이 노출될 수 있다. 이후, 제1포토 레지스트 패턴(312)이 제거될 수 있다.
도 5d를 참고하면, 셀 소스 영역(130a)과 직접 접촉하는 예비 스토리지 콘택 패드(320b)가 형성될 수 있다. 가령, 제1홀(320a)이 매립되도록 제1층간 절연막(310)의 전체 면에 고농도의 불순물로 도핑된 폴리실리콘 물질의 도전 물질이 증착되고, 제1층간 절연막(310)의 상면이 노출될 때까지 CMP 공정을 통하여 상기 도전 물질이 평탄화될 수 있다.
도 5e를 참조하면, 예비 스토리지 콘택 패드(320b)를 포함하는 제1층간 절연막(310) 상에 실리콘 산화물의 절연 물질이 다시 증착되고, 평탄화 공정을 통하여 증착된 절연 물질의 일부가 제거됨으로써, 제2두께(T2)의 제2층간 절연막(330)이 형성될 수 있다.
도 5f를 참조하면, 제2포토 리소그라피 공정을 통하여 제2포토 레지스트 패턴(332)이 형성될 수 있다. 제2포토 레지스트 패턴(332)은, 셀 드레인 영역(130b)과 대응되는 제1 및 제2층간 절연막(310, 330)을 오픈하기 위한 것이다.
도 5g를 참조하면, 제2포토 레지스트 패턴(332)을 식각 마스크로 이용하여 제1 및 제2층간 절연막(310, 330)이 식각되고, 셀 드레인 영역(130b)의 일부를 노출시키는 제2홀(340a)이 형성될 수 있다. 이로써, 셀 드레인 영역(130b)의 일부가 노출되는 제2층간 절연막(330)이 형성될 수 있다.
한편, 주변 영역(PA)에 주변 게이트 절연막(410)이 형성될 수 있다. 주변 게이트 절연막(410)은 제1 및 제2층간 절연막(310, 330)의 일부를 제거하여 50Å ~ 150Å의 두께로 형성될 수 있다. 혹은 게이트 절연막(410)은 별도의 열산화(thermal oxidation) 공정을 통하여 형성될 수 있다.
도 5h를 참고하면, 셀 드레인 영역(130b)과 직접 접촉되는 예비 비트라인 콘택 플러그(340b)가 형성될 수 있다. 가령, 제2홀(340a)이 매립되도록 제2층간 절연막(330)의 전체 면에 도전 물질이 형성되고, 제2층간 절연막(330)의 상면이 노출될 때까지 도전 물질이 평탄화될 수 있다. 상기 도전 물질은 고농도의 불순물로 도핑된 폴리실리콘 물질 혹은 금속 물질을 포함할 수 있다. 이로써, 예비 스토리지 콘택 패드(320b)와 예비 비트라인 콘택 플러그(340b)가 직접 접촉될 수 있다.
한편, 주변 영역(PA)에 주변 게이트 제1도전막(420)이 형성될 수 있다. 주변 게이트 제1도전막(420)은 예비 비트라인 콘택 패드(340b)과 동일한 공정에 의하여 동일한 물질로 형성될 수 있다. 주변 게이트 제1도전막(420)은 도핑된 실리콘으로 형성될 수 있다. 다만, 상기 실리콘은 예비 비트라인 콘택 플러그(340b)와 비교하면, 고농도 불순물로 도핑되거나 혹은 카본을 더 포함할 수 있다. 이때, 주변 영역(PA)만을 오픈하는 오픈 마스크(도시되지 않음)을 이용하여 불순물을 주입하거나 카본을 주입할 수 있다.
계속해서, 증착 공정을 통하여 제2층간 절연막(330) 전체 면에 하부 금속 실리사이드막(350a), 배리어막(350b), 상부 금속 실리사이드막(350c), 전극막(350d) 및 하드 마스크막(358)를 형성하는 공정을 포함하여 이후 공정은, 도 4i 내지 도 4g의 공정과 같을 수 있기 때문에 설명을 생략한다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지를 포함하는 반도체 모듈, 전자 시스템, 및 메모리 카드의 블록 다이어그램들이다.
도 6a를 참조하면, 상술한 반도체 소자(100)는 다양한 종류의 반도체 소자들을 포함하는 반도체 모듈(600)에 적용될 수 있다. 반도체 모듈(600)은, 모듈 기판(610), 모듈 기판(610) 상부에 실장되는 반도체 집적회로 칩들(620), 모듈 기판(610)의 일측에 나란히 형성되어 반도체 집적회로 칩들(620)과 전기적으로 연결되는 모듈 접촉 단자들(630)을 포함할 수 있다. 반도체 집적회로 칩들(620)은 본 발명 실시예의 반도체 소자 기술이 적용된 것일 수 있다. 반도체 모듈(600)은 모듈 접촉 단자들(630)를 통해 외부 전자 장치와 연결될 수 있다.
도 6b를 참조하면, 상술한 반도체 소자(100)는, 전자 시스템(700)에 적용될 수 있다. 전자 시스템(700)은, 제어기(710), 입출력 장치(720), 및 기억 장치(730)를 포함할 수 있다. 제어기(710), 입출력 장치(720), 및 기억 장치(730)는 데이터들이 이동하는 통로를 제공하는 버스(750)를 통하여 결합될 수 있다. 제어기(710)는, 하나 이상의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(710) 및 기억 장치(730)는, 본 발명 실시예에 따른 반도체 소자(100)를 하나 이상 포함할 수 있다. 입출력 장치(720)는, 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(730)는, 데이터 및/또는 제어기(710)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(730)는, 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다.
전자 시스템(700)은, 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(740)를 더 포함할 수 있다. 인터페이스(740)는 유무선 형태일 수 있다. 예컨대, 인터페이스(740)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(700)은, 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.
도 6c를 참조하면, 상술한 본 발명 실시예의 반도체 소자(100)는 메모리 카드(800)의 형태로 제공될 수 있다. 일례로, 메모리 카드(800)는 비휘발성 기억 장치(810) 및 메모리 제어기(820)를 포함할 수 있다. 비휘발성 기억 장치(810) 및 메모리 제어기(820)는, 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 장치(810)는, 본 발명에 따른 반도체 소자 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(820)는, 호스트(830)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 장치(810)를 제어할 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 소자 110: 기판
120: 셀 소자 분리 영역 122: 주변 소자 분리 영역
130: 셀 활성 영역 130a: 셀 소스 영역
130b: 셀 드레인 영역 132: 주변 활성 영역
134: 불순물 영역 200: 셀 게이트
212: 셀 게이트 절연막 222: 셀 게이트 도전 패턴
232: 셀 게이트 캡핑 패턴 300: 비트라인
310: 제1층간 절연막 312: 제1포토 레지스트 패턴
320a: 제1홀 320b: 예비 스토리지 콘택 패드
320c: 스토리지 콘택 패드 330: 제2층간 절연막
332: 제2포토 레지스트 패턴 340a: 제2홀
340b: 예비 비트라인 콘택 플러그
340c: 비트라인 콘택 플러그 350a: 하부 금속 실리사이드막
350b: 배리어막 350c: 상부 금속 실리사이드막
350d: 전극막 358: 하드 마스크막
360: 비트라인 도전 패턴
360a: 비트라인 하부 금속 실리사이드 패턴
360b: 비트라인 배리어 패턴
360c: 비트라인 상부 금속 실리사이드 패턴
360d: 비트라인 전극 패턴
360x: 제1비트라인 도전 패턴 360y: 제2비트라인 도전 패턴
362: 제3포토 레지스트 패턴 364: 비트라인 하드 마스크 패턴
364x: 제1비트라인 하드 마스크 패턴
364y: 제2비트라인 하드 마스크 패턴
370: 스페이서 절연막 374: 제3층간 절연막
376: 스토리지 콘택 홀 380: 비트라인 스페이서
380a: 제1연장부 380b: 제2연장부
380x: 제1비트라인 스페이서 380y: 제2비트라인 스페이서
390: 스토리지 콘택 플러그 400: 주변 게이트
410: 주변 게이트 절연막 420: 주변 게이트 제1도전막
430: 셀 영역 오픈 마스크 422: 주변 게이트 제1도전 패턴
460: 주변 게이트 제2도전 패턴
460a: 주변 게이트 하부 금속 실리사이드 패턴
460b: 주변 게이트 배리어 패턴
460c: 주변 게이트 상부 금속 실리사이드 패턴
460d: 주변 게이트 전극 패턴
464: 주변 게이트 하드 마스크 패턴 480: 주변 게이트 스페이서
500: 스토리지 전극

Claims (10)

  1. 소자 분리 영역들 및 상기 소자 분리 영역들에 의하여 정의되는 활성 영역들을 포함하는 기판;
    상기 기판 내에 위치하고, 상기 활성 영역들과 교차하여 상기 활성 영역들 내에 소스 영역들 및 드레인 영역들을 정의하는 게이트들;
    상기 소스 영역들 상의 스토리지 콘택 패드들;
    상기 기판 상의 층간 절연막;
    상기 층간 절연막을 관통하여, 상기 드레인 영역들과 접촉하는 비트라인 콘택 플러그들; 및
    상기 층간 절연막 상의 제1비트라인 구조체들 및 제2비트라인 구조체들을 포함하고,
    상기 제1비트라인 구조체들은, 제1비트라인 도전 패턴, 및 상기 제1비트라인 도전 패턴의 측벽을 커버하는 제1비트라인 스페이서를 포함하고; 및
    상기 제2비트라인 구조체들은, 상기 비트라인 콘택 플러그들과 접촉하고 상기 제1비트라인 도전 패턴과 평행한 제2비트라인 도전 패턴, 및 상기 제2비트라인 도전 패턴의 측벽, 및 상기 비트라인 콘택 플러그의 측벽을 커버하는 제2비트라인 스페이서를 포함하되,
    상기 제2비트라인 스페이서는:
    상기 기판의 수직 방향으로 연장되어, 상기 비트라인 콘택 플러그의 양 측벽을 커버하는 제1연장부; 및
    상기 기판의 수평 방향으로 연장되어, 상기 비트라인 콘택 플러그들의 하부 가장자리로부터 이웃하는 상기 스토리지 콘택 패드들까지 연장되는 제2연장부를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 스토리지 콘택 패드들 상의 스토리지 콘택 플러그들; 및
    상기 스토리지 콘택 플러그들 상의 스토리지 전극들; 을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 층간 절연막은:
    상기 기판 상의 제1 층간 절연막; 및
    상기 제1 층간 절연막 및 상기 스토리지 콘택 패드 상의 제2 층간 절연막을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1연장부는, 상기 비트라인 콘택 플러그의 양 측벽을 따라 상기 기판의 상면까지 연장되는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 층간 절연막의 폭은 상기 제2 층간 절연막의 폭보다 좁은 반도체 소자.
  6. 제 2 항에 있어서,
    상기 층간 절연막은,
    상기 기판의 표면으로부터 상기 스토리지 콘택 플러그의 상부 표면까지의 하부 두께; 및
    상기 스토리지 콘택 플러그의 상부 표면으로부터 상기 비트라인 콘택 플러그의 상부 표면까지의 상부 두께를 갖는 반도체 소자.
  7. 소자 분리 영역에 의하여 정의되는 제1활성 영역 및 제2활성 영역을 포함하는 기판;
    상기 기판 상에 형성된 제1층간 절연막;
    상기 제1층간 절연막을 관통하여, 상기 제1활성 영역과 전기적으로 연결되는 스토리지 콘택 패드;
    상기 제1층간 절연막 및 상기 스토리지 콘택 패드 상에 형성된 제2층간 절연막;
    상기 제1층간 절연막 및 제2층간 절연막을 관통하여, 상기 제2활성 영역과 전기적으로 연결되는 비트라인 콘택 플러그;
    상기 제2층간 절연막 상에 형성된 제1비트라인 전극, 및 상기 제1비트라인 전극과 평행하고 상기 비트라인 콘택 플러그 상에 형성된 제2비트라인 전극;
    상기 제1비트라인 전극의 측벽에 형성된 제1비트라인 스페이서 및 상기 제2비트라인 전극의 측벽에 형성된 제2비트라인 스페이서;
    상기 제1비트라인 스페이서와 상기 제2비트라인 스페이서 사이에 형성되고, 상기 스토리지 콘택 패드와 전기적으로 연결된 스토리지 콘택 플러그; 및
    상기 스토리지 콘택 플러그와 전기적으로 연결된 스토리지 전극; 을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제2비트라인 스페이서의 하부 표면 레벨은, 상기 제1비트라인 스페이서의 하부 표면 레벨보다 낮은 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제2비트라인 스페이서는, 상기 비트라인 콘택 플러그의 양 측벽으로 확장되는 제1연장부, 및 상기 비트라인 콘택 플러그의 하부 가장자리로부터 반경 방향으로 확장되는 제2연장부를 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제2연장부는, 반원 혹은 반타원 형태이고, 인접한 상기 스토리지 콘택 패드와 접촉되는 반도체 소자.
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