CN116133420A - 半导体存储器件 - Google Patents

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CN116133420A CN202211068060.8A CN202211068060A CN116133420A CN 116133420 A CN116133420 A CN 116133420A CN 202211068060 A CN202211068060 A CN 202211068060A CN 116133420 A CN116133420 A CN 116133420A
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Abstract

公开了一种半导体存储器件，该半导体存储器件包括：衬底，包括有源图案，该有源图案包括彼此间隔开的第一源/漏区和第二源/漏区；位线，电连接到第一源/漏区并跨过有源图案；存储节点接触部，电连接到第二源/漏区；间隔物结构，在位线和存储节点接触部之间；着接焊盘，电连接到存储节点接触部；绝缘图案，在间隔物结构上并与着接焊盘相邻；以及衬层，在绝缘图案和着接焊盘之间。该绝缘图案可以包括：上绝缘部分和下绝缘部分，下绝缘部分在上绝缘部分和间隔物结构之间。下绝缘部分的最大宽度可以大于上绝缘部分的最小宽度。

Description

半导体存储器件
相关申请的交叉引用
本专利申请要求于2021年11月12日在韩国知识产权局递交的韩国专利申请No.10-2021-0155887的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体存储器件。
背景技术
由于其小型、多功能和/或低成本特性，半导体器件被认为是电子工业中的重要元件。存储器件作为半导体器件的一个示例，其被配置为存储逻辑数据。随着电子工业的发展，对具有改进特性的半导体器件的需求不断增加。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求不断增加。为了满足这种需求，可以增加半导体器件的结构复杂性和/或集成密度。
发明内容
本发明构思的实施例提供了一种具有改进的电特性的半导体存储器件。
根据本发明构思的实施例，一种半导体存储器件可以包括：衬底，包括有源图案，该有源图案包括彼此间隔开的第一源/漏区和第二源/漏区；位线，电连接到第一源/漏区并跨过有源图案；存储节点接触部，电连接到第二源/漏区；间隔物结构，在位线和存储节点接触部之间；着接焊盘，电连接到存储节点接触部；绝缘图案，在间隔物结构上并与着接焊盘相邻；以及衬层，在绝缘图案和着接焊盘之间。该绝缘图案可以包括：上绝缘部分和下绝缘部分，下绝缘部分在上绝缘部分和间隔物结构之间。下绝缘部分的最大宽度可以大于上绝缘部分的最小宽度。
根据本发明构思的实施例，一种半导体存储器件可以包括：衬底，包括有源图案；位线，跨过有源图案；存储节点接触部，与位线相邻；间隔物结构，在位线和存储节点接触部之间；第一沟槽和第二沟槽，在间隔物结构上，第二沟槽在第一沟槽和间隔物结构之间；着接焊盘，电连接到存储节点接触部；绝缘图案，在第一沟槽和第二沟槽之间；衬层，包围绝缘图案。该衬层可以包括：上衬层和下衬层，上衬层在第一沟槽中，下衬层在第二沟槽中。上衬层的最大厚度可以大于下衬层的最大厚度。
根据本发明构思的实施例，一种半导体存储器件可以包括：衬底，包括有源图案，该有源图案包括第一源/漏区和一对第二源/漏区，其中，第二源/漏区彼此分离且第一源/漏区在第二源/漏区之间；器件隔离层，在衬底上的限定有源图案的沟槽中；字线，在第一方向上延伸跨过有源图案；栅极介电层，在字线和有源图案之间；字线封盖图案，在字线上；层间绝缘图案，在字线封盖图案上；位线，电连接到第一源/漏区，在层间绝缘图案上并在与第一方向交叉的第二方向上延伸，该位线包括：顺序堆叠的位线多晶硅图案、位线防扩散图案和位线金属图案；间隔物结构，在位线的侧表面上；存储节点接触部，耦接到第二源/漏区之一并通过间隔物结构与位线间隔开；着接焊盘，电连接到存储节点接触部；绝缘图案，在间隔物结构上并与着接焊盘相邻；衬层，在绝缘图案和着接焊盘之间；以及数据存储图案，在着接焊盘上。该绝缘图案可以包括：上绝缘部分和下绝缘部分，下绝缘部分在上绝缘部分和间隔物结构之间。下绝缘部分的最大宽度可以大于上绝缘部分的最小宽度。
附图说明
图1是示出了根据本发明构思的实施例的半导体存储器件的平面图。
图2是示出了沿图1的线A-A’、线B-B’和线C-C’截取的截面的截面图。
图3是示出了图2的部分“M”的放大截面图。
图4、图6、图8、图10、图12、图14、图16、图18和图20是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。
图5、图7、图9、图11、图13、图15、图17、图19和图21是示出了分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线A-A’、线B-B’和线C-C’截取的截面的截面图。
图22A至图22D是示出了根据本发明构思的实施例的形成绝缘图案和衬层的方法并示出了图21的部分“N”的放大截面图。
图23和图24是示出了根据本发明构思的实施例的半导体存储器件的一部分(例如，图2的“M”)的放大截面图。
图25是示出了根据本发明构思的实施例的半导体存储器件的平面图。
图26是示出了沿图25的线A-A’、线B-B’和线C-C’截取的截面的截面图。
图27是示出了图26的部分“M”的放大截面图。
图28和图29是示出了根据本发明构思的实施例的制造半导体存储器件的方法并示出了沿图25的线A-A’、线B-B’和线C-C’截取的截面的截面图。
具体实施方式
图1是示出了根据本发明构思的实施例的半导体存储器件的平面图。图2是示出了沿图1的线A-A’、线B-B’和线C-C’截取的截面的截面图。图3是示出了图2的部分“M”的放大截面图。
参考图1和图2，器件隔离层102可以设置在衬底100上以限定有源图案ACT。作为示例，衬底100可以是包括硅、锗或硅-锗的半导体衬底。器件隔离层102可以形成在衬底100的上部的沟槽TR中。器件隔离层102可以包括氧化硅层。
有源图案ACT可以通过图案化衬底100的上部来形成。当在平面图中观察时，有源图案ACT中的每一个可以是在第三方向D3上伸长的条形图案。换句话说，有源图案ACT中的每一个可以具有平行于第三方向D3的长轴。有源图案ACT可以被布置为平行于第三方向D3并彼此平行，并且有源图案ACT中的每一个可以设置为具有与另一个相邻的有源图案ACT的中心相邻的端部。
字线WL可以设置为跨过有源图案ACT。字线WL可以设置在凹槽GRV中，凹槽GRV形成在器件隔离层102和有源图案ACT中。字线WL可以沿与第一方向D1不平行的第三方向D3延伸。字线WL可以由各种导电材料中的至少一种形成或包括各种导电材料中的至少一种。栅极介电层107可以设置在字线WL和凹槽GRV之间。尽管未示出，但凹槽GRV的底表面可以位于器件隔离层102中的相对深的水平处，并且可以位于有源图案ACT中的相对浅的水平处。栅极介电层107可以由氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种。字线WL中的每一条可以具有不平坦的底表面。例如，字线WL的底表面在器件隔离层102上的第一部分可以低于字线WL的底表面在有源图案ACT上的第二部分。
第一源/漏区112a可以设置在有源图案ACT在一对字线WL之间的部分中，并且一对第二源/漏区112b可以设置在有源图案ACT的相对边缘区中。第一源/漏区112a和第二源/漏区112b可以掺杂有杂质(例如，n型杂质)。第一源/漏区112a可以与公共漏区相对应(例如，可以包括公共漏区)，并且第二源/漏区112b可以与源区相对应(例如，可以包括源区)。字线WL以及与其相邻的第一源/漏区112a和第二源/漏区112b可以构成晶体管。由于字线WL设置在凹槽GRV中，所以字线WL下方的沟道区在给定的平面区域内可以具有增加的沟道长度。因此，能够抑制短沟道效应。
字线WL的顶表面可以低于有源图案ACT的顶表面。字线封盖图案110可以设置在每条字线WL上。字线封盖图案110可以是在字线WL的长度方向上延伸的线形图案并且可以覆盖其下方的字线WL的整个顶表面。字线封盖图案110可以设置在(例如，填充)字线WL上的凹槽GRV中。字线封盖图案110可以由例如氮化硅形成或包括例如氮化硅。
层间绝缘图案5可以设置在衬底100上。层间绝缘图案5可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括氧化硅、氮化硅或氮氧化硅中的至少一种并且可以具有单层结构或多层结构。当在平面图中观察时，层间绝缘图案5可以是彼此间隔开的岛形图案。层间绝缘图案5可以设置为覆盖彼此相邻的一对有源图案ACT的端部。
可以设置凹陷区7，该凹陷区7可以通过使衬底100、器件隔离层102和字线封盖图案110的上部部分地凹陷来形成。凹陷区7可以设置为在平面图中具有网格形状。凹陷区7的侧表面可以与层间绝缘图案5的侧表面对齐。
位线BL可以设置在层间绝缘图案5上。位线BL可以设置为跨过字线封盖图案110和字线WL。位线BL可以平行于与第一方向D1和第三方向D3交叉的第二方向D2。位线BL可以包括顺序堆叠的位线多晶硅图案130、位线防扩散图案131和位线金属图案132。位线多晶硅图案130可以由掺杂的或未掺杂的多晶硅形成或包括掺杂的或未掺杂的多晶硅。位线防扩散图案131可以由各种金属氮化物材料中的至少一种形成或包括各种金属氮化物材料中的至少一种。位线金属图案132可以由各种金属材料(例如，钨、钛、钽等)中的至少一种形成或包括种金属材料(例如，钨、钛、钽等)中的至少一种。位线封盖图案137可以设置在位线BL中的每一条上。位线封盖图案137可以包括绝缘材料。例如，位线封盖图案137可以由氮化物(例如，氮化硅)和/或氮氧化物(例如，氮氧化硅)中的至少一种形成或包括氮化物(例如，氮化硅)和/或氮氧化物(例如，氮氧化硅)中的至少一种。
位线接触部DC可以设置在跨过位线BL的凹陷区7中。位线接触部DC可以由掺杂的或未掺杂的多晶硅形成或包括掺杂的或未掺杂的多晶硅。位线接触部DC的侧表面可以与层间绝缘图案5的侧表面接触。位线接触部DC的与层间绝缘图案5接触的侧表面可以是凹陷的(例如，参见图1)。位线接触部DC可以将第一源/漏区112a电连接到位线BL。
下间隙填充绝缘图案141可以设置在凹陷区7中未被位线接触部DC填充的部分中。下间隙填充绝缘图案141可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括其氧化硅、氮化硅或氮氧化硅中的至少一种，并且可以具有单层结构或多层结构。
存储节点接触部BC可以设置在相邻的一对位线BL之间。存储节点接触部BC可以彼此间隔开。存储节点接触部BC可以由掺杂的或未掺杂的多晶硅形成或包括掺杂的或未掺杂的多晶硅。存储节点接触部BC可以具有凹陷的顶表面。存储节点接触部BC可以具有弯曲的底表面。存储节点接触部BC可以电连接到第二源/漏区112b。
绝缘围栏40可以设置在位线BL之间和存储节点接触部BC之间。绝缘围栏40可以由各种绝缘材料(例如，氮化硅、氧化硅或氮氧化硅)中的至少一种形成或包括各种绝缘材料(例如，氮化硅、氧化硅或氮氧化硅)中的至少一种。在实施例中，存储节点接触部BC和绝缘围栏40可以沿位线BL的一侧交替布置。绝缘围栏40的最高高度可以高于存储节点接触部BC的最高高度。
间隔物结构SPS可以介于位线BL和存储节点接触部BC之间。间隔物结构SPS可以包括第一间隔物21、第二间隔物23和第三间隔物25。
第一间隔物21可以覆盖位线BL的侧表面和位线封盖图案137的侧表面。第三间隔物25可以与存储节点接触部BC相邻。第一间隔物21和第三间隔物25可以由相同的材料形成或包括相同的材料。例如，第一间隔物21和第三间隔物25可以由氮化硅形成或包括氮化硅。第一间隔物21可以与第三间隔物25间隔开。第二间隔物23可以介于第一间隔物21和第三间隔物25之间。第二间隔物23可以由与第一间隔物21和第三间隔物25中的每一个不同的材料形成或包括与第一间隔物21和第三间隔物25中的每一个不同的材料。作为示例，第二间隔物23可以包括氧化硅层。
间隔物结构SPS可以沿位线BL的侧表面延伸并且可以介于位线BL和绝缘围栏40之间。间隔物结构SPS的最高高度可以高于位线BL的顶表面。第一间隔物21可以延伸以覆盖位线接触部DC的侧表面以及凹陷区7的侧表面和底表面。换句话说，第一间隔物21可以介于位线接触部DC和下间隙填充绝缘图案141之间、介于字线封盖图案110和下间隙填充绝缘图案141之间、介于衬底100和下间隙填充绝缘图案之间141之间，以及介于器件隔离层102和下间隙填充绝缘图案141之间。
存储节点欧姆层9可以设置在存储节点接触部BC上。存储节点欧姆层9可以由各种金属硅化物材料中的至少一种形成或包括各种金属硅化物材料中的至少一种。存储节点欧姆层9、间隔物结构SPS和位线封盖图案137可以共形地覆盖有防扩散图案11a。防扩散图案11a可以由各种金属氮化物材料(例如，氮化钛或氮化钽)中的至少一种形成或包括各种金属氮化物材料(例如，氮化钛或氮化钽)中的至少一种。上间隔物27可以介于防扩散图案11a和间隔物结构SPS之间。如下所述，上间隔物27可以保护/防止位线BL被损坏。
着接焊盘LP可以设置在防扩散图案11a上。作为示例，着接焊盘LP可以由金属材料(例如，钨(W))形成或包括金属材料(例如，钨(W))。着接焊盘LP的上部可以覆盖位线封盖图案137的顶表面并且可以具有比存储节点接触部BC更大的宽度。着接焊盘LP的中心可以在第一方向D1上从存储节点接触部BC的中心偏移。位线BL的一部分可以与着接焊盘LP竖直地重叠。当在平面图中观察时，着接焊盘LP可以是彼此间隔开的岛状图案。着接焊盘LP可以电连接到存储节点接触部BC。
第一沟槽TR1和第二沟槽TR2可以形成在间隔物结构SPS和位线封盖图案137上。第一沟槽TR1可以形成在第二沟槽TR2上。第一沟槽TR1和第二沟槽TR2可以彼此连接以形成单个物体/开口。第二沟槽TR2可以形成在第一沟槽TR1和间隔物结构SPS之间。第一沟槽TR1的最小宽度可以小于第二沟槽TR2的最大宽度。第一沟槽TR1的最大宽度可以大于第二沟槽TR2的最大宽度。着接焊盘LP可以在第一方向D1和第二方向D2上通过第一沟槽TR1和第二沟槽TR彼此间隔开。
绝缘图案146和衬层148可以设置在第一沟槽TR1和第二沟槽TR2中。第一沟槽TR1和第二沟槽TR2可以被绝缘图案146和衬层148完全填充。绝缘图案146可以设置在间隔物结构SPS上并且与着接焊盘LP相邻。绝缘图案146可以限定着接焊盘LP的平面形状。当在平面图中观察时，绝缘图案146可以形成为具有网格形状。衬层148可以介于绝缘图案146和第一沟槽TR1的内侧表面之间以及绝缘图案146和第二沟槽TR2的内侧表面之间。衬层148可以设置为覆盖或包裹绝缘图案146的侧表面和底表面。绝缘图案146可以由绝缘材料(例如，氮化硅)形成或包括绝缘材料(例如，氮化硅)。衬层148可以由各种绝缘材料(例如，氮化硅或氧化硅)中的至少一种形成或包括各种绝缘材料(例如，氮化硅或氧化硅)中的至少一种。
数据存储图案BE可以设置在着接焊盘LP上。数据存储图案BE可以是电容器的底部电极或连接到电容器的底部电极的接触插塞。在实施例中，数据存储图案BE可以包括相变图案、可变电阻图案或磁隧道结图案。
在下文中，将参考图3更详细地描述绝缘图案146和衬层148。
绝缘图案146可以包括上绝缘部分146u和下绝缘部分146b，上绝缘部分146u在(例如，填充)第一沟槽TR1中，下绝缘部分146b在(例如，填充)第二沟槽TR2中。上绝缘部分146u和下绝缘部分146b可以彼此连接以形成单个物体。相应地，上绝缘部分146u和下绝缘部分146b可以是单个物体的彼此连接的相应部分。
衬层148可以包括上衬层148u和下衬层148b，上衬层148u设置在第一沟槽TR1中(例如，在其内侧表面上)，下衬层148b设置在第二沟槽TR2中(例如，在其内侧表面上)。上衬层148u可以介于上绝缘部分146u和第一沟槽TR1的内侧表面之间。下衬层148b可以介于下绝缘部分146b和第二沟槽TR2的内侧表面之间。上衬层148u可以设置为覆盖或包裹上绝缘部分146u的侧表面。下衬层148b可以设置为覆盖或包裹下绝缘部分146b的侧表面和底表面。上衬层148u可以与着接焊盘LP、防扩散图案11a和位线封盖图案137接触。上衬层148u可以由氧化硅或氮化硅中的至少一种形成或包括氧化硅或氮化硅中的至少一种。下衬层148b可以与着接焊盘LP、位线封盖图案137和间隔物结构SPS接触。详细地，下衬层148b可以与第一间隔物21和第二间隔物23接触。下衬层148b可以由各种绝缘材料(例如，氮化硅、氧化硅或氮化钨)中的至少一种形成或包括各种绝缘材料(例如，氮化硅、氧化硅或氮化钨)中的至少一种。详细地，下衬层148b与着接焊盘LP接触的部分可以由氮化钨形成或包括氮化钨，并且下衬层148b的剩余部分可以由氮化硅形成或包括氮化硅。
第一沟槽TR1的内侧表面可以包括上侧表面ISWu和下侧表面ISWb。第一沟槽TR1的上侧表面ISWu可以具有平坦的轮廓。第一沟槽TR1的下侧表面ISWb可以具有弯曲的轮廓。作为示例，第一沟槽TR1的下侧表面ISWb可以具有凹陷的轮廓。第一沟槽TR1的下侧表面ISWb可以具有第一角度θ1，第一角度θ1被定义为相对于与衬底100的顶表面平行的平面的角度。第一角度θ1可以是锐角。
绝缘图案146的侧表面可以在上绝缘部分146u和下绝缘部分146b之间的边界附近具有拐点IFP。例如，在拐点IFP附近，上绝缘部分146u的侧表面可以具有凹陷的轮廓，而下绝缘部分146b的侧表面可以具有凸起的轮廓。下绝缘部分146b可以具有倒圆的底表面。
上绝缘部分146u的最大宽度可以是第一宽度W1。上绝缘部分146u的最小宽度可以是第二宽度W2。第一宽度W1可以是在第一沟槽TR1的顶部附近测量的上绝缘部分146u的宽度。第二宽度W2可以是在拐点IFP的水平处测量的上绝缘部分146u的宽度。上绝缘部分146u的宽度可以在向下方向上逐渐减小。
下绝缘部分146b的最大宽度可以是第三宽度W3。随着测量位置的高度降低(即，随着下绝缘部分146b接近衬底100的上表面)，下绝缘部分146b的宽度可以增大直到该宽度达到其最大值(即，第三宽度W3)，然后下绝缘部分146b的宽度可以减小。第三宽度W3可以大于第二宽度W2。第三宽度W3可以小于第一宽度W1。
上衬层148u的最大厚度可以是第一厚度T1。下衬层148b的最大厚度可以是第二厚度T2。作为示例，第一厚度T1可以大于第二厚度T2。在第一沟槽TR1的下侧表面ISWb上测量的上衬层148u的厚度可以在向下方向上逐渐减小。
根据本发明构思的实施例，形成在第一沟槽TR1下方的第二沟槽TR2的最大宽度可以大于第一沟槽TR1的最小宽度。因此，如下所述，可以在形成第二沟槽TR2的工艺期间去除形成在第一沟槽TR1的底表面上的金属材料。换句话说，能够抑制/防止金属材料在彼此相邻的着接焊盘LP之间引起短路问题。
此外，由于上衬层148u形成在第一沟槽TR1的内侧表面上，因此能够抑制/防止着接焊盘LP的上侧壁在形成第二沟槽TR2的工艺期间被蚀刻。因此，能够抑制/防止着接焊盘LP具有减小的横截面积和增大的电阻。因此，可以提高半导体存储器件的电特性。
图4、图6、图8、图10、图12、图14、图16、图18和图20是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。图5、图7、图9、图11、图13、图15、图17、图19和图21是示出了分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线A-A’、线B-B’和线C-C’截取的截面的截面图。
参考图4和图5，可以图案化衬底100的上部以形成有源图案ACT。例如，可以通过图案化衬底100的上部来形成沟槽TR。可以在沟槽TR中形成器件隔离层102(例如，以填充沟槽TR)。器件隔离层102可以由例如氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括例如氧化硅、氮化硅或氮氧化硅中的至少一种。器件隔离层102可以限定有源图案ACT。
当在平面图中观察时，有源图案ACT可以形成为在第三方向D3上彼此平行。可以通过图案化有源图案ACT和器件隔离层102来形成凹槽GRV。凹槽GRV可以具有不平坦的底表面。凹槽GRV在器件隔离层102上的底表面可以低于在衬底100上的底表面。
可以在凹槽GRV中形成字线WL。一对字线WL可以形成为跨过有源图案ACT。有源图案ACT中的每一个可以通过一对字线WL分为第一区域SDR1和一对第二区域SDR2。第一区域SDR1可以限定在一对字线WL之间，并且一对第二区域SDR2可以限定在每个有源图案ACT的相对边缘区处。
在形成字线WL之前，可以在凹槽GRV中形成栅极介电层107。栅极介电层107可以通过热氧化工艺、化学气相沉积工艺和/或原子层沉积工艺形成。在一个实施例中，栅极介电层107可以包括氧化硅层、氮化硅层和/或金属氧化物层中的至少一种。接着，可以在凹槽GRV中形成栅极导电层(例如，以填充凹槽GRV)，并且可以通过图案化栅极导电层来形成字线WL。栅极导电层可以由掺杂的多晶硅、金属氮化物材料和/或金属材料中的至少一种形成或包括掺杂的多晶硅、金属氮化物材料和/或金属材料中的至少一种。字线WL可以竖直地凹陷以具有低于有源图案ACT的顶表面的顶表面。字线WL可以形成为在不平行于第一方向D1的第三方向D3上延伸。可以在衬底100上的凹槽GRV中形成绝缘层(例如，氮化硅层)(例如，以填充凹槽GRV)，并且可以蚀刻该绝缘层以在每条字线WL上形成字线封盖图案110。
参考图6和图7，可以通过使用字线封盖图案110和器件隔离层102作为掩模将掺杂剂注入到有源图案ACT中来形成第一源/漏区112a和第二源/漏区112b。第一源/漏区112a和第二源/漏区112b可以分别形成在图4的第一区SDR1和第二区SDR2中。绝缘层和第一多晶硅层可以顺序地堆叠在衬底100上。可以图案化第一多晶硅层以形成多晶硅掩模图案130a。可以通过使用多晶硅掩模图案130a作为蚀刻掩模蚀刻绝缘层、器件隔离层102、衬底100和字线封盖图案110来形成层间绝缘图案5以及凹陷区7。层间绝缘图案5可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括氧化硅、氮化硅或氮氧化硅中的至少一种。层间绝缘图案5可以形成为彼此间隔开的岛形图案。层间绝缘图案5可以形成为覆盖有源图案ACT中两个相邻的有源图案ACT的端部。当在平面图中观察时，凹陷区7可以形成为具有网格形状。凹陷区7可以形成为暴露第一源/漏区112a。
参考图8和图9，可以在衬底100上凹陷区7中形成第二多晶硅层129(例如，以填充凹陷区7)。可以对第二多晶硅层129执行平坦化蚀刻工艺以去除第二多晶硅层129在多晶硅掩模图案130a上的部分并暴露多晶硅掩模图案130a的顶表面。位线扩散阻挡层131a、位线金属层132a和位线封盖层137a可以顺序地堆叠在多晶硅掩模图案130a和第二多晶硅层129上。位线扩散阻挡层131a可以由各种金属氮化物材料(例如，氮化钛)中的至少一种形成或包括各种金属氮化物材料(例如，氮化钛)中的至少一种。
可以在位线封盖层137a上形成第一掩模图案139以限定位线BL的平面形状。第一掩模图案139可以由相对于位线封盖层137a具有蚀刻选择性的材料(例如，非晶碳层(ACL)、氧化硅和光刻胶)形成或包括相对于位线封盖层137a具有蚀刻选择性的材料(例如，非晶碳层(ACL)、氧化硅和光刻胶)。第一掩模图案139可以在第二方向D2上延伸，第二方向D2不平行于第一方向D1和第三方向D3中的任何一个。
参考图10和图11，可以通过使用第一掩模图案139作为蚀刻掩模蚀刻位线封盖层137a、位线金属层132a、位线扩散阻挡层131a、多晶硅掩模图案130a和第二多晶硅层129来形成位线BL、位线接触部DC和位线封盖图案137，并且这里位线BL可以由位线多晶硅图案130、位线防扩散图案131和位线金属图案132组成。因此，可以暴露层间绝缘图案5的顶表面以及凹陷区7的内侧表面和部分底表面。接着，可以去除第一掩模图案139。
参考图12和图13，可以在衬底100上共形地形成第一间隔物层。在实施例中，第一间隔物层可以形成为共形地覆盖凹陷区7的底表面和内侧表面。第一间隔物层可以包括例如氮化硅层。此后，可以在凹陷区7中形成下间隙填充绝缘图案141，并且在实施例中，下间隙填充绝缘图案141的形成可以包括在衬底100上凹陷区7中形成绝缘层(例如，氮化硅层)(例如，以填充凹陷区7)，然后各向异性地蚀刻该绝缘层。也可以通过各向异性刻蚀工艺对第一间隔物层进行刻蚀，从而形成第一间隔物21。这里，可以暴露层间绝缘图案5的顶表面。接着，可以在衬底100上共形地形成第二间隔物层，并且可以对第二间隔物层执行各向异性蚀刻工艺以形成覆盖第一间隔物21的侧表面的第二间隔物23。第二间隔物23可以由相对于第一间隔物21具有蚀刻选择性的材料形成或包括相对于第一间隔物21具有蚀刻选择性的材料。例如，第二间隔物23可以由氧化硅形成或包括氧化硅。第三间隔物25可以形成为覆盖第二间隔物23的侧表面。第三间隔物25可以由氮化硅形成或包括氮化硅。在实施例中，可以使用形成第二间隔物23的工艺来形成第三间隔物25。可以执行第三间隔物25的形成以暴露层间绝缘图案5的顶表面。
参考图14和图15，可以通过在衬底100上形成牺牲层并图案化该牺牲层来形成牺牲图案30，并且这里，该牺牲图案30可以限定以下要描述的存储节点接触部BC的位置和布置。在实施例中，牺牲层可以包括氧化物层(例如，氧化硅层)、碳基层、多晶硅层或硅锗层。牺牲图案30可以形成在位线BL之间以彼此间隔开。牺牲图案30可以与第二源/漏区112b竖直地重叠。
可以在牺牲图案30之间形成第一开口31以限定下文要描述的绝缘围栏40的位置和布置。第一开口31可以与字线WL竖直地重叠。第一开口31中的每一个可以形成为不仅暴露层间绝缘图案5的顶表面而且暴露下间隙填充绝缘图案141的顶表面。
参考图16和图17，可以在衬底100上第一开口31中形成绝缘层(例如氮化硅层)(例如，以填充第一开口31)。可以对该绝缘层执行平坦化蚀刻工艺以暴露位线封盖图案137的顶表面，因此，可以在第一开口31中形成绝缘围栏40。此后，可以去除牺牲图案30以形成暴露层间绝缘图案5的第二开口33，该层间绝缘图案5与第二源/漏区112b竖直地重叠。
参考图18和图19，可以去除层间绝缘图案5、器件隔离层102和衬底100的位于第二开口33下方并通过第二开口33暴露的部分以暴露第二源/漏区112b。此后，可以通过在衬底100上第二开口33中形成多晶硅层(例如，以填充第二开口33)并蚀刻该多晶硅层来形成初步存储节点接触部(未示出)。初步存储节点接触部可以形成为具有低于第一间隔物21、第二间隔物23和第三间隔物25的顶端的顶表面。因此，第一间隔物21、第二间隔物23和第三间隔物25可以具有暴露的上部。可以去除第二间隔物23和第三间隔物25的上部，使得第二间隔物23和第三间隔物25的顶端位于与初步存储节点接触部的顶表面相似的水平处。在这种情况下，可以暴露第一间隔物21的上侧表面。这可以使得能够在形成着接焊盘LP的后续工艺中增加工艺裕度。
接着，可以形成上间隔物27以覆盖第一间隔物21的暴露的上侧表面，并且上间隔物27的形成可以包括在衬底100上共形地形成上间隔物层并且各向异性地蚀刻该上间隔物层。这里，第二间隔物23的暴露的顶端可以被上间隔物27的下部覆盖。此后，可以通过蚀刻初步存储节点接触部以暴露第三间隔物25的上侧表面来形成存储节点接触部BC。在实施例中，上间隔物27可以形成为加强第一间隔物21的损坏的上部并覆盖第二间隔物23，因此能够抑制/防止分别在蚀刻存储节点接触部BC的工艺中和随后的清洁工艺中使用的蚀刻剂材料和清洁溶液被供应到位线BL。相应地，能够保护/防止位线BL损坏。
参考图20和图21，可以执行清洁工艺以清洁存储节点触点部BC的顶表面。可以通过在存储节点接触部BC的顶表面上执行金属硅化工艺来形成存储节点欧姆层9。存储节点欧姆层9可以由各种金属硅化物材料(例如，钴硅化物)中的至少一种形成或包括各种金属硅化物材料(例如，钴硅化物)中的至少一种。可以在衬底1 00上共形地形成扩散阻挡层。扩散阻挡层可以包括例如氮化钛层或氮化钽层。可以在衬底100上位线封盖图案137之间的空间中形成着接焊盘层(例如，以填充该空间)。着接焊盘层可以由例如钨形成或包括例如钨。可以在着接焊盘层上形成第二掩模图案140。第二掩模图案140可以由例如ACL形成或包括例如ACL。第二掩模图案140可以限定将在下文描述的着接焊盘LP的位置和布置。第二掩模图案140可以形成为与存储节点接触部BC竖直地重叠。第二掩模图案140可以是彼此间隔开的岛状图案。
可以使用第二掩模图案140作为蚀刻掩模来蚀刻着接焊盘层、扩散阻挡层和位线封盖图案137以形成着接焊盘LP和防扩散图案11a和形成第一沟槽TR1。
尽管未示出，但在第一沟槽TR1中可能会留下着接焊盘层的残留物。例如，金属焊盘中由金属材料(例如，钨)形成或包括金属材料(例如，钨)的部分可以不通过上述工艺去除并且可以留在第一沟槽TR1的内侧表面上。在这种情况下，可能在着接焊盘LP中相邻的着接焊盘LP之间形成短路。
图22A至图22D是示出了根据本发明构思的实施例的形成绝缘图案和衬层的方法并示出了图21的部分“N”的放大截面图。
参考图22A，可以在第一沟槽TR1中形成初步衬层148p。可以使用沉积工艺形成初步衬层148p。例如，可以使用原子层沉积工艺形成初步衬层148p。初步衬层148p可以由各种绝缘材料(例如，氮化硅或氧化硅)中的一种形成或包括各种绝缘材料(例如，氮化硅或氧化硅)中的一种。初步衬层148p可以形成为共形地覆盖第一沟槽TR1的内侧表面和底表面以及着接焊盘LP的顶表面。
参考图22B，可以蚀刻部分初步衬层148p以形成上衬层148u。详细地，可以蚀刻初步衬层148p的形成在着接焊盘LP的顶表面和第一沟槽TR1的底表面上的部分。例如，可以执行初步衬层148p的蚀刻工艺以暴露第一沟槽TR1的底表面，并且在这种情况下，初步衬层148p的剩余部分可以构成上衬层148u。
参考图22C，可以在第一沟槽TR1下方形成第二沟槽TR2。可以通过使用上衬层148u作为蚀刻掩模在第一沟槽TR1的暴露的底表面上执行蚀刻工艺来形成第二沟槽TR2。
第二沟槽TR2可以形成为暴露位线封盖图案137、间隔物结构SPS和防扩散图案11a的一部分。第一沟槽TR1的最大宽度可以是第一宽度W1。第一沟槽TR1的最小宽度可以是第二宽度W2。第二沟槽TR2的最大宽度可以是第三宽度W3。第三宽度W3可以大于第二宽度W2。第三宽度W3可以小于第一宽度W1。
通过形成第二沟槽TR2，能够从第一沟槽TR1的底表面去除参考图21描述的着接焊盘层的残留物。因此，着接焊盘LP中相邻的着接焊盘LP可以彼此电分离，并且能够抑制/防止在着接焊盘LP之间形成短路。此外，由于上衬层148u形成在第一沟槽TR1的内侧表面上，因此可以抑制/防止着接焊盘LP的上侧壁在形成第二沟槽TR2的工艺期间被蚀刻。因此，能够抑制/防止着接焊盘LP具有减小的横截面积和增大的电阻。因此，能够提高半导体存储器件的电特性。
参考图22D，可以在第二沟槽TR2的内侧表面和底表面上形成下衬层148b。可以通过使用含氮前体的等离子体沉积工艺来形成下衬层148b。详细地，下衬层148b可以通过具有钨原子的氮前体或具有硅原子的氮前体和第二沟槽TR2所暴露的位线封盖图案137之间的化学反应来形成，其中，具有钨原子的氮前体包括在第二沟槽TR2所暴露的着接焊盘LP中，具有硅原子的氮前体包括在间隔物结构SPS中。
这里，上衬层148u也可以与氮前体反应，并且在这种情况下，上衬层148u可以加厚以具有大于或接近于图22C的上衬层148u的厚度。上衬层148u的最大厚度可以大于下衬层148b的最大厚度。
返回参考图1至图3，可以在第一沟槽TR1和第二沟槽TR2的剩余部分中形成绝缘图案146(例如，以填充第一沟槽TR1和第二沟槽TR2的剩余部分)。绝缘图案146可以包括分别形成在第一沟槽TR1和第二沟槽TR2中(例如，以填充第一沟槽TR1和第二沟槽TR2)的上绝缘部分146u和下绝缘部分146b。可以在着接焊盘LP上形成数据存储图案BE。
图23和图24是示出了根据本发明构思的实施例的半导体存储器件的一部分(例如，图2的“M”)的放大截面图。在下面图23和图24的描述中，为了简洁起见，先前参考图1至图3描述的元件可以由相同的附图标记标识，而不重复其冗余描述。
参考图23，上衬层148u的最大厚度可以是第一厚度T1。下衬层148b的最大厚度可以是第二厚度T2。第一厚度T1可以基本上等于第二厚度T2。作为示例，第一厚度T1与第二厚度T2的比率可以在0.9到1.1的范围内。
参考图24，第一虚线CTL1可以被定义为穿过上绝缘部分146u的中心并且垂直于衬底100的顶表面。第二虚线CTL2可以被定义为穿过下绝缘部分146b的中心并且垂直于衬底100的顶表面。在一个实施例中，第一虚线CTL1可以在平行于衬底100的顶表面的方向上从第二虚线CTL2偏移。因此，下绝缘部分146b的最大宽度W3的中心点可以从上绝缘部分146u的最小宽度W2的中心点(例如，在第一方向D1上)水平偏移。第一虚线CTL1可以比第二虚线CTL2更靠近位线BL。在实施例中，与所示示例不同，第二虚线CTL2可以比第一虚线CTL1更靠近位线BL。
图25是示出了根据本发明构思的实施例的半导体存储器件的平面图。图26是示出了沿图25的线A-A’、线B-B’和线C-C’截取的截面的截面图。图27是示出了图26的部分“M”的放大截面图。在下面图25至图27的描述中，为了简明描述，先前参考图1至图3描述的元件可以用相同的附图标记标识，而不重复其重复描述。
参考图25和图26，间隔物结构SPS可以包括第一间隔物21、气隙区AS和第三间隔物25。气隙区AS可以介于第一间隔物21和第三间隔物25之间。气隙区AS可以是充满空气的空间。气隙区AS可以包括第一气隙区AS1和第二气隙区AS2，第一气隙区AS1与绝缘图案146竖直地重叠，第二气隙区AS2从绝缘图案146水平偏移(即不竖直地重叠)。
由于设置了填充有具有低介电常数的空气的气隙区AS，因此能够减小彼此相邻的着接焊盘LP和位线BL之间的寄生电容。因此，能够提高半导体存储器件的电特性。
现在，将参考图27更详细地描述气隙区AS、绝缘图案146和衬层148。第二气隙区AS2的顶端可以由上间隔物27限定。第一气隙区AS1的顶端可以由下绝缘部分146b限定(例如，相邻/邻接)。下绝缘部分146b中的一部分可以面对第一气隙区AS1。换句话说，下绝缘部分146b的底表面可以包括未被下衬层148b覆盖并暴露于第一气隙区AS1的部分。
图28和图29是示出了根据本发明构思的实施例的制造半导体存储器件的方法并示出了沿图25的线A-A’、线B-B’和线C-C’截取的截面的截面图。
参考图25和图28，可以通过参考图22C描述的工艺在第一沟槽TR1下方形成第二沟槽TR2。第二沟槽TR2可以形成为暴露第二间隔物23的顶表面。
参考图25和图29，可以选择性地去除第二间隔物23。第二间隔物23可以由相对于第一间隔物21和第三间隔物25具有蚀刻选择性的材料形成或包括该材料。例如，第二间隔物23可以由各种氧化物材料(例如，氧化硅)中的至少一种形成或包括各种氧化物材料(例如，氧化硅)中的至少一种。在这种情况下，如上所述，可以选择性地去除第二间隔物23。可以通过扩散蚀刻剂来执行第二间隔物23的去除，该蚀刻剂被选择为选择性地去除第二间隔物23。因此，可以形成气隙区AS以代替第二间隔物23。
返回参考图25至图27，可以在第二沟槽TR2中形成下衬层148b。下衬层148b可以通过使用含氮前体和/或等离子体的沉积工艺形成。详细地，下衬层148b可以通过具有钨原子的氮前体或具有硅原子的氮前体和第二沟槽TR2所暴露的位线封盖图案137之间的化学反应来形成，具有钨原子的氮前体包括在第二沟槽TR2所暴露的着接焊盘LP中，具有硅原子的氮前体包括在间隔物结构SPS中。备选地，下衬层148b可以通过原子层沉积工艺形成。
这里，上衬层148u也可以与氮前体反应，并且在这种情况下，上衬层148u可以被加厚以具有大于或接近于图29的上衬层148u的厚度。上衬层148u的最大厚度可以大于下衬层148b的最大厚度。下衬层148b可以部分地形成在第一气隙区AS1的入口中或附近，并且在这种情况下，第一气隙区AS1的入口可以具有减小的宽度。
返回参考图1至图3，可以在第一沟槽TR1和第二沟槽TR2的剩余部分中形成绝缘图案146(例如，以填充第一沟槽TR1和第二沟槽TR2的剩余部分)。绝缘图案146可以包括上绝缘部分146u和下绝缘部分146b，上绝缘部分146u形成在第一沟槽TR1中(例如，以填充第一沟槽TR1)，下绝缘部分146b形成在第二沟槽TR2中(例如，以填充第二沟槽TR2)。下绝缘部分146b的一部分可以在(例如，可以填充)第一气隙区AS1的入口中，该入口被下衬层148b变窄。换句话说，第一气隙区AS1的顶端可以由下绝缘部分146b限定(例如，相邻/邻接)。可以在着接焊盘LP上形成数据存储图案BE。
根据本发明构思的实施例，第二沟槽可以形成在第一沟槽下方，并且这里，第二沟槽的最大宽度可以大于第一沟槽的最小宽度。因此，在形成第二沟槽的工艺期间，可以从第一沟槽的底表面去除着接焊盘层。这可以使得能够抑制/防止由于着接焊盘层的残留物而在着接焊盘中相邻的着接焊盘之间形成短路。
此外，可以在第一沟槽的内侧表面上形成上衬层，并且在这种情况下，可以能够抑制/防止着接焊盘的上侧壁在形成第二沟槽期间被蚀刻。相应地，能够抑制/防止着接焊盘具有减小的横截面积和增大的电阻。因此，能够提高半导体存储器件的电特性。
虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括有源图案，所述有源图案包括彼此间隔开的第一源/漏区和第二源/漏区；
位线，电连接到所述第一源/漏区并跨过所述有源图案；
存储节点接触部，电连接到所述第二源/漏区；
间隔物结构，在所述位线与所述存储节点接触部之间；
着接焊盘，电连接到所述存储节点接触部；
绝缘图案，在所述间隔物结构上并与所述着接焊盘相邻；以及
衬层，在所述绝缘图案和所述着接焊盘之间，
其中，所述绝缘图案包括：
上绝缘部分；以及
下绝缘部分，在所述上绝缘部分和所述间隔物结构之间，以及
其中，所述下绝缘部分的最大宽度大于所述上绝缘部分的最小宽度。
2.根据权利要求1所述的半导体存储器件，其中，所述下绝缘部分的宽度随着所述下绝缘部分接近所述衬底而增加到最大宽度然后减小。
3.根据权利要求1所述的半导体存储器件，
其中，所述上绝缘部分和所述下绝缘部分是单个物体的相应部分，以及
其中，所述绝缘图案的侧表面在所述上绝缘部分和所述下绝缘部分之间的边界附近具有拐点。
4.根据权利要求1所述的半导体存储器件，
其中，所述衬层包括：上衬层和下衬层，所述上衬层在所述上绝缘部分的侧表面上，以及所述下衬层在所述下绝缘部分的侧表面上，以及
其中，所述上衬层的最大厚度大于所述下衬层的最大厚度。
5.根据权利要求1所述的半导体存储器件，
其中，所述衬层包括：上衬层和下衬层，所述上衬层在所述上绝缘部分的侧表面上，以及所述下衬层在所述下绝缘部分的侧表面上，以及
其中，所述上衬层的最大厚度基本等于所述下衬层的最大厚度。
6.根据权利要求1所述的半导体存储器件，其中，所述间隔物结构包括：
第一间隔物，与所述存储节点接触部相邻；
第二间隔物，与所述位线相邻；以及
第三间隔物，在所述第一间隔物和所述第二间隔物之间。
7.根据权利要求1所述的半导体存储器件，其中，所述间隔物结构包括：
第一间隔物，与所述存储节点接触部相邻；
第二间隔物，与所述位线相邻；以及
气隙区，在所述第一间隔物和所述第二间隔物之间。
8.根据权利要求7所述的半导体存储器件，其中，所述下绝缘部分与所述气隙区的顶端相邻。
9.根据权利要求7所述的半导体存储器件，其中，所述气隙区包括：第一气隙区，与所述下绝缘部分竖直地重叠；以及第二气隙区，不与所述下绝缘部分竖直地重叠。
10.根据权利要求1所述的半导体存储器件，其中，所述下绝缘部分的最大宽度的中心点在平行于所述衬底的顶表面的第一方向上从所述上绝缘部分的最小宽度的中心点偏移。
11.一种半导体存储器件，包括：
衬底，包括有源图案；
位线，跨过所述有源图案；
存储节点接触部，与所述位线相邻；
间隔物结构，在所述位线与所述存储节点接触部之间；
第一沟槽和第二沟槽，在所述间隔物结构上，所述第二沟槽在所述第一沟槽和所述间隔物结构之间；
着接焊盘，电连接到所述存储节点接触部；
绝缘图案，在所述第一沟槽和所述第二沟槽中；
衬层，包围所述绝缘图案，
其中，所述衬层包括：
上衬层，在所述第一沟槽中；以及
下衬层，在所述第二沟槽中，
其中，所述上衬层的最大厚度大于所述下衬层的最大厚度。
12.根据权利要求11所述的半导体存储器件，其中，所述绝缘图案包括：
上绝缘部分，在所述第一沟槽中；以及
下绝缘部分，在所述第二沟槽中，
其中，所述下绝缘部分的最大宽度大于所述上绝缘部分的最小宽度。
13.根据权利要求12所述的半导体存储器件，其中，所述间隔物结构包括：
第一间隔物，与所述存储节点接触部相邻；
第二间隔物，与所述位线相邻；以及
气隙区，在所述第一间隔物和所述第二间隔物之间，
其中，所述下绝缘部分与所述气隙区的顶端相邻。
14.根据权利要求12所述的半导体存储器件，其中，所述上绝缘部分的最大宽度大于所述下绝缘部分的最大宽度。
15.根据权利要求11所述的半导体存储器件，其中，所述间隔物结构包括：
第一间隔物，与所述存储节点接触部相邻；
第二间隔物，与所述位线相邻；以及
第三间隔物，在所述第一间隔物和所述第二间隔物之间，
其中，所述下衬层与所述第三间隔物接触。
16.一种半导体存储器件，包括：
衬底，包括有源图案，所述有源图案包括第一源/漏区和一对第二源/漏区，其中，所述第二源/漏区彼此间隔开且所述第一源/漏区在所述一对第二源/漏区之间；
器件隔离层，在所述衬底上的限定所述有源图案的沟槽中；
字线，在第一方向上延伸跨过所述有源图案；
栅极介电层，在所述字线和所述有源图案之间；
字线封盖图案，在所述字线上；
层间绝缘图案，在所述字线封盖图案上；
位线，电连接到所述第一源/漏区，在所述层间绝缘图案上，并在与所述第一方向交叉的第二方向上延伸，所述位线包括：顺序堆叠的位线多晶硅图案、位线防扩散图案和位线金属图案；
间隔物结构，在所述位线的侧表面上；
存储节点接触部，所述存储节点接触部耦接到所述第二源/漏区之一并通过所述间隔物结构与所述位线间隔开；
着接焊盘，电连接到所述存储节点接触部；
绝缘图案，在所述间隔物结构上并与所述着接焊盘相邻；
衬层，在所述绝缘图案和着接焊盘之间；以及
数据存储图案，在所述着接焊盘上，
其中，所述绝缘图案包括：
上绝缘部分；以及
下绝缘部分，在所述上绝缘部分和所述间隔物结构之间，
其中，所述下绝缘部分的最大宽度大于所述上绝缘部分的最小宽度。
17.根据权利要求16所述的半导体存储器件，
其中，所述绝缘图案的侧表面在所述上绝缘部分和所述下绝缘部分之间的边界附近具有拐点，以及
其中，所述半导体存储器件还包括另一存储节点接触部，所述另一存储节点接触部耦接到所述第二源/漏区中的另一个第二源/漏区。
18.根据权利要求16所述的半导体存储器件，
其中，所述衬层包括：上衬层和下衬层，所述上衬层在所述上绝缘部分的侧表面上，以及所述下衬层在所述下绝缘部分的侧表面上，以及
其中，所述上衬层的最大厚度大于所述下衬层的最大厚度。
19.根据权利要求16所述的半导体存储器件，其中，所述间隔物结构包括：
第一间隔物，与所述存储节点接触部相邻；
第二间隔物，与所述位线相邻；以及
第三间隔物，在所述第一间隔物和所述第二间隔物之间，
其中，所述衬层与所述第三间隔物接触。
20.根据权利要求16所述的半导体存储器件，其中，所述衬层包括氮化硅或氧化硅中的至少一种。
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