CN113921499A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了一种半导体器件及其制造方法，其通过排除储存节点与储存节点接触插塞之间的连接结构来确保储存节点与储存节点接触插塞之间的重叠裕度以及加工裕度。半导体器件包括：设置在位线结构之间的储存节点接触孔；填充储存节点接触孔的下部的第一插塞；从第一插塞突出的第二插塞；覆盖第二插塞的侧壁的绝缘层间隔物；以及位于比第二插塞高的水平处并且包括与第二插塞的另一侧壁和第一插塞的顶表面的一部分接触的延伸部的储存节点。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2020年7月9日提交的申请号为10-2020-0084606的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件及其制造方法，并且更具体地，涉及一种包括储存节点的半导体器件以及制造所述半导体器件的方法。
背景技术
随着半导体的集成度越来越高，在确保储存节点与储存节点接触插塞之间的重叠裕度(overlay margin)方面出现了困难。通常，为了确保重叠裕度，会在储存节点和储存节点接触插塞之间形成连接结构(例如，储存节点接触插塞2(SNC2))。然而，这需要昂贵的EUV设备，还需要利用相当难以执行的处理技术。此外，该连接结构的加工裕度也比较小，因此，在储存节点和储存节点接触插塞之间很可能发生重叠故障。因此，非常需要新的解决方案。
发明内容
根据本公开的各种实施例，提供了一种半导体器件和用于制造所述半导体器件的方法，其可以确保在储存节点和储存节点接触插塞之间的重叠裕度以及加工裕度。半导体器件及其制造方法不包括在储存节点和储存节点接触插塞之间的连接结构。
根据一个实施例，一种半导体器件包括：储存节点接触孔，其设置在位线结构之间；第一插塞，其填充所述储存节点接触孔的下部；第二插塞，其从所述第一插塞突出；绝缘层间隔物，其覆盖所述第二插塞的一个侧壁；以及储存节点，其位于比所述第二插塞高的水平处，并且包括与所述第二插塞的另一侧壁和所述第一插塞的顶表面的一部分接触的延伸部。
根据另一个实施例，一种半导体器件，包括：储存节点接触孔，其设置在位线结构之间；第一插塞，其填充所述储存节点接触孔的下部；第二插塞，其从所述第一插塞突出；绝缘层间隔物，其部分地覆盖所述第二插塞的一个侧壁并且部分地暴露所述第二插塞的一个侧壁；以及延伸部，其与所述第二插塞的被暴露的侧壁接触。
根据又一实施例，一种用于制造半导体器件的方法包括：在位线结构之间形成储存节点接触孔；形成填充所述储存节点接触孔的下部的第一插塞；在所述第一插塞上形成覆盖所述储存节点接触孔的侧壁的绝缘层间隔物，以及在所述绝缘层间隔物之间形成填充所述储存节点接触孔的其余部分的第二插塞；在所述第二插塞、所述绝缘层间隔物和所述位线结构上形成牺牲层；形成穿通所述牺牲层的储存节点孔；使由所述储存节点孔暴露的绝缘层间隔物凹陷；以及在所述储存节点孔中形成储存节点。
根据又一实施例，一种半导体器件包括：储存节点接触插塞，其设置在位线结构之间，所述储存节点接触插塞包括第一插塞和位于所述第一插塞的顶部上的第二插塞；绝缘层间隔物，其覆盖所述第二插塞的第一侧壁；以及储存节点，其包括上部和从所述上部突出的延伸部，其中所述延伸部覆盖所述第二插塞的第二侧壁。
本发明相对于现有技术是有利的，因为本发明通过排除储存节点与储存节点接触插塞之间的连接结构，可以确保储存节点与储存节点接触插塞之间的重叠裕度以及加工裕度。因此，现在半导体器件的可靠性可以得到增强。
通过以下附图和详细描述，将更好地理解本发明的这些和其他特征和优点。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的平面图；
图2、图3、图4、图5、图6、图7、图8和图9是示出根据本公开的各种实施例的半导体器件的剖视图；以及
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I和图10J是用于描述根据本公开实施例的制造半导体器件的方法的剖视图。
具体实施方式
在下文中，参考示意性剖视图、平面图或框图来描述本公开的实施例。根据制造技术和/或公差，可以对视图进行更改或修改。因此，本公开的实施例不限于如本文所示和图示的特定类型，而是可以涵盖由制造工艺产生的改变或修改。例如，附图中所示的区域或面积可以是示意性示出的，并且它们所示的形状仅仅被提供作为示例，而不应该限制本公开的类别或范围。还应当理解的是，附图是所述器件的简化示意图，并且不包括众所周知的细节，以避免混淆本发明的特征。
还应注意的是，在不偏离本发明的范围的情况下，在一个实施例中存在的特征可以与另外的实施例的一个或多个特征一起使用。
图1是示出根据本公开的一个实施例的半导体器件的平面图。图2至图9是示出根据本公开的不同实施例的半导体器件的剖视图。图2至图9是沿图1的箭头方向所观察的剖视图。图3至图9是示出半导体器件的储存节点接触插塞和储存节点的结构特征的放大图。图3至图9中所示的除储存节点接触插塞和储存节点以外的其他结构可以与图2的结构相同。
如图1和图2所示，半导体器件100可以包括设置在位线结构110之间的储存节点接触孔121和填充接触塞储存节点接触孔121的储存节点接触插塞120。储存节点接触插塞120可以包括填充储存节点接触孔121的下部的第一插塞122和123以及从第一插塞122和123突出的第二插塞124。半导体器件100可以包括覆盖第二插塞124的一个侧壁的绝缘层间隔物130和包括延伸部160a的储存节点160。延伸部160a的横截面可以比储存节点160的其余部分(其可以被称为储存节点160的上部)小。延伸部160a与和其相对的第二插塞124的侧壁和第一插塞122和123的顶表面的一部分接触。储存节点160的顶表面位于比第二插塞124高的水平处。
半导体器件100可以是存储单元(也简称为单元)的一部分。例如，半导体器件100可以是动态随机存取存储器(DRAM)存储单元的一部分。
衬底101可以包括适合于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以例如由含硅材料形成。衬底101可以包括例如硅单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、它们的组合或它们的多层结构。衬底101可以包括其他半导体材料，例如，锗。衬底101可以包括复合半导体衬底，例如，第III/V族半导体衬底，诸如GaAs。衬底101可以包括绝缘体上硅(SOI)衬底。
元素分离层102和有源区103可以形成在衬底101中。有源区103可以由元素分离层102来限定。元素分离层102可以是由沟槽刻蚀形成的浅沟槽隔离(STI)区域。元素分离层102可以包括例如氧化硅、氮化硅或其组合。
栅极结构104可以被形成为在衬底101上沿有源区103的短轴方向延伸。栅极结构104可以包括掩埋式栅极结构，其位于比衬底101的顶表面低的水平上。
位线结构110可以沿有源区103的长轴方向延伸。位线结构110可以与栅极结构104交叉。位线结构110和栅极结构104可以彼此垂直。位线结构110可以包括位线接触件111、位线112和位线硬掩模113的垂直层叠结构。位线结构110还可以包括覆盖位线结构110的垂直层叠结构的侧壁的位线间隔物114。位线接触件111和位线112可以包括含金属的材料。位线112可以包括金属、金属氮化物、金属硅化物或其组合。位线112可以包括例如钨(W)。根据一个实施例，位线112可以包括例如钌(Ru)、钼(Mo)或氮化钛与钨的层叠结构(TiN/W)。氮化钛可以起到阻挡物的作用。位线硬掩模113可以包括绝缘材料。位线硬掩模113可以包括例如氧化硅或氮化硅。位线间隔物114可以被形成为多层结构。位线间隔物114可以包括例如氧化硅、氮化硅或其组合。
储存节点接触孔121的底表面可以位于比位线结构110的底表面低的水平上。具体地，储存节点接触孔121的位于比位线结构110的底表面低的水平处的底部的宽度可以大于储存节点接触孔121的顶部的宽度。
储存节点接触插塞120可以包括填充储存节点接触孔121的下部的第一插塞122和123以及从第一插塞122和123突出的第二插塞124。
第一插塞122和123可以包括多层结构。第一插塞122和123可以包括不同导电材料的多层结构。第一插塞的下部122可以包括含硅材料。第一插塞的下部122可以包括例如多晶硅。第一插塞的上部123可以包括含金属的材料。第一插塞的上部123可以包括例如金属硅化物123a和金属材料123b的层叠结构。金属硅化物123a可以包括例如硅化钴(CoSix)。金属材料123b可以包括例如氮化钛(TiN)或钨(W)。根据另一个实施例，第一插塞的上部123可以包括金属硅化物的单层结构。
第二插塞124可以包括金属材料。该金属材料可以包括例如氮化钛或钨。
第二插塞124的宽度可以小于第一插塞122和123的宽度。第二插塞124可以沿远离衬底101的垂直方向从第一插塞122和123突出。第二插塞124的两个相对的侧壁可以与储存节点接触孔121的侧壁间隔开。第二插塞124的两个相对的侧壁可以与储存节点接触孔121的两个相对的侧壁间隔相同的距离。
绝缘层间隔物130可以覆盖第二插塞124的一个侧壁。绝缘层间隔物130可以填充在第二插塞124的一个侧壁与储存节点接触孔121的侧壁(其面向第二插塞124的所述侧壁)之间的间隙。绝缘层间隔物130可以包括例如氧化硅或氮化硅。
位线结构110的顶表面、第二插塞124的顶表面和绝缘层间隔物130的顶表面可以位于相同的水平LV处。
储存节点160可以包括延伸部160a，该延伸部160a的底表面的一部分与第一插塞122和123的顶表面接触。延伸部160a可以是储存节点160的一部分，其位于比位线结构110的顶表面LV低的水平处。储存节点160的除了延伸部160a之外的其余部分可以位于比位线结构110的顶表面高的水平处，并且该其余部分的底表面可以接触位线结构110的顶表面。延伸部160a可以从储存节点160延伸，并且延伸部160a的底表面可以接触第一插塞122和123的顶表面。延伸部160a的两个侧壁可以分别与第二插塞124的另一个侧壁和储存节点接触孔121的侧壁(其面向第二插塞124的所述另一个侧壁)接触。由于延伸部160a掩埋在第二插塞124和储存节点接触孔121之间，因此可以最大限度地发挥防止储存节点160弯曲或倾斜的效果。
包括延伸部160a的储存节点160可以与第二插塞124的另一侧壁对准。储存节点160可以具有柱状。
刻蚀停止层141可以位于储存节点160之间的位线结构110的顶表面上。刻蚀停止层141可以包括绝缘材料。
支撑物143可以位于储存节点160之间。可以将支撑物143设置为防止储存节点160弯曲或倾斜，并且可以是连接相邻的储存节点160的结构。可以将支撑物143放置在适合防止储存节点160倾斜的位置。支撑物143可以沿垂直于衬底101的方向与刻蚀停止层141间隔开，并在两者间留有空间。支撑物143可以包括绝缘材料。支撑物143可以包括单层或多层结构。支撑物143的顶表面可以位于比储存节点160的顶表面低的水平处。根据另一个实施例，支撑物143的顶表面可以位于与储存节点160的顶表面相同的水平处。根据另一个实施例，可以形成多个支撑物143，这些支撑物沿垂直于衬底101的方向与衬底101间隔开预定的距离。可选地，可以省略支撑物143。
如图3所示，半导体器件200可以被配置成使第二插塞124的两个相对的侧壁与储存节点接触孔121的两个相对的侧壁间隔不同的距离。具体而言，在第二插塞124与储存节点接触孔121的侧壁之间的、用绝缘层间隔物130填充的间隙可以小于第二插塞124与储存节点接触孔121的侧壁之间的、掩埋有储存节点160的延伸部160a的间隙。第二插塞124的顶表面可以位于与位线结构110的顶表面相同的水平LV处。
如图4所示，半导体器件300可以被构造成使储存节点360与第二插塞124的任何侧壁都不对准。储存节点360可以在其可能接触延伸部360a但不接触其相邻的储存节点接触插塞120的范围内的各种位置对准。第二插塞124的顶表面可以位于与位线结构110相同的水平LV处。
根据另一个实施例，由于储存节点360如此对准，因此如图3中的半导体器件200一样，第二插塞124可以位于与储存节点接触孔121的两个相对的侧壁间隔不同的距离。
如图5所示，半导体器件400可以被形成为使第二插塞124的顶部的宽度大于第二插塞124的底部的宽度。储存节点460的底表面的除延伸部460a之外的一部分可以分别与位线结构110和第二插塞124的顶表面接触。在一个实施例中，除了与第二插塞124的侧壁接触的延伸部460a之外，储存节点460的上部的一部分底表面与位线结构110和第二插塞124的顶表面接触。第二插塞124的顶部的宽度可以在用于形成延伸部460a的导电材料可以被容易地掩埋的范围内进行调整。第二插塞124的顶表面可以位于与位线结构110相同的水平LV处。
根据另一个实施例，储存节点460的对准和第二插塞124的位置可以如图3和图4所示那样进行改变。
如图6所示，半导体器件500可以包括圆筒形的储存节点560，该储存节点560包括圆筒形的上部和圆筒形的延伸部560a。如先前关于图2所限定的那样，储存节点560的上部是除了延伸部560a之外的储存节点560。第二插塞124的顶表面可以位于与位线结构110相同的水平LV处。
根据另一个实施例，储存节点560的对准和第二插塞124的位置可以如图3和图4所示的那样进行改变。
如图7所示，半导体器件600可以包括混合形状的储存节点660，该储存节点660包括圆筒形的上部和柱形的延伸部660a。第二插塞124的顶表面可以位于与位线结构110相同的水平LV处。
根据另一个实施例，储存节点660的对准和第二插塞124的位置可以如图3和图4所示的那样进行改变。
如图8所示，半导体器件700可以包括储存节点760，该储存节点760包括延伸部760a，该延伸部760a具有与储存节点760的上部相同的宽度。延伸部760a可以部分地覆盖第二插塞124的侧壁。延伸部760a的底表面的一部分可以接触绝缘层间隔物的第二部分731的顶表面。换句话说，储存节点760可以包括延伸部760a，该延伸部760a接触绝缘层间隔物的第二部分731和第二插塞124的暴露侧壁，其中所述暴露侧壁是由绝缘层间隔物的第二部分731暴露出的第二插塞124的部分侧壁。包括延伸部760a的储存节点760可以具有沿其整个跨度具有相同横截面尺寸的柱形。第二插塞124的顶表面可以位于与位线结构110相同的水平LV处。
根据另一个实施例，第二插塞124可以如图3所示在不同的位置对准。例如，包括延伸部760a的储存节点760可以具有圆柱形。
如图9所示，半导体器件800可以包括形成在位线间隔物114内的气隙115。气隙115的顶表面可以位于比第一插塞122和123的顶表面低的水平处。气隙115可以完全位于位线间隔物114内。
根据另一个实施例，储存节点160、延伸部160a和第二插塞124可以包括上述和图3至图8中所示的各种结构。
图10A至10J是用于描述根据一个实施例的制造半导体器件的方法的剖视图。图10A至10J是用于描述制造如图2所示的半导体器件的方法的剖视图。
参考图10A，位线结构110可以形成在衬底101的顶部。储存节点接触孔121可以设置在位线结构110之间。
衬底101可以包括适合于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以例如由含硅材料形成。衬底101可以包括例如硅单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、它们的组合或它们的多层结构。衬底101可以包括其他半导体材料，例如，锗。衬底101可以包括复合半导体衬底，例如，第III/V族半导体衬底，诸如GaAs。衬底101可以包括绝缘体上硅(SOI)衬底。
此后，元素分离层102可以形成在衬底101上。有源区103可以由元素分离层102限定。元素分离层102可以是由沟槽刻蚀形成的浅沟槽隔离(STI)区域。元素分离层102可以包括例如氧化硅、氮化硅或其组合。
此后，位线结构110可以形成在衬底101上。在形成位线结构110之前，可以形成栅极结构(未示出)。栅极结构(未示出)可以包括掩埋式栅极。
位线结构110可以包括位线接触件111、位线112以及位线硬掩模113的垂直层叠结构和覆盖所述垂直层叠结构的侧壁的位线间隔物114。
位线接触件111和位线112可以包括含金属的材料。位线112可以包括金属、金属氮化物、金属硅化物或其组合。位线112可以包括例如钨(W)。根据另一个实施例，位线112可以包括例如氮化钛和钨的层叠结构(TiN/W)。氮化钛可以起到阻挡物的作用。
位线硬掩模113可以包括绝缘材料。位线硬掩模113可以包括例如氧化硅或氮化硅。
位线间隔物114可以形成为多层结构。位线间隔物114可以包括例如氧化硅、氮化硅或其组合。位线间隔物114还可以包括如图9的半导体器件800中的气隙115。
储存节点接触孔121的底表面可以位于比位线结构110的底表面低的水平处。具体地，储存节点接触孔121的位于比位线结构110的底表面低的水平处的底部的宽度可以大于储存节点接触孔121的顶部的宽度。为此，可以在位线结构110之间形成储存节点接触孔121，然后，可以执行刻蚀以扩大底部的宽度。
如图10B所示，可以将第一插塞的下部形成为填充储存节点接触孔121的下部。为了形成第一插塞的下部122，可以将导电材料形成为填充储存节点接触孔121，然后，可以执行一系列使导电材料凹陷的工艺。第一插塞的下部122可以包括例如含硅材料。第一插塞的下部122可以包括例如多晶硅。
如图10C所示，第一插塞的上部123可以形成在第一插塞的下部122上。第一插塞的上部123可以包括含金属的材料。第一插塞的上部123可以包括例如金属硅化物123a和金属材料123b的层叠结构。金属硅化物123a可以包括，例如，硅化钴。金属材料123b可以包括例如氮化钛(TiN)或钨(W)。根据另一个实施例，第一插塞的上部123可以包括金属硅化物123a的单层结构。
如图10D和图10E所示，可以将绝缘层130'形成为覆盖储存节点接触孔121的上侧壁和第一插塞122和123的顶部。绝缘层130'可以包括例如氧化硅或氮化硅。
随后，可以对绝缘层130'进行刻蚀，形成绝缘层间隔物130。绝缘层130'的刻蚀可以通过回蚀的方式执行。因此，绝缘层间隔物130形成在第一插塞122和123上，以覆盖储存节点接触孔121的侧壁。当在图10D中所示的绝缘层130'形成过程中由于台阶覆盖而发生沉积厚度的差异时，如图5所示，绝缘层间隔物130可以被形成为使其顶部的宽度小于其底部的宽度。
如图10F所示，第二插塞124可以在绝缘层间隔物130之间形成在第一插塞122和123上，以填充储存节点接触孔121的其余部分。为了形成第二插塞124，可以在第一插塞122和123上形成导电材料以填充储存节点接触孔121的其余部分，并且可以执行一系列工艺来刻蚀该导电材料，以使其位于与绝缘层间隔物130的顶表面相同的水平处。第二插塞124可以包括金属材料。第二插塞124可以包括例如氮化钛(TiN)或钨(W)。
根据另一个实施例，第二插塞124的形状和位置可以如图3和图5的半导体器件那样进行改变。
如图10G所示，刻蚀停止层141a、分离层142a和支撑物143a可以依次形成在第二插塞124、位线结构110和绝缘层间隔物130上。刻蚀停止层141a、分离层142a和支撑物143a可以包括绝缘材料。刻蚀停止层141a、分离层142a和支撑物143a可以由具有不同刻蚀选择性的材料形成。具体地，刻蚀停止层141a和支撑物143a可以由例如具有不同于分离层142a的湿刻蚀选择性的材料形成。例如，刻蚀停止层141a和支撑物143a可以包括氮化硅，而分离层142a可以包括例如氧化硅。
支撑物143a可以包括单层或多层结构。支撑物143a可以介于分离层142a之间。根据另一个实施例，支撑物143a可以形成在分离层142a上。根据另一个实施例，支撑物143a可以形成在分离层142的中间中和分离层142的顶部上。可选地，可以省略支撑物143a。
如图10H所示，可以将储存节点孔150形成为穿通刻蚀停止层141、分离层142和支撑物143。储存节点孔150的一个侧壁可以与第二插塞124的一个侧壁垂直对准。绝缘层间隔物130和位线结构110的部分可以由储存节点孔150暴露。根据另一个实施例，可以如图4的半导体器件那样，储存节点孔150与第二插塞124的一个侧壁不对准。
如图10I所示，可以去除由储存节点孔150暴露的绝缘层间隔物130，从而形成间隙150a。第一插塞122和123的顶表面、第二插塞124的一个侧壁以及储存节点接触孔121的一个侧壁(该侧壁面向第二插塞124的所述侧壁)可以由间隙150a暴露。
根据另一个实施例，如图8的半导体器件那样，间隙150a可以被形成为具有与储存节点孔150相同的宽度。
如图10J所示，可以在储存节点孔150和间隙150a中形成包括延伸部160a的储存节点160。延伸部160a可以具有位于比第二插塞124的顶表面低的水平处的底表面，并且可以从储存节点160连续延伸。延伸部160a的底表面可以接触第一插塞122和123的顶表面的一部分，并且延伸部160a的一个侧壁可以接触第二插塞124的一个侧壁。在本实施例中，示出了柱形的储存节点160，但是可选地，可以如图6和图7所示，形成圆筒形的储存节点。
如上所述，由于包括从储存节点160延伸以在比位线结构110的顶表面低的水平处的延伸部160a，因此可以防止储存节点160弯曲或倾斜。此外，可以通过经由延伸部160a确保储存节点160和储存节点接触插塞120的接触面积以及与相邻的储存节点和储存节点接触插塞120的重叠裕度来防止短路。另外，由于省略了过去形成于比位线结构110的顶表面更高水平的储存节点接触插塞2(SNC2)，因此可以减少加工步骤，确保加工裕度以及降低成本。此外，由于省略了储存节点接触插塞2(SNC2)，因此可以从根本上防止储存节点接触插塞2(SNC2)的缺陷。
虽然以上已经描述了本公开的各种实施例，但本领域的普通技术人员将容易理解，在不偏离本公开的范围或技术精神的情况下，可以进行各种改变或修改。
上述描述的本发明的实施例旨在说明而不是限制本发明。各种替代和等价物是可能的。本发明不受本文中所描述的实施例的限制。本发明也不限于任何特定类型的半导体器件。鉴于本公开，其他的增加、减少或修改是显而易见的，并且意在落入所附权利要求的范围内。

Claims (22)

1.一种半导体器件，包括：
储存节点接触孔，其设置在位线结构之间；
第一插塞，其填充所述储存节点接触孔的下部；
第二插塞，其从所述第一插塞突出；
绝缘层间隔物，其覆盖所述第二插塞的一个侧壁；以及
储存节点，其位于比所述第二插塞高的水平处，并且包括与所述第二插塞的另一侧壁和所述第一插塞的顶表面的一部分接触的延伸部。
2.根据权利要求1所述的半导体器件，其中，所述第二插塞的宽度小于所述第一插塞的宽度。
3.根据权利要求1所述的半导体器件，其中，所述第二插塞在垂直方向上从所述第一插塞突出。
4.根据权利要求1所述的半导体器件，其中，所述第二插塞的两个相对的侧壁与所述储存节点接触孔的两个相对的侧壁间隔开。
5.根据权利要求1所述的半导体器件，其中，所述绝缘层间隔物的顶表面、所述第二插塞的顶表面和所述位线结构的顶表面位于相同的水平处。
6.根据权利要求1所述的半导体器件，其中，所述位线结构包括位线接触件、位线和位线硬掩模的垂直层叠结构以及覆盖所述垂直层叠结构的侧壁的位线间隔物。
7.根据权利要求6所述的半导体器件，其中，所述位线间隔物包括气隙。
8.根据权利要求1所述的半导体器件，其中，所述第一插塞和所述第二插塞包括不同的材料。
9.根据权利要求1所述的半导体器件，其中，所述第一插塞包括含硅层和含金属层的层叠结构，或含硅层、金属硅化物和金属材料的层叠结构。
10.根据权利要求1所述的半导体器件，其中，所述第二插塞包括金属材料。
11.根据权利要求9所述的半导体器件，其中，所述金属材料包括氮化钛或钨。
12.一种半导体器件，包括：
储存节点接触孔，其设置在位线结构之间；
第一插塞，其填充所述储存节点接触孔的下部；
第二插塞，其从所述第一插塞突出；
绝缘层间隔物，其部分地覆盖所述第二插塞的一个侧壁并且部分地暴露所述第二插塞的所述一个侧壁；以及
储存节点，其具有与所述第二插塞的被暴露的侧壁接触的延伸部。
13.根据权利要求12所述的半导体器件，其中，所述绝缘层间隔物包括：第一部分，其顶表面位于与所述第二插塞的顶表面相同的水平处；以及第二部分，其顶表面位于比所述第二插塞的所述顶表面低的水平处。
14.根据权利要求12所述的半导体器件，其中，所述延伸部的宽度与所述储存节点的宽度相同。
15.根据权利要求12所述的半导体器件，其中，所述延伸部的底表面位于比所述第二插塞的顶表面低的水平处。
16.根据权利要求12所述的半导体器件，其中，所述延伸部的底表面的一部分与所述绝缘层间隔物的第二部分接触。
17.一种用于制造半导体器件的方法，所述方法包括：
在位线结构之间形成储存节点接触孔；
形成填充所述储存节点接触孔的下部的第一插塞；
在所述第一插塞上形成覆盖所述储存节点接触孔的侧壁的绝缘层间隔物以及在所述绝缘层间隔物之间填充所述储存节点接触孔的其余部分的第二插塞；
在所述第二插塞、所述绝缘层间隔物和所述位线结构上形成牺牲层；
形成穿通所述牺牲层的储存节点孔；
使由所述储存节点孔暴露的所述绝缘层间隔物凹陷；以及
在所述储存节点孔中形成储存节点。
18.根据权利要求17所述的方法，其中，在所述第一插塞上形成覆盖所述储存节点接触孔的侧壁的所述绝缘层间隔物以及在所述绝缘层间隔物之间填充所述储存节点接触孔的其余部分的所述第二插塞的步骤包括：
在所述第一插塞上形成绝缘层以覆盖所述储存节点接触孔；
通过刻蚀所述绝缘层形成覆盖所述储存节点接触孔的侧壁的所述绝缘层间隔物；以及
在所述第一插塞上形成所述第二插塞，所述第二插塞在所述绝缘层间隔物之间填充所述储存节点接触孔的其余部分。
19.根据权利要求17所述的方法，其中，使所述绝缘层间隔物凹陷的步骤包括使所述绝缘层间隔物凹陷以暴露所述第二插塞的侧壁的一部分。
20.根据权利要求17所述的方法，其中，使所述绝缘层间隔物凹陷的步骤包括去除与所述第二插塞的一个侧壁接触的全部绝缘层间隔物以暴露所述第一插塞的顶表面的一部分。
21.一种半导体器件，包括：
储存节点接触插塞，其设置在位线结构之间，所述储存节点接触插塞包括第一插塞和位于所述第一插塞的顶部上的第二插塞；
绝缘层间隔物，其覆盖所述第二插塞的第一侧壁；以及
储存节点，其包括上部和从所述上部突出的延伸部，其中所述延伸部覆盖所述第二插塞的第二侧壁。
22.根据权利要求21所述的半导体器件，
其中，所述第二插塞的横截面小于所述第一插塞的横截面，
其中，所述绝缘层间隔物与所述第一插塞的顶表面的未被所述第二插塞覆盖的第一部分接触，以及
其中，所述延伸部覆盖所述第一插塞的所述顶表面的未被所述第二插塞覆盖的第二部分。
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