KR102295481B1 - 반도체 소자 - Google Patents

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KR102295481B1
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Abstract

반도체 소자를 제공한다. 반도체 소자는 트랜지스터와 커패시터를 연결하는 콘택 플러그 및 콘택 패드를 포함한다. 콘택 패드가 에치백 공정을 통해 형성됨으로써, 콘택 플러그와 자기 정렬되며 추가 포토 공정을 생략할 수 있다. 커패시터의 하부 전극은 저면이 폐쇄된 실린더 형상의 하부와, 하부의 중심으로부터 일 측으로 벗어난 중심을 가지며 하부로부터 연장된 실린더 형상의 상부를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 커패시터를 포함하는 반도체 소자에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 실시예들은 반도체 소자를 제공한다. 상기 반도체 소자는: 기판 상에서, 제1 방향으로 연장하며 서로 평행한 제1 절연 패턴들; 인접한 제1 절연 패턴들 사이를 연결하는 제2 절연 패턴들; 상기 제1 및 제2 절연 패턴들에 의해 한정되는 제1 홀들의 하부를 채우며, 상기 제1 및 제2 절연 패턴들의 상부면보다 낮은 상부면을 갖는 콘택 패드들; 상기 제1 홀들 각각과 연통되며 상기 제1 홀들의 중심으로부터 일 측으로 이동한 중심을 갖는 제2 홀들을 포함하는 제3 절연 패턴; 및 상기 콘택 패드들 각각에 접하는 하부 전극을 포함하는 커패시터를 포함하되, 상기 하부 전극은, 상기 제3 절연 패턴의 제2 홀의 내측벽을 따라 위로 연장하는 상부와, 상기 제1 홀들 각각의 상부 내벽을 따라 컨포멀하게 형성된 하부를 포함한다.
본 발명의 일 실시예에 따르면, 상기 하부 전극의 하부는: 상기 콘택 패드와 접하는 제1 수평부; 상기 제3 절연 패턴의 저면에 접하는 제2 수평부; 상기 제1 및 제2 절연 패턴들 상부면에 접하는 제3 수평부; 및 상기 제1 및 제2 수평부들과, 상기 제1 및 제3 수평부들 사이를 연결하며, 상기 제2 홀들의 측벽에 접하는 수직부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극의 상부는, 상기 제2 및 제3 수평부들 각각으로부터 수직인 방향으로 연장할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 절연 패턴들 각각의 상부면은 상기 제2 절연 패턴들 각각의 상부면과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택 패드들 각각을 상기 기판의 상면에 수직인 방향으로 자른 단면의 관점에서, 상기 콘택 패드들 각각은 하부의 폭이 상부 폭보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 기판 상에서, 상기 제1 절연 패턴들 각각의 연장 방향과 실질적으로 동일한 방향으로 연장하며 서로 평행한 비트 라인들을 더 포함하되, 상기 제1 절연 패턴들 각각은 상기 비트 라인들 각각 상부에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 기판 표면에 형성된 제1 및 제2 불순물 영역들을 포함하는 다수의 트랜지스터들; 및 상기 제1 불순물 영역들 각각과 상기 콘택 패드들 각각을 전기적으로 연결하는 제1 콘택 플러그들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 기판 상에 배치되고, 상기 제1 방향으로 연장하며 서로 평행한 비트 라인들; 및 상기 비트 라인들 각각과 상기 제2 불순물 영역들을 각각 전기적으로 연결하는 제2 콘택 플러그들을 더 포함하되, 상기 제1 콘택 플러그들은 상기 비트 라인들 사이에 배치되며, 상기 제1 콘택 플러그들 및 상기 비트 라인들은 절연 스페이서들에 의해 서로 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 스페이서들 각각의 상부면은 상기 제1 및 제2 절연 패턴들 각각의 상부면보다 낮을 수 잇다.
본 발명의 일 실시예에 따르면, 상기 제1 홀들은 하부의 폭이 상부의 폭보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 커패시터는: 상기 하부 전극의 내측면 및 외측면을 따라 컨포멀하게 형성되는 유전막; 및 상기 유전막 상에 상기 하부 전극의 내부 및 외부를 덮는 상부 전극을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들은 반도체 소자를 제공한다. 상기 반도체 소자는: 기판에 제1 및 제2 불순물 영역들을 포함하는 트랜지스터; 상기 제1 불순물 영역들과 전기적으로 연결되며, 일 방향으로 연장하는 비트 라인들; 상기 비트 라인들 상에 각각 배치되며, 상기 일 방향으로 연장하는 제1 절연 패턴들; 인접한 제1 절연 패턴들 사이를 연결하며, 상기 제1 절연 패턴들과 함께 제1 홀들을 정의하는 제2 절연 패턴들; 상기 제1 홀들의 하부를 매립하며 상기 제2 불순물 영역들과 각각 전기적으로 연결되는 제1 콘택 플러그들; 상기 제1 콘택 플러그들 각각 상에서, 상기 제1 홀들의 일부를 매립하며, 상기 제1 및 제2 절연 패턴들 각각의 상부면보다 낮은 상부면을 갖는 콘택 패드들; 상기 제1 및 제2 절연 패턴들 상에 배치되고, 상기 제1 홀들의 중심으로부터 일 측으로 이동한 중심을 갖는 제2 홀들을 포함하는 제3 절연 패턴; 및 상기 콘택 패드들 각각 상에, 상기 제1 및 제2 홀들의 내측벽을 따라 컨포멀하게 형성된 하부 및 상기 하부로부터 위로 연장하는 상부를 포함하며 저면이 폐쇄된 실린더 구조의 하부 전극, 상기 하부 전극 상의 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 커패시터를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 제1 불순물 영역들 및 상기 비트 라인을 전기적으로 연결하는 제2 콘택 플러그들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 절연 패턴들 각각의 상부면은 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 비트 라인들 각각과 상기 제1 콘택 플러그들 각각 사이에 배치되는 콘택 스페이서들을 더 포함하되, 상기 콘택 스페이서들 각각의 상부면은 상기 제1 및 제2 절연 패턴들 각각의 상부면보다 낮을 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 트랜지스터와 커패시터를 연결하는 콘택 플러그 및 콘택 패드를 포함하는 반도체 소자에서, 상기 택 패드가 에치백 공정을 통해 형성됨으로써, 콘택 플러그와 자기 정렬되며 추가 포토 공정을 생략할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 1c는 도 1a의 반도체 소자를 II-II'으로 절단한 단면도이다.
도 1d는 도 1a의 반도체 소자를 III-III'으로 절단한 단면도이다.
도 1e는 도 1a의 반도체 소자의 일부를 확대한 사시도이다.
도 2a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 19b는 도 2a 내지 도 19a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 2c 내지 도 6c는 도 2a 내지 도 6a의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 7c 내지 도 19c는 도 7a 내지 도 19a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 1c는 도 1a의 반도체 소자를 II-II'으로 절단한 단면도이고, 도 1d는 도 1a의 반도체 소자를 III-III'으로 절단한 단면도이며, 도 1e는 도 1a의 반도체 소자의 일부를 확대한 사시도이다.
도 1a 내지 도 1e를 참조하면, 반도체 소자는, 기판(100), 트랜지스터들(TR), 비트 라인 구조물들(BLS), 커패시터들(CAP), 상기 트랜지스터들(TR) 및 상기 비트 라인 구조물들(BLS) 사이를 전기적으로 연결하는 제1 콘택 플러그들(124), 및 상기 트랜지스터들(TR) 및 상기 커패시터들(CAP) 사이를 전기적으로 연결하는 제2 콘택 플러그들(148)을 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘/게르마늄과 같은 반도체 기판이거나, SOI(silicon on isolator) 기판 또는 GOI(germanium on isolator) 기판일 수 있다.
상기 기판(100)에는 다수의 액티브 영역들(102)을 정의하는 소자 분리막(104)이 배치될 수 있다. 상기 소자 분리막(104)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 트랜지스터들(TR) 각각은, 게이트 절연막(106), 게이트 전극(108), 제1 캡핑 패턴(112) 및 제1 및 제2 불순물 영역들(110a, 110b)을 포함할 수 있다. 본 실시예에 따르면, 상기 트랜지스터(TR)의 채널이 상기 기판(100) 표면보다 아래에 형성되는 BCAT(buried channel array transistor)일 수 있다. 그러나, 본 발명에서 상기 트랜지스터(TR)를 BCAT으로 한정하지 않는다.
게이트 전극들(108)은 상기 기판(100)에 제1 방향(D1)으로 연장하는 리세스들 하부를 각각 채우며 배치될 수 있다. 상기 게이트 전극들(108) 각각의 상부면은 상기 기판(100) 표면보다 낮을 수 있다. 상기 게이트 전극들(108) 각각은 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
상기 게이트 절연막(106)은 상기 기판(100) 및 상기 게이트 전극들(108) 사이에 배치될 수 있다. 상기 게이트 절연막(106)은 실리콘 산화물 또는 실리콘 산질화물과 같은 절연물이나, 하프늄 산화물, 알루미늄 산화물 또는 지르코늄 산화물과 같은 금속 산화물을 포함할 수 있다.
상기 제1 캡핑 패턴들(112)은 상기 게이트 전극들(108) 상에서, 상기 리세스들의 상부를 각각 채우며 배치될 수 있다. 상기 제1 캡핑 패턴들(112) 각각의 상부면은 상기 기판(100) 표면보다 높거나 실질적으로 동일할 수 있다. 한편, 상기 제1 캡핑 패턴(112)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 제1 및 제2 불순물 영역들(110a, 110b)은 상기 게이트 전극(108)의 양측 액티브 영역(102)에 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(110a, 110b)은 소스 및/또는 드레인 영역들로 각각 기능할 수 있다.
상기 반도체 소자는, 인접한 제1 캡핑 패턴들(112) 사이를 연결하는 제1 절연 팬스들(114)(first insulating fences)을 더 포함할 수 있다. 상기 제1 절연 팬스들(114)은 상기 제2 콘택 플러그들(148) 사이를 절연하는 기능을 수행할 수 있다. 상기 제1 절연 팬스들(114) 각각은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 제1 콘택 플러그들(124)은 상기 트랜지스터(TR)의 제1 불순물 영역들(110a)과 상기 비트 라인 구조물(BLS)을 전기적으로 연결할 수 있다. 상기 제1 콘택 플러그들(124) 각각은 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
상기 반도체 소자는, 상기 제1 콘택 플러그들(124) 각각을 감싸는 제1 콘택 스페이서들(122)을 더 포함할 수 있다. 상기 제1 콘택 스페이서들(122) 각각은 상기 기둥 형상의 제1 콘택 플러그(124)의 외측면을 감쌀 수 있다. 상기 제1 콘택 스페이서(122)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 비트 라인 구조물들(BLS) 각각은, 비트 라인(BL), 제2 캡핑 패턴(126), 비트 라인 스페이서들(134)을 포함할 수 있다.
상기 비트 라인(BL)은 상기 트랜지스터(TR)의 제1 불순물 영역들(110a)과, 상기 제1 콘택 플러그들(124)에 의해 전기적으로 연결될 수 있다. 다수의 비트 라인들(BL) 각각은 서로 평행하며, 상기 제1 방향(D1)을 가로지르는 제2 방향(D2)으로 연장할 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직일 수 있다.
일 측면에 따르면, 상기 비트 라인(BL)은 제1 도전 패턴(128), 제2 도전 패턴(130) 및 제3 도전 패턴(132)이 순차적으로 적층된 구조를 가질 수 있다. 상기 제1 도전 패턴(128)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 도전 패턴(130)은 코발트 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드이나, 알루미늄 티타늄 질화물과 같은 질화물을 포함할 수 있다. 상기 제3 도전 패턴(132)은 텅스텐 실리사이드 또는 텅스텐을 포함할 수 있다. 본 실시예에서 상기 비트 라인(BL)이 다층 구조를 갖는 것으로 설명하고 있으나, 본 발명에서 비트 라인(BL)을 이로 한정하는 것은 아니다.
상기 제2 캡핑 패턴(126)은 상기 비트 라인(BL) 상에 배치될 수 있다. 따라서, 상기 제2 캡핑 패턴(126)은 상기 제2 방향(D2)으로 연장할 수 있다. 상기 제2 캡핑 패턴(126)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 비트 라인 스페이서들(134) 각각은 상기 비트 라인(BL) 및 상기 제2 캡핑 패턴(126) 양측면 상에 배치될 수 있다. 상기 비트 라인 스페이서들(134) 각각은 상기 제2 방향(D2)으로 연장하며, 서로 평행할 수 있다. 본 발명의 실시예들에 따르면, 상기 비트 라인 스페이서들(134) 각각은 상기 제2 캡핑 패턴(126)의 하부를 덮고, 상기 제2 캡핑 패턴(126)의 상부를 노출시킬 수 있다. 상기 비트 라인 스페이서들(134) 각각은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 반도체 소자는, 인접한 제2 캡핑 패턴들(126) 사이를 연결하는 제2 절연 팬스들(142)을 더 포함할 수 있다. 상기 제2 절연 팬스들(142)은 상기 제2 콘택 플러그들(148) 사이를 절연하는 기능을 수행할 수 있다. 상기 제2 절연 팬스들(142) 각각은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 일 측면에 따르면, 상기 제2 절연 팬스들(142) 각각의 상부면은 상기 제2 캡핑 패턴들(126) 각각의 상부면과 실질적으로 동일할 수 있다. 인접한 제2 캡핑 패턴들(126) 및 인접한 제2 절연 팬스들(142)에 의해 정의되는 홀은 상기 제2 콘택 플러그들(148) 각각을 노출시킬 수 있다.
상기 제2 콘택 플러그들(148)은 상기 제2 불순물 영역들(110b) 및 상기 커패시터들(CAP)을 각각 전기적으로 연결할 수 있다.
일 측면에 따르면, 상기 제2 콘택 플러그들(148) 각각은, 상부(148b)와 상기 상부(148b)보다 큰 폭을 갖는 하부(148a)를 포함할 수 있다. 예컨대, 상기 제2 콘택 플러그(148)의 상부(148b)는 기둥 형상을 가지며, 상기 제2 콘택 플러그(148)의 하부(148a)는 볼(ball) 형상을 가질 수 있다.
상기 제2 콘택 플러그(148)는 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다. 또한, 상기 하부(148a)가 상기 상부(148b)보다 넓은 폭의 볼 형상을 가짐으로써, 상기 도전물을 채우는 동안 상기 제2 콘택 플러그(148)의 하부에 보이드(void, VOD)가 형성될 수 있다.
상기 반도체 소자는, 상기 제2 콘택 플러그들(148) 각각을 감싸는 제2 콘택 스페이서들(140)을 더 포함할 수 있다. 상기 제2 콘택 스페이서들(140) 각각은 상기 제2 콘택 플러그(148)의 상부의 외측면을 감쌀 수 있다. 또한, 상기 제2 콘택 스페이서들(140) 각각은 상기 비트 라인 스페이서(134)와 상기 제2 콘택 플러그(148) 사이에 배치되어, 상기 제2 콘택 플러그들(148) 사이의 절연을 강화할 수 있다. 상기 제2 콘택 스페이서(140)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 콘택 스페이서들(140) 각각의 상부면은 상기 제2 콘택 플러그들(148) 각각의 상부면보다 높을 수 있다. 상기 제2 콘택 스페이서들(140) 각각의 상부면은 상기 비트 라인 스페이서들(134)의 상부면들 각각과 질적으로 동일하거나 낮을 수 있다.
일 측면에 따르면, 상기 제2 콘택 스페이서들(140) 각각은 다층 구조를 가질 수 있다. 상기 제2 콘택 스페이서(140)는, 상기 비트 라인 스페이서(134)와 접하는 제1 스페이서(136)와, 상기 제2 콘택 플러그(148)에 접하는 제2 스페이서(138)를 포함할 수 있다. 일 예로, 상기 제1 스페이서(136)는 실리콘 산화물을 포함하고, 상기 제2 스페이서(138)는 실리콘 질화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제2 콘택 플러그들(148)과 상기 커패시터들(CAP)을 전기적으로 각각 연결하는 콘택 패드들(158)을 더 포함할 수 있다. 상기 기판(100)의 표면에 수직한 방향으로 절단한 단면적 관점에서, 상기 콘택 패드들(158) 각각은 그 하부가 상부보다 좁은 'Y' 구조를 가질 수 있다. 구체적으로 상기 콘택 패드들(158) 각각의 하부는 상기 제2 콘택 스페이서(140)에 의해 정의되는 공간을 채우며, 상기 콘택 패드들(158) 각각의 상부는 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142)에 의해 정의되는 공간을 채울 수 있다. 이때, 상기 콘택 패드들(158) 각각의 상부면은 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 각각의 상부면보다 낮을 수 있다.
상기 콘택 패드들(158) 각각은 텅스텐 또는 구리와 같은 금속을 포함할 수 있다. 일 예로, 상기 제2 콘택 플러그들(148) 각각이 불순물이 도핑된 폴리실리콘을 포함하는 경우, 상기 제2 콘택 플러그들(148) 및 상기 콘택 패드들(158) 사이에 배리어 패턴들(156)이 각각 더 배치될 수 있다. 상기 배리어 패턴들(156) 각각은 상기 제2 콘택 플러그(148)의 상부면으로부터 상기 제2 콘택 스페이서(140) 상부 및 측면을 따라, 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 각각의 측면으로 연장할 수 있다. 상기 기판(100)의 표면에 수직인 방향으로 절단한 단면적 관접에서, 상기 배리어 패턴들(156) 각각은 'Y' 구조를 가질 수 있다. 또한, 상기 배리어 패턴들(156) 각각은 상기 커패시터들(CAP) 각각의 하부 전극(176)의 하부까지 연장될 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제2 캡핑 패턴들(126) 상에, 상기 콘택 패드들(158) 각각의 적어도 일부는 노출시키는 홀들을 포함하는 추가 절연 패턴(167)을 더 포함할 수 있다. 상기 추가 절연 패턴(167)은 상기 제2 캡핑 패턴들(126) 각각의 적어도 일부를 덮을 수 있다. 또한, 상기 추가 절연 패턴(167)은 상기 콘택 패드들(158) 각각과 이격되어 배치될 수 있다. 예컨대, 상기 추가 절연 패턴(167)의 홀들의 중심을 상기 콘택 패드들(158) 각각의 중심으로부터 일 측으로 쉬프트될(shifted) 수 있다.
상기 추가 절연 패턴(167)은 상기 제2 캡핑 패턴들(126)과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상기 추가 절연 패턴(167)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물을 포함할 수 있다.
상기 커패시터들(CAP) 각각은, 하부 전극(176), 유전막(178) 및 상부 전극(180)을 포함할 수 있다.
하부 전극들(176) 각각은 상기 콘택 패드들(158) 각각과 접하며 배치될 수 있다. 상기 기판(100)의 표면에 대하여 수직인 방향으로 절단한 단면적 관점에서, 상기 하부 전극들(176) 각각은 상기 콘택 패드들(158) 각각과 접하며 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142)에 의해 정의된 공간을 따라 연장하는 그 저면이 폐쇄된 하부(176a)와, 상기 하부(176a)로부터 상기 추가 절연 패턴(167)의 측면으로 연장되는 실린더 구조의 상부(176b)를 포함할 수 있다. 구체적으로 도 1e를 참조하면, 상기 하부 전극들(176) 각각의 하부(176a)는 상기 콘택 패드들(158) 각각의 상부면에 배치되는 제1 수평부(175a), 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 각각의 상부면에 배치되는 제2 수평부(175b), 상기 추가 절연 패턴(167)들 각각의 하부면에 배치되는 제3 수평부(175c), 및 상기 제1 및 제2 수평부들(175a, 175b) 사이와 상기 제1 및 제3 수평부들(175a, 175c) 사이를 연결하는 수직부(175d)를 포함할 수 있다. 상기 하부 전극들(176) 각각의 상부(176b)는 상기 하부 전극(176) 각각의 하부(176a)의 제2 및 제3 수평부들(176b, 176c)로부터 수직 방향으로 연장하는 구조를 가질 수 있다. 상기 하부 전극들(176) 각각의 상부(176b) 외측벽 아래에 추가 절연 패턴(167)이 배치될 수 있다. 하부 전극들(176) 각각의 상부(176b) 외측벽의 위 부분은 인접한 하부 전극들(176)과 마주할 수 있다.
상기 하부 전극(176)은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
상기 유전막(178)은 상기 하부 전극(176)의 내측면 및 외측면을 따라 컨포멀하게 형성될 수 있다. 상기 유전막(178)은 상기 하부 전극(176)의 내부를 완전하게 매립하지 않도록 형성될 수 있다. 상기 유전막(178)은 실리콘 산화물과 같은 저유전율 유전막(178)이나 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물과 같은 고유전율 유전막(178)을 사용할 수 있다.
상기 상부 전극(180)은 상기 유전막(178)이 형성된 하부 전극(176)의 내부를 매립하면서 상기 유전막(178) 상에 배치될 수 있다. 상기 상부 전극(180)은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
도 2a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 19b는 도 2a 내지 도 19a의 반도체 소자를 I-I'으로 절단한 단면도들이다. 도 2c 내지 도 6c는 도 2a 내지 도 6a의 반도체 소자를 II-II'으로 절단한 단면도들이다. 도 7c 내지 도 19c는 도 7a 내지 도 19a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 2a, 도 2b 및 도 2c를 참조하면, 기판(100) 상에 소자 분리막(104) 및 트랜지스터들(TR)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(100)에 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 절연물로 매립하여 다수의 액티브 영역들(102)을 정의하는 소자 분리막(104)을 형성할 수 있다. 상기 절연물은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
이어서, 상기 기판(100)을 식각하여, 상기 소자 분리막(104) 및 상기 액티브 영역들(102)을 제1 방향(D1)으로 가로지르는 리세스들(105)을 형성할 수 있다. 상기 리세스들(105)이 형성된 기판(100) 상에 컨포멀하게 게이트 절연막(106)을 형성할 수 있다. 일 예로, 열산화 공정으로, 실리콘을 포함하는 기판(100) 표면에 실리콘 산화막이 얇게 형성함으로써 게이트 절연막(106)을 형성할 수 있다. 다른 예로, 상기 리세스들(105)이 형성된 기판(100) 상에 증착 공정을 통해 상기 게이트 절연막(106)을 형성할 수 있다. 이 경우, 상기 게이트 절연막(106)은 실리콘 산화막, 하프늄 산화막, 알루미늄 산화막 또는 지르코늄 산화막 중 하나를 형성할 수 있다.
상기 게이트 절연막(106) 상에 상기 리세스들(105) 각각의 하부를 매립하는 게이트 전극들(108)을 형성할 수 있다. 상기 게이트 전극들(108) 각각은 각각은 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다. 상기 게이트 전극들(108) 각각의 양측 액티브 영역(102)에 불순물을 주입하여 제1 및 제2 불순물 영역들(110a, 110b)을 형성할 수 있다. 이로써, 상기 게이트 절연막(106), 상기 게이트 전극들(108), 상기 제1 및 제2 불순물 영역들(110a, 110b)을 포함하는 트랜지스터들(TR)을 형성할 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 게이트 전극(108) 상에, 상기 리세스들(105) 각각의 상부를 매립하는 제1 캡핑 패턴들(112)을 형성할 수 있다.
더욱 구체적으로, 상기 리세스들(105) 상부를 매립하도록 상기 기판(100) 상에 제1 절연막(도시되지 않음)을 형성할 수 있다. 상기 제1 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 상기 제1 절연막을 식각하여, 상기 게이트 전극들(108) 상에서 상기 제1 방향(D1)으로 연장하는 제1 캡핑 패턴들(112)을 형성할 수 있다. 상기 제1 캡핑 패턴들(112) 각각의 상부면은 상기 기판(100)의 표면보다 높을 수 있다.
일 측면에 따르면, 상기 제1 절연막을 식각할 때, 인접한 제1 캡핑 패턴들(112) 사이를 연결하며 제1 절연 팬스들(114)을 함께 형성할 수 있다. 상기 제1 절연 팬스들(114)은 상기 제2 불순물 영역들(110b)을 노출시킬 수 있다. 후속하여 형성되는 제2 콘택 플러그들(148) 사이를 전기적으로 절연시킬 수 있다. 상기 제1 절연 팬스들(114) 각각의 상부면은 상기 제1 캡핑 패턴들(112) 각각의 상부면과 실질적으로 동일할 수 있다.
이어서, 상기 제1 캡핑 패턴들(112) 및 상기 제1 절연 팬스들(114) 사이를 덮는 제1 층간 절연막(116)을 형성할 수 있다. 제1 층간 절연막(116)은 상기 제1 절연막과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 층간 절연막(116)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 예컨대, 상기 제1 캡핑 패턴들(112) 및 상기 제1 절연 팬스들(114) 각각이 실리콘 질화물을 포함하고, 상기 제1 층간 절연막(116)은 실리콘 산화물을 포함할 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제1 층간 절연막(116) 상에 제2 층간 절연막(118)을 형성한 후, 상기 제1 불순물 영역들(110a)을 노출시키는 제1 콘택 홀들(120)을 형성할 수 있다. 상기 제2 층간 절연막(118)은 상기 제1 절연막과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 층간 절연막(118)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 제1 콘택 홀들(120) 내측벽 각각에 제1 콘택 스페이서들(122)을 형성할 수 있다. 상세하게 설명하면, 상기 제1 콘택 홀들(120)이 형성된 제2 층간 절연막(118) 상에 컨포멀하게 제2 절연막(도시되지 않음)을 형성할 수 있다. 상기 제2 절연막은 상기 제1 및 제2 층간 절연막(116, 118)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 상기 제2 절연막을 이방성 식각하여, 상기 제1 콘택 홀들(120) 각각 내측벽에 상기 제1 콘택 스페이서들(122)을 각각 형성할 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 제1 콘택 홀들(120) 각각을 도전물로 채워 제1 콘택 플러그들(124)을 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 제1 콘택 플러그들(124) 각각에 전기적으로 연결되는 비트 라인 구조물(BLS)을 형성할 수 있다.
구체적으로 설명하면, 상기 제1 콘택 플러그들(124)이 형성된 제2 층간 절연막(118) 상에 도전막(도시되지 않음)을 형성할 수 있다. 상기 도전막은 다층 구조를 가질 수 있다. 예컨대, 상기 제2 층간 절연막(118) 상에 제1 도전막(도시되지 않음), 제2 도전막(도시되지 않음) 및 제3 도전막(도시되지 않음)을 순차적으로 형성할 수 있다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘을 포함하고, 상기 제2 도전막은 코발트 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드이나, 알루미늄 티타늄 질화물과 같은 질화물을 포함하고, 상기 제3 도전막은 텅스텐 실리사이드 또는 텅스텐을 포함할 수 있다.
상기 제3 도전막 상에 제3 절연막(도시되지 않음)을 형성할 수 있다. 상기 제3 절연막은 상기 제1 및 제2 층간 절연막들(116, 118) 각각과 식각 선택비를 갖는 물질을 가질 수 있다. 상기 제3 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 예컨대, 상기 제1 및 제2 층간 절연막들(116, 118) 각각이 실리콘 산화물을 포함하는 경우, 상기 제3 절연막은 실리콘 질화물을 포함할 수 있다.
상기 제3 절연막 상에 마스크 패턴(도시되지 않음)을 형성한 후, 상기 마스크 패턴(164)을 식각 마스크로 상기 제3 절연막, 상기 제3 도전막, 상기 제2 도전막 및 상기 제1 도전막을 식각하여, 제2 캡핑 패턴들(126), 제3 도전 패턴들(132), 제2 도전 패턴들(130) 및 제1 도전 패턴들(128)을 형성할 수 있다. 상기 제1 내지 제3 도전 패턴들(128, 130, 132)를 포함하는 비트 라인(BL)를 형성할 수 있다. 상기 비트 라인들(BL) 각각은 서로 평행하며, 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장할 수 있다.
이어서, 상기 비트 라인들(BL) 및 제2 캡핑 패턴들(126) 각각의 양측면에 비트 라인 스페이서들(134)을 형성하여, 비트 라인 구조물(BSL)를 형성할 수 있다. 구체적으로, 상기 비트 라인들(BL) 및 제2 캡핑 패턴들(126)이 형성된 제2 층간 절연막(118) 상에 제4 절연막(도시되지 않음)을 컨포멀하게 형성할 수 있다. 상기 제4 절연막은 제2 층간 절연막(118)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제4 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 예컨대, 상기 제2 층간 절연막(118)이 실리콘 산화물을 포함하는 경우, 상기 제4 절연막은 실리콘 질화물을 포함할 수 있다. 이어서, 상기 제4 절연막을 이방성 식각하여, 상기 제2 방향(D2)으로 연장하는 비트 라인 스페이서들(134)을 형성할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 인접한 제2 캡핑 패턴들(126) 사이에 배치되는 제2 절연 팬스들(142)과 제2 콘택 스페이서들(140)을 형성할 수 있다.
구체적으로 설명하면, 상기 비트 라인 구조물들(BLS) 상에 제5 절연막(도시되지 않음)을 형성할 수 있다. 상기 제5 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 상기 제5 절연막, 제1 및 제2 층간 절연막들(116, 118)을 식각하여, 상기 제2 절연 팬스들(142)을 형성할 수 있다. 인접한 제2 캡핑 패턴들(126) 및 인접한 제2 절연 팬스들(142)에 의해 예비 제2 콘택 홀들(144)이 한정될 수 있다. 상기 예비 제2 콘택 홀들(144) 각각은 상기 제1 불순물 영역들(110a)의 적어도 일부를 노출시킬 수 있다. 실시예들에 따르면, 상기 예비 제2 콘택 홀들(144)의 폭은 상부 및 하부가 실질적으로 동일할 수 있다.
상기 예비 제2 콘택 홀들(144) 내측벽 각각에 제2 콘택 스페이서들(140)을 형성할 수 있다. 상기 제2 콘택 스페이서들(140) 각각은 도시된 바와 같이 다층 구조를 가질 수 있다. 예컨대, 상기 제2 콘택 스페이서들(140) 각각은, 상기 예비 제2 콘택 홀(144) 내측면 상에 제1 스페이서(136) 및 제2 스페이서(138)가 순차적으로 배치될 수 있다. 상기 제1 및 제2 스페이서들(136, 138) 각각은 서로 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 상기 제1 및 제2 스페이서들(136, 138) 각각은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 예컨대, 상기 제1 스페이서(136)는 실리콘 산화물을 포함하고, 상기 제2 스페이서(138)는 실리콘 질화물을 포함할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 및 제2 층간 절연막들(116, 118)을 식각하여 상기 예비 제2 콘택 홀들(144)의 하부가 확장된 제2 콘택 홀들(146)을 각각 형성할 수 있다.
더욱 상세하게 설명하면, 상기 예비 제2 콘택 홀들(144)을 통해 상기 제1 및 제2 층간 절연막들(116, 118)을 등방성 식각하여, 상기 예비 제2 콘택 홀들(144) 각각의 하부를 확장할 수 있다. 일 예로, 상기 제1 및 제2 콘택 스페이서들(140)은 실리콘 질화물을 포함하고, 상기 제1 및 제2 층간 절연막들(116, 118)이 실리콘 산화물을 포함하는 경우, 상기 제1 및 제2 층간 절연막들(116, 118)이 식각되는 동안 상기 제1 및 제2 콘택 스페이서들(122, 140)은 실질적으로 식각되지 않을 수 있다. 상기 제2 콘택 홀들(146) 각각은 제1 폭(WT1)을 갖는 하부(146a)와 상기 제1 폭(WT1)보다 작은 제2 폭(WT2)을 갖는 상부(146b)를 포함할 수 있다. 또한, 상기 제2 콘택 홀(146)의 하부(146a)는 등방성 식각에 의해 볼 형상을 가질 수 있다.
상기 제2 콘택 스페이서들(140) 및 비트 라인 스페이서들(134) 상부의 일부를 식각하여 상기 제2 캡핑 패턴들(126) 각각의 상부가 노출될 수 있다. 실시예들에 따르면, 상기 식각 공정은 이방성 식각 공정으로 수행될 수 있다. 다른 실시예에 따르면, 상기 식각 공정은 상기 예비 제2 콘택 홀들(146)에서 제2 콘택 홀들(146)을 형성하는 공정에서 함께 수행될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 제2 콘택 홀들(146) 각각 매립하는 제2 콘택 플러그들(148)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 제2 콘택 홀들(146)이 매립하도록 상기 제2 캡핑 패턴들(126) 상에 제4 도전막(도시되지 않음)을 형성할 수 있다. 상기 제4 도전막은 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다. 상기 제4 도전막을 에치백하여, 상기 제2 콘택 스페이서들(140)의 상부를 노출시키는 제2 콘택 플러그들(148)을 각각 형성할 수 있다.
상기 제2 콘택 플러그들(148) 각각의 상부에서, 상기 제2 콘택 스페이서(140) 및 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142)에 의해 제3 콘택 홀들(150)이 각각 정의될 수 있다. 상기 제3 콘택 홀들(150)의 수직 단면은, 하부의 폭이 상부의 폭보다 작은 'Y'자 구조를 가질 수 있다.
한편, 상기 제2 콘택 홀들(146) 각각의 하부(146a)가 상부(146b)보다 넓은 폭(WT1>WT2)을 가짐으로써, 상기 제4 도전막을 상기 제2 콘택 홀들(146)에 형성하는 동안, 상기 제2 콘택 홀들(146) 각각의 하부에 보이드(VOD)가 형성될 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 제2 콘택 플러그들(148), 상기 제2 콘택 스페이서들(140), 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 상에 컨포멀하게 배리어막(152)을 형성할 수 있다. 상기 배리어막(152)은 상기 제3 콘택 홀들(150) 각각의 내부를 완전하게 매립하지 않을 수 있다. 상기 배리어막(152)은 티타늄 질화물을 포함할 수 있다.
이어서, 상기 배리어막(152) 상에 제3 콘택 홀들(150) 각각의 내부를 매립하는 제5 도전막(154)을 형성할 수 있다. 상기 제5 도전막(154)은 텅스텐 또는 구리와 같은 금속을 포함할 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 제5 도전막(154) 및 상기 배리어막(152)을 식각하여, 콘택 패드들(158) 및 배리어 패턴들(156)을 각각 형성할 수 있다.
더욱 상세하게 설명하면, 상기 제5 도전막(154) 및 상기 배리어막(152)을 에치백(etch back) 공정으로 식각할 수 있다. 우선 상기 배리어막(152)의 상부면이 노출될 때가지 상기 제5 도전막(154)의 상부면을 에치백하고, 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 상에 형성된 배리어막(152)을 에치백하여 상기 배리어 패턴들(156)을 형성할 수 있다. 이어서, 상기 제5 도전막(154)을 계속 에치백하여 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 각각의 상부면보다 낮은 상부면을 갖는 콘택 패드들(158)을 형성할 수 있다.
상기 콘택 패드들(158) 각각은 상기 제3 콘택 홀들(150) 각각의 하부를 채우며 형성될 수 있다. 즉, 상기 제3 콘택 홀들(150) 각각의 상부는 빈 공간일 수 있다.
상기와 같이, 상기 제3 콘택 홀들(150) 내부를 채우는 제5 도전막(154)을 형성한 후, 에치백 공정을 통해 상기 콘택 패드들(158)을 형성함으로써, 상기 제2 콘택 플러그들(148) 각각과 상기 콘택 패드들(158)이 자기 정렬될(self-aligned) 수 있다. 더불어, 상기 콘택 패드들(158)을 형성함에 있어서, 추가적인 마스크 패턴(164)을 사용하는 포토 공정을 생략할 수 있어 공정 비용을 감소시킬 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 제3 콘택 홀들(150) 각각에 제1 희생 패턴들(160)을 각각 형성한 후, 상기 제1 희생 패턴들(160), 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 상부에 제6 절연막(162)을 형성할 수 있다.
상세하게 설명하면, 상기 제3 콘택 홀들(150) 각각의 상부를 채우는 제1 희생막(도시되지 않음)을 형성할 수 있다. 상기 제1 희생막은 상기 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 희생막은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, SOH(spin on hardmask) 및 포토레지스트 물질로부터 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 제1 희생막을, 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 각각의 상부면이 노출될 때까지 식각하여, 상기 제1 희생 패턴들(160)을 형성할 수 있다.
이어서, 상기 제1 희생 패턴들(160), 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 상부에 상기 제6 절연막(162)을 형성할 수 있다. 상기 제6 절연막(162)은 상기 제1 희생막과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제6 절연막(162)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 제6 절연막(162) 상에 마스크 패턴(164)을 형성할 수 있다. 상기 마스크 패턴(164)은 상기 콘택 패드들(158)의 적어도 일부에 대응되는 위치를 노출시키는 개구들(166)을 포함할 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 상기 마스크 패턴(164)을 식각 마스크로 사용하여 상기 제6 절연막(162)을 식각하여, 상기 제2 캡핑 패턴들(126) 및 상기 제2 절연 팬스들(142) 각각의 상부의 적어도 일부와 상기 제1 희생 패턴들(160) 상부의 적어도 일부를 노출시키는 제4 콘택 홀들(168)을 포함하는 추가 절연 패턴(167)을 형성할 수 있다.
상기 제4 콘택 홀들(168) 각각은 상기 제1 희생 패턴들(160) 각각의 적어도 일부를 노출시킬 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 상기 제1 희생 패턴들(160)을 제거하여 상기 제3 콘택 홀들(150) 각각의 상부를 재오픈할 수 있다. 일 예로, 상기 제1 희생 패턴들(160) 각각은 습식 식각과 같은 등방성 식각에 의해 제거될 수 있다.
도시된 바와 같이, 상기 제4 콘택 홀들(168) 및 상기 제3 콘택 홀들(150) 각각은 서로 연통될 수 있다. 또한, 상기 제4 콘택 홀들(168) 각각의 중심은 상기 제3 콘택 홀들(150) 각각의 중심으로부터 일 측으로 쉬프트될(shifted) 수 있다.
상기 마스크 패턴(164)을 제거할 수 있다. 일 예로, 상기 상기 마스크 패턴(164)은 상기 제1 희생 패턴들(160)과 함께 제거될 수 있다. 다른 예로, 상기 마스크 패턴(164)은 상기 추가 절연 패턴(167)을 형성한 후, 상기 제1 희생 패턴들(160)과 다른 공정으로 제거될 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 상기 추가 절연 패턴(167) 상에 제2 희생 패턴(170)을 형성할 수 있다.
상세하게 설명하면, 상기 추가 절연 패턴(167) 상에 제2 희생막(도시되지 않음)을 형성한 후, 상기 제2 희생막을 패터닝하여 상기 제4 콘택 홀들(168)에 대응되는 위치에 스토리지 홀들(storage holes, 172)을 갖는 제2 희생 패턴(170)을 형성할 수 있다. 상기 제2 희생막은 상기 추가 절연 패턴(167), 상기 제2 캡핑 패턴들(126), 상기 제2 절연 팬스들(142) 및 상기 콘택 패드들(158)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 희생막은 리콘 산화물, 실리콘 질화물, 실리콘 질산화물, SOH(spin on hardmask) 및 포토레지스트 물질로부터 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 17a, 도 17b 및 도 17c를 참조하면, 상기 제2 희생 패턴(170), 상기 추가 절연 패턴(167), 상기 제2 캡핑 패턴들(126), 상기 제2 절연 팬스들(142) 및 상기 콘택 패드들(158) 상에 컨포멀하게 하부 전극막(174)을 형성할 수 있다. 상기 하부 전극막(174)은 상기 제2 희생 패턴(170)의 스토리지 홀들(172)과 제3 및 제4 홀들(150, 168)을 완전하게 매립하지 않을 수 있다.
상기 하부 전극막(174)은 원자층 증착(atomic layer deposition: ALD) 공정 또는 화학 기상 증착(chemical vapor deposition: CVD) 공정으로 형성될 수 있다.
상기 하부 전극막(174)은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
도 18a, 도 18b 및 도 18c를 참조하면, 상기 하부 전극막(174)을 식각하여, 하부 전극들(176)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 스토리지 홀들(172)과 상기 제3 및 제4 홀들(150, 158)을 완전하게 매립하는 제3 희생막(도시되지 않음)을 형성할 수 있다. 상기 제3 희생막은 상기 제2 희생막과 실질적으로 동일한 물질을 포함할 수 있으며, 상기 상기 추가 절연 패턴(167), 상기 제2 캡핑 패턴들(126), 상기 제2 절연 팬스들(142) 및 상기 콘택 패드들(158)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제3 희생막은 리콘 산화물, 실리콘 질화물, 실리콘 질산화물, SOH(spin on hardmask) 및 포토레지스트 물질로부터 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
이어서, 상기 하부 전극막(174)의 상부면이 노출될 때까지 상기 제3 희생막을 에치백하여 제3 희생 패턴들(도시되지 않음)을 형성할 수 있다. 상기 제2 희생 패턴(170)의 상부면이 노출되도록 상기 하부 전극막(174)의 상부면을 식각하여 상기 하부 전극들(176)을 형성할 수 있다.
상기 하부 전극들(176)을 형성한 후, 상기 제2 희생 패턴(170) 및 제3 희생 패턴을 제거할 수 있다.
도 19a, 도 19b 및 도 19c를 참조하면, 상기 하부 전극들(176)의 외측벽 및 내측벽을 따라 컨포멀하게 유전막(178)을 형성한 후, 상기 하부 전극들(176) 내부와 상기 하부 전극들(176) 사이를 매립하는 상부 전극(180)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TR: 트랜지스터
BLS: 비트 라인 구조물
CAP: 커패시터
110a, 110b: 제1 및 제2 불순물 영역들
112: 제1 캡핑 패턴
114: 제1 절연 팬스
124: 제1 콘택 플러그
126: 제2 캡핑 패턴
142: 제2 절연 팬스
148: 제2 콘택 플러그
158: 콘택 패드
167: 추가 절연 패턴
176: 하부 전극

Claims (10)

  1. 기판 상에서, 제1 방향으로 연장하며 서로 평행한 제1 절연 패턴들;
    인접한 제1 절연 패턴들 사이를 연결하는 제2 절연 패턴들;
    상기 제1 및 제2 절연 패턴들에 의해 한정되는 제1 홀들의 하부를 채우며, 상기 제1 및 제2 절연 패턴들의 상부면보다 낮은 상부면을 갖는 콘택 패드들;
    상기 제1 홀들 각각과 연통되며 상기 제1 홀들의 중심으로부터 일 측으로 이동한 중심을 갖는 제2 홀들을 포함하는 제3 절연 패턴; 및
    상기 콘택 패드들 각각에 접하는 하부 전극을 포함하는 커패시터를 포함하되,
    상기 하부 전극은, 상기 제3 절연 패턴의 제2 홀의 내측벽을 따라 위로 연장하는 상부와, 상기 제1 홀들 각각의 상부 내벽을 따라 컨포멀하게 형성된 하부를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 전극의 하부는,
    상기 콘택 패드와 접하는 제1 수평부;
    상기 제3 절연 패턴의 저면에 접하는 제2 수평부;
    상기 제1 및 제2 절연 패턴들 상부면에 접하는 제3 수평부; 및
    상기 제1 및 제2 수평부들과, 상기 제1 및 제3 수평부들 사이를 연결하며, 상기 제2 홀들의 측벽에 접하는 수직부를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 하부 전극의 상부는, 상기 제2 및 제3 수평부들 각각으로부터 수직인 방향으로 연장하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 절연 패턴들 각각의 상부면은 상기 제2 절연 패턴들 각각의 상부면과 실질적으로 동일한 반도체 소자.
  5. 제1항에 있어서,
    상기 콘택 패드들 각각을, 상기 기판의 상면에 수직한 방향으로 자른 단면의 관점에서, 상기 콘택 패드들 각각은 하부의 폭이 상부 폭보다 작은 반도체 소자.
  6. 제1항에 있어서,
    상기 기판 상에서, 상기 제1 절연 패턴들 각각의 연장 방향과 실질적으로 동일한 방향으로 연장하며 서로 평행한 비트 라인들을 더 포함하되,
    상기 제1 절연 패턴들 각각은 상기 비트 라인들 각각 상부에 배치되는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 표면에 형성된 제1 및 제2 불순물 영역들을 포함하는 다수의 트랜지스터들; 및
    상기 제1 불순물 영역들 각각과 상기 콘택 패드들 각각을 전기적으로 연결하는 제1 콘택 플러그들을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 방향으로 연장하며 서로 평행한 비트 라인들; 및
    상기 비트 라인들 각각과 상기 제2 불순물 영역들을 각각 전기적으로 연결하는 제2 콘택 플러그들을 더 포함하되,
    상기 제1 콘택 플러그들은 상기 비트 라인들 사이에 배치되며, 상기 제1 콘택 플러그들 및 상기 비트 라인들은 절연 스페이서들에 의해 서로 전기적으로 절연되는 반도체 소자.
  9. 제8항에 있어서,
    상기 절연 스페이서들 각각의 상부면은 상기 제1 및 제2 절연 패턴들 각각의 상부면보다 낮은 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 홀들은 하부의 폭이 상부의 폭보다 작은 반도체 소자.
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