CN113345895A - 存储器装置及其制造方法 - Google Patents
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Abstract
本发明公开一种存储器装置及其制造方法，存储器装置包含基底、位线、第一绝缘膜、第二绝缘膜、第三绝缘膜和接触件。位线设置于基底上方。第一绝缘膜设置于位线的侧壁上。第二绝缘膜设置于第一绝缘膜上，其中第二绝缘膜的材料与第一绝缘膜的材料不同，且第二绝缘膜的顶表面低于第一绝缘膜的顶表面。第三绝缘膜设置于第二绝缘膜上，其中第三绝缘膜的材料与第二绝缘膜的材料不同，且第三绝缘膜的顶表面低于第一绝缘膜的顶表面。接触件设置于基底上方且邻近位线，其中接触件具有下部低于第三绝缘膜的顶表面和上部高于第三绝缘膜的顶表面，且接触件的下部的宽度小于接触件的上部的宽度。
Description
技术领域
本发明是关于半导体制造技术，特别是有关于存储器装置及其制造方法。
背景技术
随着半导体装置尺寸的微缩，制造半导体装置的难度也大幅提升，半导体装置的制作工艺期间可能产生缺陷，而这些缺陷可能会造成装置的效能降低或损坏。举例来说，由于尺寸缩减，元件之间的对准变得困难，而容易在装置中产生漏电或短路的问题。因此，必须持续改善半导体装置，以提升良率并改善制作工艺宽裕度。
发明内容
根据本发明的一些实施例，提供存储器装置。此存储器装置包含设置于基底上方的位线(bit line)；设置于位线的侧壁上的第一绝缘膜；设置于第一绝缘膜上的第二绝缘膜，其中第二绝缘膜的材料与第一绝缘膜的材料不同，且第二绝缘膜的顶表面低于第一绝缘膜的顶表面；设置于第二绝缘膜上的第三绝缘膜，其中第三绝缘膜的材料与第二绝缘膜的材料不同，且第三绝缘膜的顶表面低于第一绝缘膜的顶表面；以及设置于基底上方且邻近位线的接触件，其中接触件具有下部低于第三绝缘膜的顶表面和上部高于第三绝缘膜的顶表面，且接触件的下部的宽度小于接触件的上部的宽度。
根据本发明的一些实施例，提供存储器装置的制造方法。此方法包含在基底上形成位线；在位线上依序形成第一绝缘膜、第二绝缘膜和第三绝缘膜，其中第一绝缘膜的材料和第三绝缘膜的材料与第二绝缘膜的材料不同；蚀刻第二绝缘膜的顶部和第三绝缘膜的顶部以露出第一绝缘膜的顶部；在第一绝缘膜的顶部上形成保护膜之后，再次蚀刻第三绝缘膜以降低第三绝缘膜的高度；移除保护膜；再次蚀刻第二绝缘膜以降低第二绝缘膜的高度；以及在基底上方形成接触件邻近位线，其中接触件的下部的宽度小于接触件的上部的宽度。
附图说明
以下将配合所附图式详述本发明之实施例。应注意的是，依据产业上的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。
图1A～图1B是根据一些实施例绘示在制造存储器装置的各个阶段之剖面示意图。
图2A～图2F是根据一些实施例绘示在制造存储器装置的各个阶段之剖面示意图。
符号说明：
100，200：存储器装置
102：基底
104：隔离结构
106，112：绝缘层
108：间隔物
110：位线接触件
114：阻障层
116：位线
118：遮罩层
120：第一绝缘膜
122：第二绝缘膜
124：第三绝缘膜
126：接触插塞
128：保护层
130：凹槽
132：沟槽
134：衬层
136：接触件
H1，H2，H3，H4：高度
W1，W2：宽度
具体实施方式
图1A～图1B是根据一些实施例绘示在制造存储器装置100的各个阶段之剖面示意图。如图1A所示，存储器装置100包含基底102，在基底102中形成隔离结构104以电性隔离元件。在一些实施例中，在基底102上设置遮罩层(未绘示)，接着使用上述遮罩层作为蚀刻遮罩进行蚀刻制作工艺，以将基底102蚀刻出沟槽(未绘示)。
根据一些实施例，如图1A所示，在沟槽填入绝缘材料，以形成隔离结构104。
然后，根据一些实施例，在基底102上形成绝缘层106。可以藉由沉积制作工艺在基底102上形成绝缘材料，并将绝缘材料图案化，以在预定的位置形成绝缘层106。然后在基底102中形成间隔物108以及位于间隔物108之间的位线接触件110。
然后，在绝缘层106上形成绝缘层112。
继续参照图1A，在绝缘层106和位线接触件110上依序形成阻障层114、位线116和遮罩层118。在一些实施例中，阻障层114的材料包含钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、类似的材料或前述之组合，
位线116的材料可以包含导电材料，例如掺杂或未掺杂的多晶硅、金属、类似的材料或前述之组合。遮罩层118的材料可以包含氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述之组合。然后，可以在同一道蚀刻制作工艺中蚀刻绝缘层112、阻障层114、位线116和遮罩层118，以及可以在同一道蚀刻制作工艺中蚀刻位线接触件110、阻障层114、位线116和遮罩层118。
然后，根据一些实施例，在位线接触件110、绝缘层112、阻障层114、位线116和遮罩层118的侧壁上依序形成第一绝缘膜120、第二绝缘膜122和第三绝缘膜124。具体而言，如图1A所示，第一绝缘膜120覆盖遮罩层118的顶表面，第二绝缘膜122位于第一绝缘膜120上，且第三绝缘膜位于第二绝缘膜122上。
根据一些实施例，第一绝缘膜120的材料和第二绝缘膜122的材料不同，且第二绝缘膜122的材料和第三绝缘膜124的材料不同。在一些实施例中，第一绝缘膜120的材料和第三绝缘膜124的材料相同。举例来说，第一绝缘膜120的材料和第三绝缘膜124的材料可以包含氮化物，例如氮化硅，且第二绝缘膜122的材料可以包含氧化物，例如氧化硅。
然后，根据一些实施例，如图1B所示，在基底102上形成接触插塞126邻近位线116。如图1B所示，接触插塞126位于相邻的位线116之间。
然后，根据一些实施例，如图1B所示，藉由蚀刻制作工艺移除接触插塞126的上部，以形成沟槽(未绘示)。然后，根据一些实施例，在沟槽132中顺应性地形成衬层134。在一些实施例中，衬层134的材料包含钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、类似的材料或前述之组合。
然后，根据一些实施例，在沟槽的剩余部分形成接触件136。
然后，根据一些实施例，在接触件136上形成与接触件136电性连接的其他元件，例如电容。然而，在这些实施例中，当这些元件未对准接触件136的顶表面时，容易产生漏电或短路等问题，造成存储器装置100失效。
或者，根据另一些实施例，为了避免前述未对准所产生的问题，在形成与接触件136电性连接的其他元件之前，在接触件136上形成额外的导电材料(未绘示)，以电性连接接触件136和这些元件。然而，在形成额外导电材料的实施例中，不仅增加制作工艺步骤，在这些制作工艺步骤期间也可能伴随产生缺陷或其他问题，进而降低存储器装置100的可靠度。因此，本发明进一步提供以下的实施例，改善上述问题。
图2A～图2F是根据一些其他实施例绘示半导体装置200的剖面示意图。图2A系接续图1A的制作工艺步骤，为简化起见，以下将以相同符号描述相同元件。这些元件的形成方式和材料如前所述，在此不重复叙述。
相较于图1B直接在接触件136上形成元件，以下的实施例将进一步调整接触件136的形状，以使得后续形成的元件可以更容易与接触件136电性连接。
根据一些实施例，如图2A所示，藉由蚀刻制作工艺移除接触插塞126的一部分以露出第三绝缘膜124的顶部，且接触插塞126的剩余部分覆盖第三绝缘膜124的侧壁。如图2A所示，露出的第三绝缘膜124的顶部具有高度H1，其系从第三绝缘膜124的顶表面量测至接触插塞126的顶表面，而第三绝缘膜124整体具有高度H2，其系从第三绝缘膜124的顶表面量测至第三绝缘膜124的底表面。根据一些实施例，高度H1对高度H2的比例在约0.05至约0.26的范围，例如约H2高度为约150nm，H1高度为约20nm。
然后，根据一些实施例，如图2B所示，藉由蚀刻制作工艺移除第二绝缘膜122的顶部和第三绝缘膜124的顶部，以露出第一绝缘膜120的顶部。在一些实施例中，第二绝缘膜122的顶表面和第三绝缘膜124的顶表面大致上对齐接触插塞126的顶表面，如图2B所示。具体而言，被接触插塞126覆盖的部分不会受到蚀刻制作工艺的影响，因此可以藉由调整接触插塞126的高度来调整第二绝缘膜122的顶表面和第三绝缘膜124的顶表面的位置。
然后，根据一些实施例，如图2C所示，在露出的第一绝缘膜120的顶部上形成保护膜128，以保护第一绝缘膜120不受到后续蚀刻制作工艺的影响。保护膜128可以选用较容易形成于第一绝缘膜120上的材料，而不需要使用额外的蚀刻制作工艺。举例来说，当第一绝缘膜120包含氮化物时，保护膜128的材料可以包含碳链化合物，例如CxHy。在一些实施例中，可以藉由施加含碳气体以形成保护膜128，例如CH4、CH3F、类似的材料或前述之组合。
然后，根据一些实施例，如图2D所示，使用对氮化物和氧化物具有不同蚀刻选择比的蚀刻制作工艺再次蚀刻第三绝缘膜124以降低第三绝缘膜124的高度。在一些实施例中，第三绝缘膜124的再次蚀刻在第二绝缘膜122和接触插塞126之间形成凹槽130，且凹槽130露出第二绝缘膜122的侧壁的一部分。如图2D所示，第二绝缘膜122的露出部分具有高度H3，亦即凹槽130的深度，其系从第二绝缘膜122的顶表面量测至第三绝缘膜124的顶表面。第二绝缘膜122具有高度H4，其系从第二绝缘膜122的顶表面量测至第二绝缘膜122的底表面。根据一些实施例，高度H3对高度H4的比例在约0.02至约0.1的范围，例如约H3高度为约10nm，H4高度为约145nm。
然后，根据一些实施例，如图2E所示，移除保护膜128以再次露出第一绝缘膜120的顶部。在一些实施例中，可以藉由灰化制作工艺移除保护膜128。然后，根据一些实施例，再次蚀刻第二绝缘膜122以移除第二绝缘膜122的露出部分，并降低第二绝缘膜122的高度，使得第二绝缘膜122的顶表面大致上对齐第三绝缘膜124的顶表面。如图2E所示，在蚀刻制作工艺之后，第二绝缘膜122的顶表面和第三绝缘膜124的顶表面低于第一绝缘膜120的顶表面。此外，可以在保护膜128的移除之前或之后蚀刻第二绝缘膜。
然后，根据一些实施例，藉由蚀刻制作工艺移除接触插塞126的上部，以形成沟槽132。如图2E所示，接触插塞126的顶表面低于第二绝缘膜122的顶表面和第三绝缘膜124的顶表面。
然后，根据一些实施例，如图2F所示，在沟槽132中顺应性地形成衬层134，并且在沟槽132的剩余部分中形成接触件136，其中接触件136形成于基底102上方且邻近位线116。在一些实施例中，如图2F所示，接触件136的两侧皆具有阶梯状的侧壁，但本发明不限于此。举例来说，接触件136可以只在一侧形成阶梯状的侧壁。
如图2F所示，衬层134设置于第一绝缘膜120和接触件136之间，且覆盖第二绝缘膜122的顶表面和第三绝缘膜124的顶表面，进一步延伸至第三绝缘膜124和接触件136之间以及接触件136和接触插塞126之间。
根据一些实施例，如图2F所示，接触件136的下部低于第二绝缘膜122的顶表面和第三绝缘膜124的顶表面，且接触件136的上部高于第二绝缘膜122的顶表面和第三绝缘膜124的顶表面。接触件的下部具有宽度W1，且接触件136的上部具有宽度W2。在一些实施例中，接触件136的下部的宽度W1小于接触件136的上部的宽度W2。举例来说，接触件136的下部的宽度W1对接触件136的上部的宽度W2的比值在约1.1至1.8的范围，例如W1宽度为约50nm，W2宽度为约35nm相较于在图1B中的接触件136的顶表面的宽度大致上等于接触件136的底表面的宽度，在图2A～图2F中的实施例增加了图2F中的接触件136的顶表面的宽度，使后续形成于接触件136上的元件较容易对准接触件136。因此，可以改善制作工艺宽裕度，进而提升存储器装置200的可靠度。
综上所述，本发明提供的存储器装置的制造方法藉由移除绝缘膜的一部分来增加接触件的顶表面的宽度，而上宽下窄的接触件使得后续形成于接触件上的元件(例如电容)与接触件的电性连接变得容易，因此可以改善制作工艺宽裕度，进而提升存储器装置的可靠度。
Claims (10)
1.一种存储器装置，其特征在于，所述的存储器装置包括：
一位线，设置于一基底上方；
一第一绝缘膜，设置于所述的位线的一侧壁上；
一第二绝缘膜，设置于所述的第一绝缘膜上，其中所述的第二绝缘膜的材料与所述的第一绝缘膜的材料不同，且所述的第二绝缘膜的一顶表面低于所述的第一绝缘膜的一顶表面；
一第三绝缘膜，设置于所述的第二绝缘膜上，其中所述的第三绝缘膜的材料与所述的第二绝缘膜的材料不同，且所述的第三绝缘膜的一顶表面低于所述的第一绝缘膜的所述的顶表面；以及
一接触件，设置于所述的基底上方且邻近所述的位线，其中所述的接触件具有一下部低于所述的第三绝缘膜的所述的顶表面和一上部高于所述的第三绝缘膜的所述的顶表面，且所述的接触件的下部的宽度小于所述的接触件的上部的宽度。
2.如权利要求1所述的存储器装置，其特征在于，所述的接触件具有阶梯状的侧壁。
3.如权利要求1所述的存储器装置，其特征在于，所述的第三绝缘膜的一顶表面大致上对齐所述的第二绝缘膜的顶表面。
4.如权利要求1所述的存储器装置，其特征在于，所述的第一绝缘膜和所述的第三绝缘膜包括氮化物，且所述的第二绝缘膜包括氧化物。
5.如权利要求1所述的存储器装置，其特征在于，所述的存储器装置更包括一遮罩层设置于所述的位线上，且所述的第一绝缘层、所述的第二绝缘层和所述的第三绝缘层位于所述的遮罩层的侧壁上。
6.一种存储器装置的制造方法，其特征在于，所述的存储器装置的制造方法包括：
在一基底上形成一位线；
在所述的位线上依序形成一第一绝缘膜、一第二绝缘膜和一第三绝缘膜，其中所述的第一绝缘膜的材料和所述的第三绝缘膜的材料与所述的第二绝缘膜的材料不同；
蚀刻所述的第二绝缘膜的一顶部和所述的第三绝缘膜的一顶部以露出所述的第一绝缘膜的一顶部；
在所述的第一绝缘膜的顶部上形成一保护膜之后，再次蚀刻所述的第三绝缘膜以降低所述的第三绝缘膜的高度；
移除所述的保护膜；
再次蚀刻所述的第二绝缘膜以降低所述的第二绝缘膜的高度；以及
在所述的基底上方形成一接触件邻近所述的位线，其中所述的接触件的一下部的宽度小于所述的接触件的一上部的宽度。
7.如权利要求6所述的存储器装置的制造方法，其特征在于，所述的接触件的所述的下部低于所述的第三绝缘膜的一顶表面，且所述的接触件的所述的上部高于所述的第三绝缘膜的所述的顶表面。
8.如权利要求6所述的存储器装置的制造方法，其特征在于，所述的保护层的材料包括碳。
9.如权利要求6所述的存储器装置的制造方法，其特征在于，所述的第三绝缘膜的再次蚀刻露出所述的第二绝缘膜的侧壁。
10.如权利要求6所述的存储器装置的制造方法，其特征在于，所述的制造方法更包括在形成所述的接触件之前，在所述的第一绝缘膜和所述的第三绝缘膜上顺应性地形成一衬层。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1959953A (zh) * | 2005-11-01 | 2007-05-09 | 尔必达存储器株式会社 | 制造半导体器件的方法 |
| KR20150118485A (ko) * | 2014-04-14 | 2015-10-22 | 삼성전자주식회사 | 반도체 소자 |
| US20170005097A1 (en) * | 2015-06-30 | 2017-01-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US20170018553A1 (en) * | 2015-07-14 | 2017-01-19 | Samsung Electronics Co., Ltd. | Semiconductor device including capacitor and method of manufacturing the same |
| CN106941097A (zh) * | 2016-01-05 | 2017-07-11 | 华邦电子股份有限公司 | 半导体装置及其制造方法 |
| US20190088739A1 (en) * | 2017-09-19 | 2019-03-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
-
2020
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1959953A (zh) * | 2005-11-01 | 2007-05-09 | 尔必达存储器株式会社 | 制造半导体器件的方法 |
| KR20150118485A (ko) * | 2014-04-14 | 2015-10-22 | 삼성전자주식회사 | 반도체 소자 |
| US20170005097A1 (en) * | 2015-06-30 | 2017-01-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US20170018553A1 (en) * | 2015-07-14 | 2017-01-19 | Samsung Electronics Co., Ltd. | Semiconductor device including capacitor and method of manufacturing the same |
| CN106941097A (zh) * | 2016-01-05 | 2017-07-11 | 华邦电子股份有限公司 | 半导体装置及其制造方法 |
| US20190088739A1 (en) * | 2017-09-19 | 2019-03-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
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