CN1959953A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明的目标是提供通过以下形成防止接触插塞和位线之间短路的高可靠性接触插塞的方法：应用关于氮化硅膜具有100以上蚀刻速率比的材料作为形成自动对准接触插塞的层间膜。在形成位线之后，所述位线的顶面和侧面被氮化硅膜覆盖，形成由无定形碳膜组成的牺牲层间膜，以便覆盖位线的整个表面，并且通过按顺序蚀刻牺牲层间膜和下层的层间绝缘膜形成接触孔，由此形成电容接触插塞。然后，通过去除牺牲层间膜形成电容接触插塞的柱，在柱上形成第三层间绝缘膜，并且从其表面去除部分的第三层间绝缘膜，由此暴露电容接触插塞的表面。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法，具体地涉及制造其中自动对准所形成的细微电容接触的短裕量增加的DRAM(动态随机存取存储器)的方法。
背景技术
在最近的DRAM中，COB(位线上电容器)构造的采用已变为主流，因为易于确保电容器的容量。在COB构造的存储单元中，形成在半导体基片表面上的字线，经由层间绝缘膜布置在字线上以便与字线正交的位线，以及经由层间绝缘膜形成在位线之上的电容器，是主要的组成元件。为了确保不和字线与位线形成短路，存在于最高位置中的电容器经由接触插塞(contact plug)连接到半导体基片，所述接触插塞是通过穿过线之间的间隙形成的。
在下文中，将通过使用图1中显示的截面图进一步描述上述COB构造的存储单元。在平行于字线(垂直于位线)的方向上以截面的方式显示图1。
元件隔离区102，以及由n型扩散层组成的漏极103和源极104，提供在p型半导体基片101表面的规定区域中。成为字线的第一互连层105经由半导体基片101的表面上形成的栅极绝缘膜提供，并且第一互连层105被第一层间绝缘膜106覆盖。在第一层间绝缘膜106的规定区域中提供第一接触插塞107和108。在第一接触插塞107、108和第一层间绝缘膜的表面上提供第二层间绝缘膜109，并且提供成为位线接触插塞的第二接触插塞110，以便建立到第一接触插塞107的连接。在第二接触插塞110上提供成为位线的第二互连层111，并且第二互连层被第三层间绝缘膜112覆盖。在第三层间绝缘膜112中提供成为电容接触插塞的第三接触插塞113，以便建立到第二互连层111之间的第一接触插塞108的连接。在第三接触插塞113和第三层间绝缘膜的表面上提供第四层间绝缘膜114，在第四层间绝缘膜中的对应于第三接触插塞的位置处提供圆柱孔，并且在圆柱孔的内表面上提供电容器的下电极115，以便建立到第三接触插塞的连接。提供电容绝缘膜116和上电极117以便覆盖下电极115。进而，经由第五层间绝缘膜118提供第三互连层119，由此就形成了COB构造的存储单元。
在上述COB构造的DRAM中，因为对改进集成度的要求，存储单元在尺寸方面正在持续降低。因为这个原因，供每个组成元件用的平面区域也必须降低，并且上述接触插塞中的每一个的形成也已变得非常困难。具体地，在相邻位线(第二互连层)之间形成的电容接触插塞(第三接触插塞)的形成中，有必要增加隔离位线和电容器的层间绝缘膜的厚度，以便确保电容器的制造裕量，并且因为这个原因，工作裕量变小，从而将电容接触插塞的形成带入到更加困难的境地。采用了SAC(自动对准接触)方法以便减少这种困难。
在下文中，将通过使用图2A-2E中显示的一系列步骤的截面图来详细地描述通过传统SAC方法制造电容接触插塞的方法。在这些附图中，半导体基片和半导体基片上形成的字线被省略。
首先，如图2A所示，在覆盖字线的第一层间绝缘膜106的规定区域中形成第一接触插塞107和108。下一步，形成由具有150nm厚度的氧化硅膜组成的第二层间绝缘层109，并且形成第二接触插塞110，以便建立到第一接触插塞107的连接。然后，形成具有70nm厚度的金属材料膜，其变为位线，并且在这个膜之上进一步形成具有60nm厚度的氮化硅膜120。通过光刻法和干蚀刻加工氮化硅膜120和金属材料膜，由此形成位线111。然后，通过公知方法形成由具有20nm厚度的氮化硅膜121组成的侧壁。
下一步，如图2B所示，在总体之上形成由具有800nm厚度的氧化硅膜组成的第三层间绝缘膜112，通过CMP(化学机械抛光)方法平整化其表面，以便剩余的膜厚度提供400nm的第三层间绝缘膜112。在第三层间绝缘膜112之上形成具有80nm厚度的硅膜122。进而，形成光致抗蚀剂123，并通过公知方法形成规定的图案。
下一步，如图2C所示，通过使用光致抗蚀剂123作为掩模干蚀刻硅膜122，并且图案被转印。在其上已转印图案的硅膜122被用作硬掩模以干蚀刻下层绝缘膜。然后，蚀刻由具有400nm厚度的氧化硅膜组成的第三层间绝缘膜112和由具有150nm厚度的氧化硅膜组成的第二层间绝缘膜109，并形成接触孔124。此时，覆盖位线111的氮化硅膜120和121具有比氧化硅膜低的蚀刻速率，因而能够以自动对准的方式形成氧化硅膜的接触孔，并且即使当接触孔124的端部存在于位线111之上时，也不会暴露位线111。
下一步，如图2D所示，以掩埋接触孔124的方式形成包含磷的多晶硅膜125。随后，如图2E所示，通过CMP方法去除表面上的多晶硅125，并且形成由多晶硅制成的第三接触插塞113。
在日本专利申请特开2001-102550和日本专利申请特开2004-304141中公开了与上述方法类似的形成接触插塞的方法。
然而，随着小型化的进展，甚至通过使用上述SAC方法，形成高可靠性的接触孔也已变得困难。在SAC方法中，通过用具有比氧化硅膜低的蚀刻速率的氮化硅膜覆盖位线，确保在蚀刻氧化硅膜期间不暴露位线。干蚀刻中氧化硅和氮化硅之间的蚀刻速率比大约为5到7，并且即使通过改变干蚀刻条件，也难以显著改变这个值。这是因为氧化硅和氮化硅两者都是硅化合物，并且在干蚀刻的环境中难以扩大蚀刻速率方面的差。在下文中，将对在使用上述现有技术时的这种条件下，剩余在图2C中的圆圈标记A所指示的部分中的位线上的氮化硅膜的厚度进行研究。
在暴露位线上形成的氮化硅膜的表面之后必须蚀刻的氧化硅膜的厚度总数为280nm，其中，60nm用于氮化硅膜的厚度，70nm用于位线的厚度，并且150nm用于第二层间绝缘膜的厚度。如果氧化硅膜和氮化硅膜之间的蚀刻速率比为7，则在氧化硅膜蚀刻280nm期间，氮化硅膜蚀刻大约40nm。因为位线上形成的氮化硅膜的厚度为60nm，所以剩余具有20nm厚度的氮化硅膜。如果剩余具有20nm厚度的氮化硅膜，则在图2E中的圆圈标记A所指示的部分中，在第三接触插塞113和位线111之间没有发生短路。
然而，当接触孔直径降低时，接触孔越深，蚀刻速率将越低，并且维持上述蚀刻速率比变得不可能。亦即，在图2C中显示的第二层间绝缘膜的蚀刻中，蚀刻速率变得更低，并且关于氮化硅膜的蚀刻速率比降低到大约4。结果，在暴露第一接触插塞108的表面之前，位线上形成的具有60nm厚度的氮化硅膜被完全蚀刻，从而造成下述问题：在圆圈标记A所指示的部分中，第三接触插塞113和位线111形成短路。尽管通过增加氮化硅膜的厚度能够在一定程度上解决这个问题，但是会引发另外的问题；例如，第三层间绝缘膜112的形成会不希望地变得困难。
考虑到上述问题，本发明的目标是要提供通过以下形成防止接触插塞和位线之间短路的高可靠性的接触插塞的方法：应用具有大蚀刻速率的材料，以便在形成接触插塞的层间膜中关于氮化硅膜的蚀刻速率比无穷大，以防止在蚀刻层间膜期间蚀刻氮化硅膜，结果是确保了剩余在位线上的氮化硅膜的厚度。本发明的目标同样是要提供制造其中使用了形成接触插塞的这种方法的半导体器件的方法。
发明内容
为了实现上述目标，本发明的制造半导体器件的方法包含至少以下步骤：在半导体基片上形成多个字线，并且形成覆盖所述字线整个表面的第一层间绝缘膜；在所述第一层间绝缘膜的多个规定区域中，形成建立到所述半导体基片的连接的第一接触插塞；在所述第一接触插塞和所述第一层间绝缘膜的整个表面上形成由氧化硅膜组成的第二层间绝缘膜，并且在所述第二层间绝缘膜的多个规定区域中，形成建立到所述第一接触插塞的部分的连接的位线接触插塞；在所述位线接触插塞上形成位线；形成覆盖所述位线整个表面的无定形碳膜；通过在所述无定形碳膜的多个规定区域中穿透所述无定形碳膜和所述第二层间绝缘膜，形成建立到所述第一接触插塞的部分的连接的电容接触插塞；在形成所述电容接触插塞之后去除所述无定形碳膜，以形成所述电容接触插塞的柱(column)；在形成所述柱之后，在所述电容接触插塞的所述柱的整个表面上形成由氧化硅膜组成的第三层间绝缘膜，并且从其表面去除所述第三层间绝缘膜的部分，以暴露所述电容接触插塞的表面；在所述电容接触插塞和所述第三层间绝缘膜的整个表面上形成第四层间绝缘膜，并且在所述第四层间绝缘膜的规定区域中形成圆柱孔，以暴露所述第三接触孔的表面；在所述圆柱孔的内表面上形成电容器的下电极；以及在包括所述下电极表面的整个表面上形成电容绝缘膜和所述电容器的上电极。
在形成无定形碳膜之前的阶段，用碳化硅膜覆盖位线的顶面和侧面。
进一步，形成所述电容接触插塞的所述步骤可以包含以下步骤：在所述无定形碳膜中形成第一接触孔；其后在包括所述第一接触孔内表面的整个表面上形成绝缘膜；其后在所述绝缘膜中形成第二接触孔；以及形成所述电容接触插塞。
根据本发明，以第一接触插塞上形成的第二层间绝缘膜上形成的位线的顶面和侧面被氮化硅覆盖的方式，形成由无定形碳制成的牺牲层间膜。因为能够用诸如氧、氢和氨之类的不含卤素气体的气体干蚀刻无定形碳，所以可以在无定形碳中形成接触孔，而丝毫不蚀刻覆盖位线的氮化硅膜。因此，变得可以使具有足够厚度的氮化硅膜保留在位线上，并且这提供了下述优点：可以防止接触插塞和位线形成短路。同样，在形成接触插塞之后，可以通过使用氧等，仅选择性地去除无定形碳，而不对其他结构施加负面影响。然后，可以形成由氧化硅制成的层间绝缘膜以便覆盖接触插塞，因此，这提供了下述优点：通过使用传统技术，能够执行随后的电容形成步骤。
根据本发明，在第一接触插塞的表面上形成第二层间绝缘膜，并且在第二层间绝缘膜上形成无定形碳，由此以无定形碳没有与第一接触插塞直接相接触的方式形成接触孔。因此，可以避免下述问题：在以无定形碳与第一接触插塞直接相接触的方式形成接触孔的情况下，难以确保第一接触插塞和电容接触插塞之间的导通状态。
附图说明
图1是解释COB构造的DRAM单元构造的截面图；
图2A到2E是解释传统问题的一系列步骤的截面图；
图3A到3K是解释本发明的第一实施例的一系列步骤的截面图；
图4A到4F是解释本发明的第二实施例的一系列步骤的截面图。
具体实施方式
在下文中，将通过使用附图来详细地描述本发明的实施例。
<实施例1>
首先，通过使用图3A到3K中显示的一系列步骤的截面图，将给出本发明的第一实施例的描述，其中，无定形碳用于形成接触孔的牺牲层间膜。顺便提及，直到形成字线的第一互连层的形成为止的步骤被省略。
首先，如图3A所示，在由氧化硅制成的第一层间绝缘膜106的规定区域中，形成由多晶硅制成的第一接触插塞107和108，在第一接触插塞之上形成由具有150nm厚度的氧化硅膜组成的第二层间膜109，并且在第二层间绝缘膜的规定区域中形成第二接触插塞，其成为位线接触插塞。能够通过以下形成位线接触插塞：在形成接触孔之后，通过使用CVD(化学气相沉积)方法，掩埋氮化钛和钨。下一步，通过溅射方法层压具有10nm厚度的氮化钨膜具有60nm厚度的钨膜，以形成成为位线的第二互连层111。进而，通过使用等离子体CVD方法沉积具有100nm厚度的氮化硅膜120，并且在氮化硅膜上形成光致抗蚀剂图案123。优选地，根据需要，在形成光致抗蚀剂图案之前，在氮化硅膜120上形成抗反射膜。
下一步，如图3B所示，以光致抗蚀剂图案123用作掩模的方式，通过使用包含氟的气体等离子体，干蚀刻氮化硅膜120。随后，通过以下形成位线111：以氮化硅膜120用作掩模的方式，通过使用包含氯的气体等离子体，干蚀刻第二互连层111。在这个阶段，保留在位线111上的氮化硅膜的厚度为60nm。
下一步，如图3C所示，通过公知方法在位线111和氮化硅膜120上形成侧壁121。通过CVD方法形成的具有20nm厚度的氮化硅膜用作侧壁121。在这个阶段，位线111的顶面和侧面被氮化硅膜覆盖。
下一步，如图3D所示，形成由具有300nm厚度的无定形碳膜126组成的牺牲层间膜。在具有300nm厚度的无定形碳膜126的形成中，可以通过使用丁烷(C4H10)作为原料气体在550℃的温度下使用等离子体CVD方法。除了丁烷之外还可以使用氢化碳气体作为原料气体。在这个阶段，被氮化硅膜覆盖的位线111完全被由无定形碳膜126组成的牺牲层间膜所覆盖。下一步，通过等离子体CVD方法形成具有70nm厚度的氧化硅膜127。
下一步，如图3E所示，通过公知的光刻方法形成光致抗蚀剂图案123，并且以光致抗蚀剂图案用作掩模的方式，通过使用包含氟的气体等离子体，干蚀刻氧化硅膜127。通常，在以诸如位线111之类的金属存在于下层中的方式进行光刻法的情况下，照射光从金属反射，从而对光致抗蚀剂图案的形成施加了负面影响，因此，有必要在光致抗蚀剂之下提供具有大约100nm厚度的抗反射层。然而，因为无定形碳膜126具有光吸收效应，所以无定形碳膜的使用具有能够省略形成抗反射层的优点。在这个实施例中，通过等离子体CVD方法提供具有15nm厚度的非常薄的氮化硅膜作为抗反射层(附图中未显示)。
下一步，如图3F所示，通过使用氧化硅膜127作为掩模，干蚀刻由无定形碳膜126组成的牺牲层间膜，并且形成第一接触孔128。因为无定形碳膜126的组成元素是碳，所以可以通过包含氧或氢的气体等离子体进行蚀刻。因为蚀刻气体既不包含氟也不包含氯，所以氧化硅膜109和127以及氮化硅膜120和121一点也不被蚀刻。因此，可以以关于氧化硅膜和氮化硅膜基本上无穷大的选择比(蚀刻速率比)蚀刻无定形碳膜。在这个实施例中，通过使用氧和氩气的混合气体等离子体进行蚀刻。作为等离子体条件，压力为15毫乇，高频功率为300W，并且温度为20℃。除了上述混合气体之外，还可以使用氢和氮、氨等的混合气体。在干蚀刻无定形碳膜126期间，光致抗蚀剂123被完全蚀刻并消失。
下一步，如图3G所示，干蚀刻暴露于第一接触孔128底部的第二层间绝缘膜109以形成第二接触孔129，由此暴露第一接触插塞108。在第二层间绝缘膜109的干蚀刻中，八氟化五碳(C5F8)用作主要蚀刻气体。压力为40毫乇。在这个实施例中，第二层间绝缘膜109的厚度为150nm。因此，如果氧化硅膜关于氮化硅膜的蚀刻速率比为4，则位线111上的氮化硅膜120被蚀刻38nm，并且可以造成具有22nm厚度的氮化硅膜，由此能够维持足够的绝缘性质。在第二层间绝缘膜109的蚀刻期间，用作蚀刻掩模的氧化硅膜127被同时蚀刻并自动消失。
下一步，如图3H所示，通过CVD方法形成含磷的硅膜以便掩埋第一接触孔128，其后通过公知方法回蚀刻已在表面上形成的硅膜，由此形成由多晶硅制成的第三接触插塞113。尽管在沉积期间能够以多晶状态形成第三接触插塞113，但是同样可以以无定形状态形成第三接触插塞，并且在稍后的步骤中通过热处理进行多晶化。因为无定形碳膜126是以550℃形成的，所以希望以较低的温度形成硅膜，以便防止无定形碳膜126热变形。尽管大约600℃的温度对于形成多晶状态下的硅膜是必要的，但是无定形状态下的硅膜能够以530℃形成，并且无定形碳膜126丝毫没有被热变形。因此，优选地以无定形状态形成硅膜。
下一步，如图3I所示，完全去除由无定形碳膜126组成的牺牲层间膜。因为能够以与形成接触孔相同的方式通过氧等而不使用诸如氟之类的卤族元素去除无定形碳膜126，所以能够进行无定形碳膜的去除，而对第三接触插塞113、氮化硅膜120和121以及氧化硅膜109没有任何负面影响。通过去除无定形碳膜126，形成了第三接触插塞113的柱。
下一步，如图3J所示，通过使用甲硅烷(SiH4)和氧作为原料气体，通过HDP(高密度等离子体)-CVD方法形成由具有350nm厚度的氧化硅膜组成的第三层间绝缘膜112，以便完全覆盖第三接触插塞113。
下一步，如图3K所示，通过CMP方法抛光第三层间绝缘膜112的表面，并且暴露第三接触插塞113的表面。在下文中，如图1所示，能够通过以下制造构成DRAM的半导体器件：通过公知的方法，进行第四层间绝缘膜114的形成，圆柱孔的形成，电容器的下电极115的形成，电容绝缘膜116和上电极117的形成，第五层间绝缘膜118的形成，以及第三互连层119的形成。
根据这个实施例，以第一接触插塞108上形成的第二层间绝缘膜109上形成的位线111的顶面和侧面被氮化硅膜120和121覆盖的方式，形成由无定形碳膜126组成的牺牲层间膜。因为能够用诸如氧、氢和氨之类的不包含卤素气体的气体干蚀刻无定形碳膜126，所以可以在无定形碳膜中形成接触孔128，而丝毫没有蚀刻覆盖位线111的氮化硅膜120和121。因此，变得可以使具有足够厚度的氮化硅膜120和121保留在位线111上，并且这提供了下述优点：可以防止第三接触插塞113和位线111形成短路。同样，在形成第三接触插塞113之后，可以通过使用氧等仅去除无定形碳126，而不对其他结构施加负面影响。然后，可以形成由氧化硅膜组成的第三层间绝缘膜112以便覆盖第三接触插塞113，因此，这提供了下述优点：通过使用传统技术，能够进行随后的电容形成步骤。
根据这个实施例，在第一接触插塞108的表面上形成第二层间绝缘膜109，并且在第二层间绝缘膜上形成无定形碳膜126，由此以无定形碳膜126没有与第一接触插塞108直接相接触的方式形成接触孔128和129。因此，这提供了可以避免下述问题的优点：在以无定形碳膜126与第一接触插塞108直接相接触的方式形成接触孔的情况下，难以确保第一接触插塞108和第三接触插塞113之间的导通状态。
<实施例2>
在上述第一实施例中，在无定形碳膜中以及在第二层间绝缘膜中形成接触孔之后，形成由硅膜组成的第三接触插塞。因为无定形碳膜是通过等离子体CVD方法形成的，所以阶梯覆盖变得有点差。例如，如果形成无定形碳膜以便覆盖密集排列的位线，则不可能完全掩埋相邻位线之间的间隔，由此担心产生砂眼(void)。如果产生砂眼，则在砂眼中形成硅膜，并且这可能引发相邻接触插塞形成短路的问题。
在这个第二实施例中，将给出下述方法的描述，通过所述方法，在无定形碳膜中形成第一接触孔之后，用绝缘膜覆盖第一接触孔的侧壁，即使在无定形碳膜中产生砂眼，砂眼也被绝缘膜堵塞，并且然后，进行第二接触孔的形成和由硅膜组成的第三接触插塞的形成。
通过使用图4A到4F中显示的一系列步骤的截面图来描述第二实施例。顺便提及，直到在无定形碳膜126中形成接触孔为止的步骤与实施例1中的相同，并且它们的描述被省略。
首先，如图4A所示，通过使用氧化硅膜127作为掩模，在由无定形碳膜126组成的牺牲层间膜中形成第一接触孔128，并且然后，形成具有10nm厚度的氧化硅膜130。通过使用四乙氧基硅烷(TEOS：Si(OC2H5)4)作为原料气体，通过等离子体CVD方法能够形成氧化硅膜130。膜形成温度为450℃。由于氧化硅膜130的形成，即使当无定形碳膜126的砂眼存在于相邻氮化硅膜121之间时，砂眼也能够被氧化硅膜130堵塞。除了等离子体CVD方法之外，能够使用ALD(原子层沉积)方法等。
下一步，如图4B所示，通过干蚀刻已存在于第一接触孔128底部的氧化硅膜130和由氧化硅膜组成的第二层间绝缘膜109，形成第二接触孔129。表面上的氧化硅膜130和127被蚀刻并自动消失。无定形碳膜126的侧壁和氮化硅膜121的侧壁上的氧化硅膜130保留。因此，维持了砂眼被堵塞的状况。
下一步，如图4C所示，形成由硅膜组成的第三接触插塞113。
下一步，如图4D所示，无定形碳膜126被去除，以形成第三接触插塞113的柱。第三接触插塞113侧壁上的氧化硅膜130保留。
下一步，如图4E所示，通过HDP-CVD方法形成由氧化硅膜组成的第三层间绝缘膜112。
下一步，如图4F所示，通过CMP方法抛光第三层间绝缘膜，并且暴露第三接触插塞113的表面。此后，以与实施例1中相同的方法，能够制造半导体器件。

Claims (10)

1.一种形成接触插塞的方法，包括至少以下步骤：
(1)在第一绝缘膜中形成第一接触插塞；
(2)在所述第一绝缘膜和所述第一接触插塞上形成第二绝缘膜；
(3)在所述第二绝缘膜上形成无定形碳膜；
(4)在所述无定形碳膜中形成第一接触孔；
(5)使用在其中形成所述第一接触孔的所述无定形碳膜作为蚀刻掩模，干蚀刻所述第二绝缘膜，以在所述第一接触孔之下形成第二接触孔，并且暴露所述第一接触插塞的表面；以及
(6)通过在暴露所述第一接触插塞表面的所述第一接触孔和所述第二接触孔中掩埋半导体，形成第二接触插塞。
2.一种制造半导体器件的方法，包括至少以下步骤：
(1)在半导体基片上形成多个第一互连层，并且形成覆盖所述第一互连层的第一层间绝缘膜；
(2)在所述第一层间绝缘膜的多个规定区域中，形成建立到所述半导体基片的连接的第一接触插塞；
(3)在所述第一接触插塞和所述第一层间绝缘膜上形成第二层间绝缘膜，并且在所述第二层间绝缘膜的多个规定区域中，形成建立到所述第一接触插塞的部分的连接的第二接触插塞；
(4)在所述第二接触插塞上形成第二互连层；
(5)形成覆盖所述第二互连层的牺牲层间膜；以及
(6)通过在所述牺牲层间膜的多个规定区域中穿透所述牺牲层间膜和所述第二层间绝缘膜，形成建立到所述第一接触插塞的部分的连接的第三接触插塞；
其中，所述牺牲层间膜由无定形碳制成。
3.一种制造半导体器件的方法，包括至少以下步骤：
(1)在半导体基片上形成多个第一互连层，并且形成覆盖所述第一互连层整个表面的第一层间绝缘膜；
(2)在所述第一层间绝缘膜的多个规定区域中，形成建立到所述半导体基片的连接的第一接触插塞；
(3)在所述第一接触插塞和所述第一层间绝缘膜的整个表面上形成第二层间绝缘膜，并且在所述第二层间绝缘膜的多个规定区域中，形成建立到所述第一接触插塞的部分的连接的第二接触插塞；
(4)在所述位第二触插塞上形成第二互连层；
(5)形成覆盖所述第二互连层整个表面的牺牲层间膜；
(6)通过在所述牺牲层间膜的多个规定区域中穿透所述牺牲层间膜和所述第二层间绝缘膜，形成建立到所述第一接触插塞的部分的连接的第三接触插塞；
(7)在形成所述第三接触插塞之后去除所述牺牲层间膜，以形成所述第三接触插塞的柱；以及
(8)在形成所述柱之后，在所述第三接触插塞的所述柱的整个表面上形成第三层间绝缘膜，并且暴露所述第三接触插塞的表面；
其中，所述牺牲层间膜由无定形碳制成。
4.一种制造半导体器件的方法，包括至少以下步骤：
(1)在半导体基片上形成多个字线，并且形成覆盖所述字线整个表面的第一层间绝缘膜；
(2)在所述第一层间绝缘膜的多个规定区域中，形成建立到所述半导体基片的连接的第一接触插塞；
(3)在所述第一接触插塞和所述第一层间绝缘膜的整个表面上形成第二层间绝缘膜，并且在所述第二层间绝缘膜的多个规定区域中，形成建立到所述第一接触插塞的部分的连接的位线接触插塞；
(4)在所述位线接触插塞上形成位线；
(5)形成覆盖所述位线整个表面的牺牲层间膜；
(6)通过在所述牺牲层间膜的多个规定区域中穿透所述牺牲层间膜和所述第二层间绝缘膜，形成建立到所述第一接触插塞的部分的连接的电容接触插塞；
(7)在形成所述电容接触插塞之后去除所述牺牲层间膜，以形成所述电容接触插塞的柱；
(8)在形成所述柱之后，在所述电容接触插塞的所述柱的整个表面上形成第三层间绝缘膜，并且从其表面去除所述第三层间绝缘膜的部分，以暴露所述电容接触插塞的表面；
(9)在所述电容接触插塞和所述第三层间绝缘膜的整个表面上形成第四层间绝缘膜，并且在所述第四层间绝缘膜的规定区域中形成圆柱孔，以暴露所述第三接触孔的表面；
(10)在所述圆柱孔的内表面上形成电容器的下电极；以及
(11)在包括所述下电极表面的整个表面上形成电容绝缘膜和所述电容器的上电极，
其中，所述牺牲层间膜由无定形碳制成。
5.根据权利要求2所述的制造半导体器件的方法，其中，在形成所述牺牲层间膜之前，用氮化硅膜覆盖所述第二互连层的顶面和侧面。
6.根据权利要求3所述的制造半导体器件的方法，其中，在形成所述牺牲层间膜之前，用氮化硅膜覆盖所述第二互连层的顶面和侧面。
7.根据权利要求4所述的制造半导体器件的方法，其中，在形成所述牺牲层间膜之前，用氮化硅膜覆盖所述位线的顶面和侧面。
8.根据权利要求2所述的制造半导体器件的方法，其中，形成所述第三接触插塞的所述步骤包括以下步骤：在所述牺牲层间膜中形成第一接触孔；其后在包括所述第一接触孔内表面的整个表面上形成绝缘膜；其后在所述绝缘膜中形成第二接触孔；以及形成所述第三接触插塞。
9.根据权利要求3所述的制造半导体器件的方法，其中，形成所述第三接触插塞的所述步骤包括以下步骤：在所述牺牲层间膜中形成第一接触孔；其后在包括所述第一接触孔内表面的整个表面上形成绝缘膜；其后在所述绝缘膜中形成第二接触孔；以及形成所述第三接触插塞。
10.根据权利要求4所述的制造半导体器件的方法，其中，形成所述电容接触插塞的所述步骤包括以下步骤：在所述牺牲层间膜中形成第一接触孔；其后在包括所述第一接触孔内表面的整个表面上形成绝缘膜；其后在所述绝缘膜中形成第二接触孔；以及形成所述电容接触插塞。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409288B (zh) * 2007-10-09 2010-12-01 海力士半导体有限公司 具有接触稳定性的半导体器件及其制造方法
CN103367232A (zh) * 2012-03-29 2013-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106356329A (zh) * 2015-07-16 2017-01-25 中芯国际集成电路制造(上海)有限公司 铜互连的电介质覆盖层的形成方法
CN109698164A (zh) * 2017-10-20 2019-04-30 三星电子株式会社 集成电路器件及制造其的方法
CN113345895A (zh) * 2020-02-18 2021-09-03 华邦电子股份有限公司 存储器装置及其制造方法
WO2022062548A1 (zh) * 2020-09-24 2022-03-31 长鑫存储技术有限公司 存储器的制造方法和存储器
US11856758B2 (en) 2020-09-24 2023-12-26 Changxin Memory Technologies, Inc. Method for manufacturing memory and same
US11974427B2 (en) 2020-09-09 2024-04-30 Changxin Memory Technologies, Inc. Manufacturing method of a memory and a memory
US11985815B2 (en) 2020-09-24 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing memory and same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772126B2 (en) * 2006-10-19 2010-08-10 Qimonda Ag Hard mask arrangement, contact arrangement and methods of patterning a substrate and manufacturing a contact arrangement
JP2008306067A (ja) * 2007-06-08 2008-12-18 Elpida Memory Inc コンタクトプラグの形成方法および半導体装置の製造方法
JP2009259949A (ja) * 2008-04-15 2009-11-05 Elpida Memory Inc 半導体装置の製造方法
KR101973077B1 (ko) * 2012-01-18 2019-04-29 삼성디스플레이 주식회사 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법
KR20130107628A (ko) * 2012-03-22 2013-10-02 삼성디스플레이 주식회사 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법
TWI727618B (zh) * 2020-01-20 2021-05-11 華邦電子股份有限公司 記憶體裝置及其製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10199978A (ja) * 1997-01-14 1998-07-31 Sony Corp 半導体装置及びその製造方法
JPH10335592A (ja) * 1997-06-05 1998-12-18 Sony Corp 半導体装置の製造方法
JPH1187493A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体装置の製造方法
KR100327123B1 (ko) * 1998-03-30 2002-08-24 삼성전자 주식회사 디램셀캐패시터의제조방법
KR100284905B1 (ko) * 1998-10-16 2001-04-02 윤종용 반도체 장치의 콘택 형성 방법
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
JP2001102550A (ja) * 1999-09-02 2001-04-13 Samsung Electronics Co Ltd 自己整合コンタクトを有する半導体メモリ装置及びその製造方法
JP2001217403A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
JP2001338977A (ja) * 2000-05-29 2001-12-07 Mitsubishi Electric Corp 半導体装置の製造方法
JP2002110791A (ja) * 2000-09-28 2002-04-12 Nec Corp 半導体装置及びその製造方法
KR100343148B1 (ko) * 2000-11-10 2002-07-06 윤종용 반도체 소자의 콘택패드 형성방법
JP2002222858A (ja) * 2001-01-25 2002-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3827603B2 (ja) * 2002-04-05 2006-09-27 エルピーダメモリ株式会社 半導体装置の製造方法
US6710398B2 (en) * 2002-07-23 2004-03-23 Intelligent Sources Development Corp. Scalable stack-type DRAM memory structure and its manufacturing methods
JP2004119644A (ja) * 2002-09-26 2004-04-15 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
KR100499161B1 (ko) 2003-03-31 2005-07-01 삼성전자주식회사 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법
US20050085072A1 (en) * 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
JP4282450B2 (ja) 2003-12-01 2009-06-24 エルピーダメモリ株式会社 半導体装置の製造方法
JP2005197547A (ja) * 2004-01-09 2005-07-21 Elpida Memory Inc 半導体装置の製造方法
US7115993B2 (en) * 2004-01-30 2006-10-03 Tokyo Electron Limited Structure comprising amorphous carbon film and method of forming thereof
KR100607174B1 (ko) * 2004-02-24 2006-08-01 삼성전자주식회사 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을갖는 반도체 장치들 및 그 제조 방법들
KR100672780B1 (ko) * 2004-06-18 2007-01-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100599087B1 (ko) * 2004-07-29 2006-07-12 삼성전자주식회사 반도체 장치와 그 제조 방법
KR100577542B1 (ko) * 2005-03-11 2006-05-10 삼성전자주식회사 매몰콘택 플러그를 갖는 반도체소자의 제조방법
JP4215787B2 (ja) * 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
JP4552835B2 (ja) * 2005-11-14 2010-09-29 エルピーダメモリ株式会社 キャパシタの製造方法
KR100753049B1 (ko) * 2005-11-28 2007-08-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택플러그 형성 방법
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
JP2009054972A (ja) * 2007-08-29 2009-03-12 Elpida Memory Inc 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409288B (zh) * 2007-10-09 2010-12-01 海力士半导体有限公司 具有接触稳定性的半导体器件及其制造方法
CN103367232A (zh) * 2012-03-29 2013-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN103367232B (zh) * 2012-03-29 2015-09-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106356329A (zh) * 2015-07-16 2017-01-25 中芯国际集成电路制造(上海)有限公司 铜互连的电介质覆盖层的形成方法
CN106356329B (zh) * 2015-07-16 2019-05-21 中芯国际集成电路制造(上海)有限公司 铜互连的电介质覆盖层的形成方法
CN109698164A (zh) * 2017-10-20 2019-04-30 三星电子株式会社 集成电路器件及制造其的方法
CN113345895A (zh) * 2020-02-18 2021-09-03 华邦电子股份有限公司 存储器装置及其制造方法
US11974427B2 (en) 2020-09-09 2024-04-30 Changxin Memory Technologies, Inc. Manufacturing method of a memory and a memory
WO2022062548A1 (zh) * 2020-09-24 2022-03-31 长鑫存储技术有限公司 存储器的制造方法和存储器
US11856758B2 (en) 2020-09-24 2023-12-26 Changxin Memory Technologies, Inc. Method for manufacturing memory and same
US11985815B2 (en) 2020-09-24 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing memory and same

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