KR20130107628A - 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 - Google Patents

트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20130107628A
KR20130107628A KR1020120029553A KR20120029553A KR20130107628A KR 20130107628 A KR20130107628 A KR 20130107628A KR 1020120029553 A KR1020120029553 A KR 1020120029553A KR 20120029553 A KR20120029553 A KR 20120029553A KR 20130107628 A KR20130107628 A KR 20130107628A
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
forming
amorphous carbon
trench
Prior art date
Application number
KR1020120029553A
Other languages
English (en)
Inventor
류용환
김대호
박홍식
최신일
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020120029553A priority Critical patent/KR20130107628A/ko
Priority to US13/556,396 priority patent/US9082701B2/en
Publication of KR20130107628A publication Critical patent/KR20130107628A/ko
Priority to US14/735,306 priority patent/US20150279690A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 높은 선택비로 식각할 수 있고, 트렌치 내부의 오염을 방지할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 트렌치 형성 방법은 박막 트랜지스터 표시판 제조용 기판 위에 트렌치를 형성하는 방법에 있어서, 상기 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계; 상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계; 및, 상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법{METHOD OF MANUFACTURING TRENCH, METAL WIRE, AND THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 보다 상세하게는 높은 선택비로 식각할 수 있고, 트렌치 내부의 오염을 방지할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선과 연결되어 게이트 신호를 전달받는 게이트 전극, 게이트 전극 위에 형성되는 반도체층, 반도체층 위에 형성되고 데이터선과 연결되어 데이터 신호를 전달 받는 소스 전극, 소스 전극과 이격되어 형성되고 화소 전극과 연결되는 드레인 전극을 포함한다. 이때, 게이트선, 게이트 전극, 데이터선, 소스 전극, 드레인 전극 등은 금속 배선으로 이루어진다.
해상도를 높이기 위해 박막 트랜지스터 표시판에서 단위 면적당 화소 집적도를 높이는 방향으로 연구가 진행되어 왔으며, 고속으로 영상 신호를 처리하기 위해 전자 이동도가 높은 산화물 반도체나 저저항의 구리 배선을 이용하는 방법에 대한 연구가 이루어지고 있다.
이때, 저저항의 구리 배선을 구현하기 위해서는 수 마이크로 미터의 절연층을 증착한 후 트렌치를 형성하고, 트렌치 내에 구리 배선을 형성할 필요가 있다. 트렌치를 형성하기 위해 기존의 감광막을 마스크로 이용한 포토 식각 공정을 이용할 경우 선택비가 매우 낮다는 문제점이 있다.
최근에는 감광막 대신 금속 마스크를 이용하여 식각을 하는 방법이 연구되고 있으나, 금속 마스크를 이용하는 경우 트렌치 내에 잔사가 생성되고, 식각이 트렌치의 바닥까지 이루어지지 않고 잔막이 남아있게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 높은 선택비로 식각할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법을 제공하는데 그 목적이 있다.
또한, 트렌치 내부가 금속 물질로 오염되는 것을 방지할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 트렌치 형성 방법은 박막 트랜지스터 표시판 제조용 기판 위에 트렌치를 형성하는 방법에 있어서, 상기 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계; 상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계; 및, 상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 절연층은 SiN, SiO, SiC, SiOC, 및 SiON 중 어느 하나로 이루어질 수 있다.
상기 제2 절연층은 SiN, SiO, 및 SiON 중 어느 하나로 이루어질 수 있다.
상기 개구부를 형성하는 단계는 상기 제2 절연층 위에 감광막을 형성하고, 노광 및 현상하여 패터닝하는 단계; 상기 패터닝된 감광막을 마스크로 사용하여 상기 제2 절연층을 식각하는 단계; 상기 제2 절연층을 마스크로 사용하여 상기 비정질 탄소층을 식각하여 개구부를 형성하는 단계; 및, 상기 감광막을 제거하는 단계를 포함할 수 있다.
상기 제2 절연층을 식각하는 단계 및 상기 제1 절연층을 식각하는 단계에서, 플루오르를 포함하는 제1 주 식각 기체를 사용하여 상기 제2 절연층 및 상기 제1 절연층을 식각할 수 있다.
상기 제1 주 식각 기체는 SF6, NF3, CF4, CHF3, CH2F2, C3F8, C4F8, C4F6, 및 C5F8 중 어느 하나 이상으로 이루어질 수 있다.
상기 비정질 탄소층을 식각하는 단계에서, 산소를 포함하는 제2 주 식각 기체를 사용하여 상기 비정질 탄소층을 식각할 수 있다.
상기 비정질 탄소층을 식각하는 단계에서, 보조 식각 기체를 더 사용하여 상기 비정질 탄소층을 식각하고, 상기 보조 식각 기체는 브롬화수소 및 아르곤 중 어느 하나 이상을 포함할 수 있다.
상기 비정질 탄소층을 형성하는 단계에서, 탄소 및 수소를 포함한 기체를 사용하여 상기 비정질 탄소층을 형성하고, 상기 탄소 및 수소를 포함한 기체는 C2H4, C3H6, 및 C4H8 중 어느 하나 이상으로 이루어질 수 있다.
상기 비정질 탄소층을 형성하는 단계에서, 보조 기체를 더 사용하여 상기 비정질 탄소층을 형성하고, 상기 보조 기체는 헬륨 및 아르곤 중 어느 하나 이상으로 이루어질 수 있다.
상기 비정질 탄소층을 형성하는 단계는 화학기상증착 방식으로 이루어질 수 있다.
상기 비정질 탄소층을 형성하는 단계는 50도 이상 500도 이하에서 이루어질 수 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 금속 배선 형성 방법은 박막 트랜지스터 표시판 제조용 기판 위에 금속 배선을 형성하는 방법에 있어서, 상기 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계; 상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계; 상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계; 상기 비정질 탄소층을 제거하는 단계; 상기 기판 위에 금속층을 형성하는 단계; 및, 화학적 기계적 연마 공정으로 상기 금속층을 연마하여 상기 트렌치 내에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속 배선은 구리로 이루어질 수 있다.
상기 제1 절연층은 SiN, SiO, SiC, SiOC, 및 SiON 중 어느 하나로 이루어지고, 상기 제2 절연층은 SiN, SiO, 및 SiON 중 어느 하나로 이루어질 수 있다.
상기 개구부를 형성하는 단계는, 상기 제2 절연층 위에 감광막을 형성하고, 노광 및 현상하여 패터닝하는 단계; 상기 패터닝된 감광막을 마스크로 사용하여 상기 제2 절연층을 식각하는 단계; 상기 제2 절연층을 마스크로 사용하여 상기 비정질 탄소층을 식각하여 개구부를 형성하는 단계; 및, 상기 감광막을 제거하는 단계를 포함할 수 있다.
상기 제2 절연층을 식각하는 단계 및 상기 제1 절연층을 식각하는 단계에서, 플루오르를 포함하는 제1 주 식각 기체를 사용하여 상기 제2 절연층 및 상기 제1 절연층을 식각하고, 상기 비정질 탄소층을 식각하는 단계에서, 산소를 포함하는 제2 주 식각 기체, 및 브롬화수소 및 아르곤 중 어느 하나 이상을 포함하는 보조 식각 기체를 사용하여 상기 비정질 탄소층을 식각할 수 있다.
상기 비정질 탄소층을 형성하는 단계에서, 탄소 및 수소를 포함한 기체를 사용하여 화학기상증착 방식으로 상기 비정질 탄소층을 형성하고, 상기 탄소 및 수소를 포함한 기체는 C2H4, C3H6, 및 C4H8 중 어느 하나 이상으로 이루어질 수 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계; 상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계; 상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계; 상기 비정질 탄소층을 제거하는 단계; 상기 기판 위에 금속층을 형성하는 단계; 화학적 기계적 연마 공정으로 상기 금속층을 연마하여 상기 트렌치 내에 게이트 전극을 형성하는 단계; 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계; 상기 드레인 전극의 일부가 노출되도록 상기 보호막에 접촉 구멍을 형성하는 단계; 및, 상기 보호막 위에 상기 드레인 전극과 연결되도록 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속 배선은 구리로 이루어지고, 상기 제1 절연층은 SiN, SiO, SiC, SiOC, 및 SiON 중 어느 하나로 이루어지고, 상기 제2 절연층은 SiN, SiO, 및 SiON 중 어느 하나로 이루어질 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법은 다음과 같은 효과가 있다.
본 발명의 일 실시예에 의한 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에서는 비정질 탄소층을 마스크로 사용하여 제1 절연층을 식각하여 트렌치를 형성함으로써, 선택비를 높일 수 있다.
또한, 금속 마스크를 이용하지 않고, 비정질 탄소층을 마스크로 사용함으로써, 트렌치 내에 금속 이물질이 발생하지 않아 트렌치 내부가 오염되는 것을 방지할 수 있고, 트렌치의 바닥까지 식각이 잘 이루어져 잔막이 남지 않도록 할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트렌치 형성 방법을 나타낸 공정 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 트렌치 형성 방법에 대해 설명하면 다음과 같다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트렌치 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 유리 또는 플라스틱 등으로 이루어진 기판(110) 위에 제1 절연층(112)을 형성하고, 제1 절연층(112) 위에 비정질 탄소층(114)을 형성한다. 이어, 비정질 탄소층(114) 위에 제2 절연층(116)을 형성하고, 제2 절연층(116) 위에 감광막(118)을 도포한다.
제1 절연층(112)은 SiOC로 이루어질 수 있고, 약 3um의 두께로 형성할 수 있다. SiOC는 저유전율을 가지는 절연 물질로써, 탄소가 도핑된 실리콘 산화물이다. 메칠 실세스퀴옥산(MSSQ:Methyl SilSesQuioxane) 등을 SOG(Spin On Glass) 방식으로 도포하여 형성하거나, 메칠기(CH3-)와 같은 탄소 함유기가 사일렌 가스(SiH4)에서 하나 이상의 수소를 치환하여 형성된 메칠 사일렌(methyl silane) 계열 기타 유기성분 및 실리콘이 함유된 가스와 N2O, O2 등의 산소 원소가 함유된 소스 가스를 N2, NH3, 헬륨(He), 아르곤(Ar) 같은 캐리어 가스와 함께 공급하여 플라즈마 화학기상증착(PECVD, plasma enhanced chemical vapor deposition) 방식으로 형성할 수 있다.
상기에서 제1 절연층(112)은 SiOC로 이루어진 것으로 설명하였으나, 본 발명은 이에 한정되지 아니하고, 제1 절연층(112)은 SiOC 대신 다른 물질로 이루어질 수도 있다. 예를 들면, SiN, SiO, SiC, 및 SiON 중 어느 하나로 이루어질 수 있다.
비정질 탄소층(114)은 탄소 및 수소를 포함한 기체를 사용하여 화학기상증착(CVD) 방식으로 형성할 수 있다. 비정질 탄소층(114)의 증착 공정은 50도 이상 500도 이하에서 이루어질 수 있다. 탄소 및 수소를 포함한 기체는 C2H4, C3H6, 및 C4H8 중 어느 하나 이상으로 이루어질 수 있다. 비정질 탄소층(114)을 형성할 때 보조 기체를 추가하여 사용할 수 있으며, 보조 기체는 헬륨 및 아르곤 중 어느 하나 이상으로 이루어질 수 있다. 이러한 보조 기체는 증착 공정이 안정적으로 이루어질 수 있도록 도와주는 역할을 한다.
제2 절연층(116)은 산화물 또는 질화물로 이루어질 수 있으며, 예를 들면, SiN, SiO, 및 SiON 중 어느 하나로 이루어질 수 있다.
감광막(118)은 빛에 의해 성질이 변하는 물질로 형성할 수 있다.
도 2에 도시된 바와 같이, 일부 영역은 빛이 통과할 수 있고, 나머지 일부 영역은 빛이 통과할 수 없는 마스크(50)를 기판(110) 위에 위치시키고, 감광막(118)을 노광 및 현상하여 패터닝한다.
도 3에 도시된 바와 같이, 패터닝된 감광막(118)을 마스크로 사용하여, 제2 절연층(116)을 식각한다. 따라서, 감광막(118)이 형성되어 있지 않아 노출된 부분의 제2 절연층(116)은 식각되고, 감광막(118) 아래에 위치한 제2 절연층(116)은 남는다.
제2 절연층(116)의 식각 공정은 제1 주 식각 기체를 사용하여 이루어질 수 있다. 제1 주 식각 기체는 플루오르를 포함하는 기체로써, 예를 들면 SF6, NF3, CF4, CHF3, CH2F2, C3F8, C4F8, C4F6, 및 C5F8 중 어느 하나 이상으로 이루어질 수 있다.
이어, 제2 절연층(116)을 마스크로 사용하여 비정질 탄소층(114)을 식각하여 개구부(119)를 형성한다. 제2 절연층(116)이 형성되어 있지 않아 노출된 부분의 비정질 탄소층(114)은 식각되고, 제2 절연층(116) 아래에 위치한 비정질 탄소층(114)은 남는다.
비정질 탄소층(114)의 식각 공정은 제2 주 식각 기체와 보조 식각 기체를 사용하여 이루어질 수 있다. 제2 주 식각 기체는 산소를 포함하는 기체로 이루어질 수 있다. 보조 식각 기체는 브롬화수소 및 아르곤 중 어느 하나 이상을 포함할 수 있다. 이러한 보조 식각 기체는 식각 공정이 안정적으로 이루어질 수 있도록 도와주는 역할을 한다.
도 4에 도시된 바와 같이, 패터닝된 감광막(118)을 제거한다. 이때, 비정질 탄소층(114)의 두께(t1)는 처음에 형성되었던 두께와 거의 동일하다.
도 5에 도시된 바와 같이, 개구부(119)가 형성된 비정질 탄소층(114)을 마스크로 사용하여 제1 절연층(112)을 식각하여 트렌치(113)를 형성한다.
제1 절연층(112)의 식각 공정은 제2 절연층(116)을 식각하는 기체와 동일한 기체를 사용하여 이루어질 수 있다. 즉, 플루오르를 포함하는 제1 주 식각 기체가 사용될 수 있으며, 예를 들면 SF6, NF3, CF4, CHF3, CH2F2, C3F8, C4F8, C4F6, 및 C5F8 중 어느 하나 이상으로 이루어질 수 있다.
본 발명의 일 실시예에서는 비정질 탄소층(114)을 마스크로 사용하여 제1 절연층(112)을 식각함으로써, 종래의 감광막을 마스크로 사용하여 제1 절연층(112)을 식각하는 경우보다 선택비를 더 높일 수 있다. 또한, 비정질 탄소층(114)을 마스크로 사용하여 제1 절연층(112)을 식각함으로써, 종래의 금속 마스크를 사용하여 제1 절연층(112)을 식각하는 경우에 트렌치(113) 내에 발생하는 금속 이물질이 발생하지 않아 오염을 방지할 수 있다.
제1 절연층(112)의 식각 공정이 진행되는 동안 제2 절연층(116)도 식각이 이루어진다. 제2 절연층(116)은 상부 전면이 노출되어 있고, 제1 절연층(112)의 식각에 이용되는 기체는 제2 절연층(116)도 식각할 수 있는 물질로 이루어져 있기 때문이다.
제2 절연층(116)이 모두 식각된 후에는 비정질 탄소층(114)의 상부면이 노출된다. 이로 인해 제1 절연층(112)을 식각하는 과정에서 비정질 탄소층(114)도 영향을 받아 일부 영역에서 식각이 이루어진다. 따라서, 제1 절연층(112)의 식각이 종료된 후에 비정질 탄소층(114)의 두께(t2)는 식각이 이루어지기 전에 비정질 탄소층(114)의 두께(t1)보다 얇다. 이때, 일부 영역에서 비정질 탄소층(114)의 두께가 얇아질 뿐, 비정질 탄소층(114)에 개구 영역이 발생하여 그 하부에 위치하는 제1 절연층(112)에 영향을 주는 문제점은 발생하지 않는다. 반면에, 종래의 감광막을 마스크로 사용하여 제1 절연층(112)을 식각하는 경우에는 이러한 문제점이 발생한다.
도 6에 도시된 바와 같이, 남아있는 비정질 탄소층(114)을 제거할 수 있다. 앞서 비정질 탄소층(114)을 패터닝하는데 사용되었던 제2 주 식각 기체와 보조 식각 기체를 사용하여 전면 식각을 진행함으로써, 비정질 탄소층(114)을 제거할 수 있다. 제2 주 식각 기체는 산소를 포함하는 기체로 이루어질 수 있고, 보조 식각 기체는 브롬화수소 및 아르곤 중 어느 하나 이상을 포함할 수 있다.
이와 달리 제1 절연층(112) 위에 위치한 비정질 탄소층(114)을 제거하지 않고 남길 수도 있다.
다음으로, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 대해 설명하면 다음과 같다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
먼저, 앞서 설명한 본 발명의 일 실시예에 의한 트렌치 형성 방법에 따라 기판(110) 위에 제1 절연층(112)을 형성하고, 비정질 탄소층을 마스크로 사용하여 제1 절연층(112)에 트렌치(113)를 형성한다. 제1 절연층(112)에 트렌치(113)를 형성하는 구체적인 방법은 앞서 설명하였으므로 이하에서는 생략한다.
도 7에 도시된 바와 같이, 제1 절연층(112)을 포함하는 기판(110) 전면에 금속층(120)을 형성한다. 금속층(120)은 제1 절연층(112) 위에 형성되고, 트렌치(113) 내의 기판(110) 위에 형성된다.
금속층(120)은 구리(Cu)로 이루어질 수 있다. 그러나 본 발명은 금속층(120)이 구리(Cu)로 이루어진 것으로 한정되는 것은 아니며, 저항이 낮은 다른 금속으로 이루어질 수도 있다.
도 8에 도시된 바와 같이, 화학적 기계적 연마 공정(CMP, Chemical Mechanical Polishing)으로 금속층(120)을 연마하여 제1 절연층(112) 위에 위치한 금속층(120)을 제거한다. 이에 따라, 트렌치(113) 내에 위치한 금속층(120)이 남아 금속 배선(121)을 형성하게 된다.
금속 배선(121)은 트렌치(113) 내에 형성되므로, 금속 배선(121)의 형태는 트렌치(113)의 형태를 따르게 된다. 따라서, 원하는 금속 배선(121)의 설계에 따라 트렌치(113)를 형성하고, 그 내에 금속 배선(121)을 형성하면 된다.
본 발명의 일 실시예에 따른 금속 배선 형성 방법에서는 트렌치(113)의 내부가 금속 이물질로 오염되어 있지 않은 상태에서 금속 배선(121)이 형성된다. 따라서, 트렌치(113)의 내부가 오염되지 않은 상태에서 금속 배선(121)을 형성함으로써, 금속 배선(121)의 특성을 더욱 향상시킬 수 있다.
또한, 트렌치(113)가 형성되어 있는 제1 절연층(112)의 두께는 um단위로 두껍게 형성되므로, 트렌치(113) 내에 형성되는 금속 배선(121)도 um단위의 두께를 가질 수 있게 된다. 따라서, 금속 배선(121)을 두껍게 형성하여 저저항 배선을 구현할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
먼저, 본 발명의 일 실시예에 의한 트렌치 형성 방법에 따라 기판(110) 위에 제1 절연층(112)을 형성하고, 비정질 탄소층을 마스크로 사용하여 제1 절연층(112)에 트렌치(113)를 형성한다. 제1 절연층(112)에 트렌치(113)를 형성하는 구체적인 방법은 앞서 설명하였으므로 이하에서는 생략한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 따라 트렌치(113) 내에 게이트 전극(124)을 형성한다. 트렌치(113) 내에 게이트 전극(124)을 형성하는 구체적인 방법은 앞서 본 발명의 일 실시예에 의한 금속 배선 형성 방법에서 설명한 트렌치(113) 내에 금속 배선(도 8의 121)을 형성하는 방법과 동일하므로 이하에서는 생략한다.
게이트 전극(124)은 구리(Cu) 등의 금속 물질로 이루어질 수 있고, 약 3um의 두께로 형성될 수 있다. 따라서, 게이트 전극(124)을 두께가 두꺼운 금속 물질로 형성함으로써 저저항 금속 배선으로 구현하여, 신호를 고속으로 전송할 수 있게 된다.
트렌치(113) 내에 게이트 전극(124)을 형성한 후, 게이트 전극(124) 위에 게이트 절연막(140)을 형성한다. 게이트 전극(124)을 포함한 기판(110) 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 게이트 절연막(140)을 형성할 수 있다.
도 10에 도시된 바와 같이, 게이트 절연막(140) 위에 반도체층(150)을 형성한다. 반도체층(150)은 게이트 전극(124) 위에 위치하도록 형성할 수 있다.
반도체층(150)은 비정질 규소(amorphous silicon), 다결정 규소(polycrystalline silicon, poly silicon), 금속 산화물(metal oxide) 등으로 이루어질 수 있다. 반도체층(150)이 금속 산화물로 이루어지는 경우 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
도 11에 도시된 바와 같이, 반도체층(150) 위에 서로 이격되도록 소스 전극(171) 및 드레인 전극(173)을 형성한다. 소스 전극(171) 및 드레인 전극(173)은 금속 물질을 이용하여 단일층 또는 이중층, 삼중층과 같은 다중층으로 형성할 수 있다.
또한, 상기에서 설명한 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 따라 소스 전극(171) 및 드레인 전극(173)을 형성할 수 있다. 즉, 기판 위에 SiOC로 절연층을 형성하고, 절연층에 트렌치를 형성한 후 트렌치 내에 구리로 이루어진 소스 전극(171) 및 드레인 전극(173)을 형성할 수 있다.
이때, 반도체층(150) 위에 SiOC로 절연층을 형성하고, 트렌치를 형성하게 되면, 트렌치의 형성을 위해 식각하는 공정에서 반도체층(150)에 손상이 발생할 수 있다. 이를 방지하기 위해서는 반도체층(150) 위에 식각 정지막(etch stopper)을 형성할 수 있다. 또는, 소스 전극(171) 및 드레인 전극(173)을 먼저 형성한 후 반도체층(150)을 나중에 형성할 수도 있다.
도 12에 도시된 바와 같이, 소스 전극(171) 및 드레인 전극(173) 위에 보호막(180)을 형성한다. 보호막(180)은 무기 절연 물질 또는 유기 절연 물질로 이루질 수 있으며, 무기 절연 물질과 유기 절연 물질의 이중막으로 이루어질 수도 있다.
이어, 드레인 전극(173)의 일부가 노출되도록 보호막(180)에 접촉 구멍(181)을 형성한다.
도 13에 도시된 바와 같이, 보호막(180) 위에 드레인 전극(173)과 연결되도록 화소 전극(191)을 형성한다. 화소 전극(191)은 접촉 구멍(181)을 통해 드레인 전극(173)과 연결될 수 있다. 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 형성할 수 있다.
도시는 생략하였으나, 도 9에서 게이트 전극(124)을 형성하는 단계에서 게이트 전극(124)과 연결되어 게이트 신호를 전달하는 게이트선을 함께 형성할 수 있다. 또한, 도 16에서 소스 전극(171) 및 드레인 전극(173)을 형성하는 단계에서 소스 전극(171)과 연결되어 데이터 신호를 전달하는 데이터선을 함께 형성할 수 있다.
상기 실시예에서는 게이트 전극, 소스 전극, 및 드레인 전극을 형성할 때 본 발명의 일 실시예에 의한 금속 배선 형성 방법을 이용할 수 있다고 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 게이트 전극, 소스 전극, 및 드레인 전극 이외에도 박막 트랜지스터 표시판에 포함되는 다른 금속 배선들을 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 따라 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 마스크 110: 기판
112: 제1 절연층 113: 트렌치
114: 비정질 탄소층 116: 제2 절연층
118: 감광막 119: 개구부
120: 금속층 121: 금속 배선
124: 게이트 전극 140: 게이트 절연막
150: 반도체층 171: 소스 전극
173: 드레인 전극 180: 보호막
181: 접촉 구멍 191: 화소 전극

Claims (20)

  1. 박막 트랜지스터 표시판 제조용 기판 위에 트렌치를 형성하는 방법에 있어서,
    상기 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계;
    상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계; 및,
    상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계를 포함하는,
    트렌치 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 절연층은 SiN, SiO, SiC, SiOC, 및 SiON 중 어느 하나로 이루어지는,
    트렌치 형성 방법.
  3. 제1 항에 있어서,
    상기 제2 절연층은 SiN, SiO, 및 SiON 중 어느 하나로 이루어지는,
    트렌치 형성 방법.
  4. 제1 항에 있어서,
    상기 개구부를 형성하는 단계는,
    상기 제2 절연층 위에 감광막을 형성하고, 노광 및 현상하여 패터닝하는 단계;
    상기 패터닝된 감광막을 마스크로 사용하여 상기 제2 절연층을 식각하는 단계;
    상기 제2 절연층을 마스크로 사용하여 상기 비정질 탄소층을 식각하여 개구부를 형성하는 단계; 및,
    상기 감광막을 제거하는 단계를 포함하는,
    트렌치 형성 방법.
  5. 제4 항에 있어서,
    상기 제2 절연층을 식각하는 단계 및 상기 제1 절연층을 식각하는 단계에서,
    플루오르를 포함하는 제1 주 식각 기체를 사용하여 상기 제2 절연층 및 상기 제1 절연층을 식각하는,
    트렌치 형성 방법.
  6. 제5 항에 있어서,
    상기 제1 주 식각 기체는 SF6, NF3, CF4, CHF3, CH2F2, C3F8, C4F8, C4F6, 및 C5F8 중 어느 하나 이상으로 이루어지는,
    트렌치 형성 방법.
  7. 제4 항에 있어서,
    상기 비정질 탄소층을 식각하는 단계에서,
    산소를 포함하는 제2 주 식각 기체를 사용하여 상기 비정질 탄소층을 식각하는,
    트렌치 형성 방법.
  8. 제7 항에 있어서,
    상기 비정질 탄소층을 식각하는 단계에서,
    보조 식각 기체를 더 사용하여 상기 비정질 탄소층을 식각하고,
    상기 보조 식각 기체는 브롬화수소 및 아르곤 중 어느 하나 이상을 포함하는,
    트렌치 형성 방법.
  9. 제1 항에 있어서,
    상기 비정질 탄소층을 형성하는 단계에서,
    탄소 및 수소를 포함한 기체를 사용하여 상기 비정질 탄소층을 형성하고,
    상기 탄소 및 수소를 포함한 기체는 C2H4, C3H6, 및 C4H8 중 어느 하나 이상으로 이루어지는,
    트렌치 형성 방법.
  10. 제9 항에 있어서,
    상기 비정질 탄소층을 형성하는 단계에서,
    보조 기체를 더 사용하여 상기 비정질 탄소층을 형성하고,
    상기 보조 기체는 헬륨 및 아르곤 중 어느 하나 이상으로 이루어지는,
    트렌치 형성 방법.
  11. 제10 항에 있어서,
    상기 비정질 탄소층을 형성하는 단계는 화학기상증착 방식으로 이루어지는,
    트렌치 형성 방법.
  12. 제11 항에 있어서,
    상기 비정질 탄소층을 형성하는 단계는 50도 이상 500도 이하에서 이루어지는,
    트렌치 형성 방법.
  13. 박막 트랜지스터 표시판 제조용 기판 위에 금속 배선을 형성하는 방법에 있어서,
    상기 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계;
    상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계;
    상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계;
    상기 비정질 탄소층을 제거하는 단계;
    상기 기판 위에 금속층을 형성하는 단계; 및,
    화학적 기계적 연마 공정으로 상기 금속층을 연마하여 상기 트렌치 내에 금속 배선을 형성하는 단계를 포함하는,
    금속 배선 형성 방법.
  14. 제13 항에 있어서,
    상기 금속 배선은 구리로 이루어지는,
    금속 배선 형성 방법.
  15. 제14 항에 있어서,
    상기 제1 절연층은 SiN, SiO, SiC, SiOC, 및 SiON 중 어느 하나로 이루어지고,
    상기 제2 절연층은 SiN, SiO, 및 SiON 중 어느 하나로 이루어지는,
    금속 배선 형성 방법.
  16. 제14 항에 있어서,
    상기 개구부를 형성하는 단계는,
    상기 제2 절연층 위에 감광막을 형성하고, 노광 및 현상하여 패터닝하는 단계;
    상기 패터닝된 감광막을 마스크로 사용하여 상기 제2 절연층을 식각하는 단계;
    상기 제2 절연층을 마스크로 사용하여 상기 비정질 탄소층을 식각하여 개구부를 형성하는 단계; 및,
    상기 감광막을 제거하는 단계를 포함하는,
    금속 배선 형성 방법.
  17. 제16 항에 있어서,
    상기 제2 절연층을 식각하는 단계 및 상기 제1 절연층을 식각하는 단계에서,
    플루오르를 포함하는 제1 주 식각 기체를 사용하여 상기 제2 절연층 및 상기 제1 절연층을 식각하고,
    상기 비정질 탄소층을 식각하는 단계에서,
    산소를 포함하는 제2 주 식각 기체, 및 브롬화수소 및 아르곤 중 어느 하나 이상을 포함하는 보조 식각 기체를 사용하여 상기 비정질 탄소층을 식각하는,
    금속 배선 형성 방법.
  18. 제14 항에 있어서,
    상기 비정질 탄소층을 형성하는 단계에서,
    탄소 및 수소를 포함한 기체를 사용하여 화학기상증착 방식으로 상기 비정질 탄소층을 형성하고,
    상기 탄소 및 수소를 포함한 기체는 C2H4, C3H6, 및 C4H8 중 어느 하나 이상으로 이루어지는,
    금속 배선 형성 방법.
  19. 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 비정질 탄소층을 형성하는 단계;
    상기 비정질 탄소층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 상기 상기 비정질 탄소층을 패터닝하여 개구부를 형성하는 단계;
    상기 개구부가 형성된 상기 비정질 탄소층을 마스크로 사용하여 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계;
    상기 비정질 탄소층을 제거하는 단계;
    상기 기판 위에 금속층을 형성하는 단계;
    화학적 기계적 연마 공정으로 상기 금속층을 연마하여 상기 트렌치 내에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 반도체층을 형성하는 단계;
    상기 반도체층 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계;
    상기 드레인 전극의 일부가 노출되도록 상기 보호막에 접촉 구멍을 형성하는 단계; 및,
    상기 보호막 위에 상기 드레인 전극과 연결되도록 화소 전극을 형성하는 단계를 포함하는,
    박막 트랜지스터 표시판의 제조 방법.
  20. 제19 항에 있어서,
    상기 금속 배선은 구리로 이루어지고,
    상기 제1 절연층은 SiN, SiO, SiC, SiOC, 및 SiON 중 어느 하나로 이루어지고,
    상기 제2 절연층은 SiN, SiO, 및 SiON 중 어느 하나로 이루어지는,
    박막 트랜지스터 표시판의 제조 방법.
KR1020120029553A 2012-03-22 2012-03-22 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 KR20130107628A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120029553A KR20130107628A (ko) 2012-03-22 2012-03-22 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법
US13/556,396 US9082701B2 (en) 2012-03-22 2012-07-24 Trench forming method, metal wiring forming method, and method of manufacturing thin film transistor array panel
US14/735,306 US20150279690A1 (en) 2012-03-22 2015-06-10 Trench forming method, metal wiring forming method, and method of manufacturing thin film transistor array panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120029553A KR20130107628A (ko) 2012-03-22 2012-03-22 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법

Publications (1)

Publication Number Publication Date
KR20130107628A true KR20130107628A (ko) 2013-10-02

Family

ID=49212205

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120029553A KR20130107628A (ko) 2012-03-22 2012-03-22 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법

Country Status (2)

Country Link
US (2) US9082701B2 (ko)
KR (1) KR20130107628A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779202B (zh) * 2014-01-27 2016-12-07 深圳市华星光电技术有限公司 像素结构及其制作方法和显示面板
JP2015153870A (ja) * 2014-02-13 2015-08-24 キヤノン株式会社 半導体装置の製造方法、光電変換装置
KR101706747B1 (ko) 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
CN107634068A (zh) 2017-06-23 2018-01-26 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示装置
CN110854131A (zh) * 2019-10-25 2020-02-28 深圳市华星光电技术有限公司 一种阵列基板及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4034115B2 (ja) 2002-05-14 2008-01-16 富士通株式会社 半導体装置の製造方法
JP4375154B2 (ja) 2004-07-27 2009-12-02 株式会社デンソー 炭化珪素半導体装置の製造方法
US7648861B2 (en) * 2004-08-03 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device including separately forming a second semiconductor film containing an impurity element over the first semiconductor region
KR101074389B1 (ko) 2004-11-05 2011-10-17 엘지디스플레이 주식회사 박막 식각 방법 및 이를 이용한 액정표시장치의 제조방법
JP2006165214A (ja) * 2004-12-07 2006-06-22 Sony Corp 半導体装置およびその製造方法
US7700492B2 (en) 2005-06-22 2010-04-20 Tokyo Electron Limited Plasma etching method and apparatus, control program and computer-readable storage medium storing the control program
KR20070002840A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 리세스게이트 공정을 이용한 반도체소자의 제조 방법
KR100780944B1 (ko) 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
JP4543392B2 (ja) * 2005-11-01 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
JP4507120B2 (ja) * 2005-11-11 2010-07-21 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
KR100913004B1 (ko) 2006-09-06 2009-08-20 주식회사 하이닉스반도체 반도체 소자의 트랜치 형성 방법
KR100838377B1 (ko) 2006-10-09 2008-06-13 주식회사 하이닉스반도체 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법
TWI455203B (zh) 2007-05-03 2014-10-01 Lam Res Corp 開孔之硬遮罩及藉由開孔之硬遮罩施行之蝕刻輪廓控制
KR101070292B1 (ko) 2007-09-28 2011-10-06 주식회사 하이닉스반도체 반도체장치의 리세스게이트 제조 방법
JP5226296B2 (ja) 2007-12-27 2013-07-03 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2010199519A (ja) 2009-02-27 2010-09-09 Elpida Memory Inc パターン形成方法
KR101166799B1 (ko) 2009-12-29 2012-07-26 에스케이하이닉스 주식회사 홀 패턴 제조 방법
KR101105508B1 (ko) 2009-12-30 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
KR101198312B1 (ko) * 2010-10-22 2012-11-07 주승기 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법
JP2013008732A (ja) * 2011-06-22 2013-01-10 Elpida Memory Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
US9082701B2 (en) 2015-07-14
US20150279690A1 (en) 2015-10-01
US20130252384A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
JP6129206B2 (ja) Ｔｆｔアレイ基板の製造方法
US8624238B2 (en) Thin-film transistor substrate and method of fabricating the same
EP2706575B1 (en) Thin film transistor substrate
US10707236B2 (en) Array substrate, manufacturing method therefor and display device
US9761616B2 (en) Manufacturing method of array substrate with reduced number of patterning processes array substrate and display device
CN101626034B (zh) 薄膜晶体管及其制造方法
KR101162837B1 (ko) 다층막의 형성방법 및 표시패널의 제조방법
WO2014166176A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
WO2013155840A1 (zh) 阵列基板及其制造方法和显示装置
JP2012089814A (ja) 表示装置及びその製造方法
US20150279690A1 (en) Trench forming method, metal wiring forming method, and method of manufacturing thin film transistor array panel
KR20140058101A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
WO2015096307A1 (zh) 氧化物薄膜晶体管、显示器件、及阵列基板的制造方法
WO2016026207A1 (zh) 阵列基板及其制作方法和显示装置
JP2014140033A (ja) 薄膜トランジスタ及びアレイ基板の製造方法
US20210366940A1 (en) Manufacturing method of array substrate, array substrate, display panel and display device
KR20150010065A (ko) 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR102224457B1 (ko) 표시장치와 그 제조 방법
WO2015100859A1 (zh) 阵列基板及其制造方法和显示装置
JP2019523565A (ja) 薄膜トランジスタの製造方法
WO2013181902A1 (zh) 薄膜晶体管及其制造方法、阵列基板和显示装置
CN102709329A (zh) 薄膜晶体管及其制造方法
KR20120067108A (ko) 어레이 기판 및 이의 제조방법
KR20050100950A (ko) 유기 전계 발광 소자의 제조방법
KR20110017785A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application