CN101626034B - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

薄膜晶体管及其制造方法。一种薄膜晶体管包括：基板；基板上的缓冲层；该缓冲层上的半导体层，该半导体层具有沟道区和位于该沟道区两侧的第一和第二掺杂区，且该半导体层的边缘部分为楔形，使得该半导体层的侧面和底面之间的楔角在约1°至约30°的范围内；该半导体层上的栅绝缘层；该半导体层之上的栅绝缘层上的栅极；该栅极上的钝化层，该钝化层具有分别露出该第一和第二掺杂区的源孔和漏孔；以及该钝化层上的源极和漏极，该源极通过源孔与该第一掺杂区相连，而该漏极通过该漏孔与该第二掺杂区相连。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及薄膜晶体管，更具体地说，涉及用于显示装置的多晶硅薄膜晶体管及这种多晶硅薄膜晶体管的制造方法。
背景技术
本申请要求2008年7月8日提交的韩国专利申请2008-0065818的优先权，在此通过引证并入其全部内容。
近来，随着对信息显示的兴趣和对便携式信息介质的需求的增加，平板显示器(FPD)取代阴极射线管(CRT)已经是研究且商业化的主题。在各种FPD中，由于具有重量轻、外形薄和低功耗的有源矩阵液晶显示(AM-LCD)装置在显示质量上的优越性，它们被广泛地用于笔记本和监视器。AM-LCD装置包括多个像素区，并且薄膜晶体管用作控制施加到各个像素区的液晶层的电压以改变相应像素区的透射率的开关元件。
液晶显示(LCD)装置包括显示图像的液晶显示板和向该液晶显示板供应信号的驱动单元。该液晶板包括彼此面对且彼此分离的两个基板和位于这两个基板之间的液晶层。这两个基板可以分别称为阵列基板和滤色器基板。阵列基板包括彼此分离的多条平行选通线、与该多条选通线相交以限定多个像素区的多条数据线、都连接到各选通线和各数据线的多个薄膜晶体管(TFT)以及都连接到各TFT的多个像素电极。
根据有源层的相态，用作LCD装置的开关元件的TFT可以分成非晶硅型和多晶硅型。因为使用多晶硅作为有源层的TFT比使用非晶硅作为有源层的TFT的载流子迁移率大10到100倍，所以可以在该基板上形成包括多晶硅TFT的驱动电路。因此，多晶硅TFT可以用作开关元件和用于具有高分辨率的下一代显示板的驱动元件。
另外，多晶硅TFT可应用于有机电致发光显示(OELD)装置(被称为有机发光二极管(OLED)装置)作为开关元件。OELD装置包括第一和第二电极以及该第一和第二电极之间的发射层。电子和空穴分别从第一和第二电极注入到发射层，且当从电子和空穴的复合产生的激励从激励态渡跃到基态时，该发射层发射光。因为发射型OELD装置不需要附加的光源，所以OELD装置具有减小的体积和重量。
图1A至1D是示出根据相关技术制造薄膜晶体管的方法的剖面图。在图1A中，在具有像素区PA的基板上形成缓冲层20。作为用于显示图像的单元的像素区PA包括薄膜晶体管(TFT)的开关区域SA且开关区域SA包括用于有源层的半导体区BA。半导体区BA包括源区S、漏区D和沟道区C。缓冲层20包括诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料。接下来，在使用等离子体化学气相沉积(PCVD)法在缓冲层20上形成非晶硅层(未示出)之后，该非晶硅层晶化成多晶硅，且该多晶硅被构图为半导体区BA中的有源层40。缓冲层20防止有源层40在沉积和晶化步骤中由于来自于基板10的杂质而被污染。非晶硅层可以使用准分子激光退火(excimer laser annealing：ELA)法、固相晶化(solid phase crystallization：SPC)法、连续横向晶化(sequential lateralsolidification：SLS)法、金属诱导晶化(metal induced crystallization：MIC)法、金属诱导横向晶化(MILC)法和交变磁横向晶化(alternativemagnetic lateral crystallization：AMLC)法其中之一而晶化。
在图1B中，在有源层40上形成栅极绝缘层45。栅绝缘层45包括诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料。接下来，通过对铜(Cu)、钼(Mo)、铝(Al)和铝合金其中之一进行沉积和构图在栅绝缘层45上形成栅极25和选通线(未示出)。栅极25连接到选通线并对应于有源层40，且选通信号通过选通线应用于栅极25。
尽管在图1B中未示出，使用栅极25作为掺杂掩模，对应于源区S和漏区D的有源层40用具有负型或正型的杂质进行掺杂，以形成半导体层42。结果，半导体层42包括没有杂质的沟道区42a和具有杂质的第一掺杂区42b和第二掺杂区42c。沟道区42a对应于栅极25而第一和第二掺杂区42b和42c设置在沟道区42a的两侧。接下来，通过沉积诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料和光压克力(photoacryl)和苯并环丁烯(benzocyclobutene：BCB)之类的有机绝缘材料其中之一在栅极25上形成钝化层55。
在图1C中，对钝化层55和栅绝缘层45进行构图以形成分别暴露半导体层42的对应于源区S和漏区D的源孔SH和漏孔DH。
在图1D中，在钝化层55上形成数据线(未示出)、源极32和漏极34。数据线与选通线相交以限定像素区PA。源极32从数据线延伸且漏极34与源极32隔开。源极32和漏极34分别通过源孔SH和漏孔DH连接到半导体层42。接下来，在数据线、源极32和漏极34上形成层间绝缘层65。层间绝缘层65具有暴露漏极34的漏接触孔DCH。层间绝缘层65包括诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料和光压克力和苯并环丁烯(BCB)之类的有机绝缘材料其中之一。接下来，在像素区PA中的层间绝缘层65上形成像素电极70。像素电极70通过漏接触孔DCH连接到漏极34。
图2A至2D是示出根据相关技术形成图1A和1B的用于薄膜晶体管的有源层和栅绝缘层的步骤的剖面图。在图2A中，通过使用化学气相沉积(CVD)法沉积非晶硅(α-Si:H)在缓冲层20上形成非晶硅层(未示出)之后，非晶硅层被晶化以变成多晶硅层40a。接下来，在多晶硅层40a上形成光刻胶(photoresist：PR)层60且在PR层60上设置具有遮光部T1和透光部T2的光掩模M。调整遮光部T1以对应于半导体区BA，并调整透光部T2以对应于其他区域。因为遮光部T1屏蔽了光掩模M之上曝光装置(未示出)的光而透光部T2透射光，对应于遮光部T1的PR层60不曝光而对应于透光部T2的PR层60曝光以具有化学过渡层。
在图2B中，曝光装置的光通过光掩模M照射到PR层60上以形成对应于半导体区BA的PR图案62。接下来，通过干蚀刻方法，使用PR图案62作为蚀刻掩模对多晶体层40a进行构图。例如，可以通过使用诸如六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)之类的反应气体的等离子体干蚀刻方法蚀刻多晶硅层40a。在干蚀刻步骤中，PR图案62、多晶硅层40a和缓冲层20对于六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)的反应气体具有不同的蚀刻速度。PR图案62和缓冲层20具有第一蚀刻速度，而多晶硅层40a具有大于第一蚀刻速度的第二蚀刻速度。因此，PR图案62和缓冲层20被缓慢地蚀刻，而多晶硅层40a被快速蚀刻。因此，防止了诸如多晶硅层40a的欠蚀刻现象和缓冲层20的过蚀刻现象之类的劣化。
在图2C中，通过PR图案62暴露的(图2B的)多晶硅层40a被移除以形成具有岛状的有源层40。因为多晶硅层40a对于六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)的反应气体的第二蚀刻速度相对高，与PR图案62相邻的多晶硅层40a的上部和下部几乎被完全移除，并且有源层40具有相对陡峭斜率而不是相对缓慢斜率的楔形边缘部分。例如，有源层40的侧面和底面之间的楔角θ(其为(图1B的)后续栅绝缘层45的阶梯覆盖所依靠的楔角)可以等于或大于80°(θ≥80°)。
在图2D中，通过使用诸如硅甲烷(SiH4)和正硅酸乙酯(tetraethylorthosilicate：TEOS)之类的反应气体的等离子体化学气相沉积(PCVD)方法在具有缓冲层20和有源层40的基板10的整个表面上形成诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料的栅绝缘层45。TEOS具有诸如对人类无害、容易处理且极好的化学稳定性之类的优点。由于改善了有源层40的边缘部分处的栅绝缘层45的阶梯覆盖，栅绝缘层45的击穿电压增加且栅绝缘层45的泄漏电流降低。另外，TFT的电学属性依赖于栅绝缘层45的击穿电压和泄漏电流。因此，对于栅绝缘层45的改善的阶梯覆盖和TFT的改善的电学属性，需要有源层40具有相对低的斜率的楔形的边缘部分。
最近，随着集成度的增加，有源层40的厚度减小到约
Figure G2008101841121D0004163450QIETU
另外，随着有源层40的厚度减小，更加难以形成具有相对低斜率的楔形的边缘部分的有源层40。当在具有等于或大于约80°的楔角的有源层40上形成栅绝缘层45时，栅绝缘层45可能会有退化，例如在对应于有源层40的边缘部分的阶梯差部分F和G处形成裂缝。而且，因为击穿电压减小且泄漏电流增加，TFT的可靠性降低。
图3是示出用于根据相关技术的薄膜晶体管的有源层和栅绝缘层的剖面图。在图3中，当使用正硅酸乙酯(TEOS)通过等离子体化学气相沉积(PCVD)法在有源层40上形成栅绝缘层45时，栅绝缘层45具有对应于缓冲层20的底部厚度Tb、对应于有源层40的顶部部分的顶部厚度Tt以及对应于有源层40的边缘部分的侧面厚度Ts。底部厚度Tb基本与顶部厚度Tt相同(Tb/Tt≈0.99)，而侧面厚度Ts基本是顶部厚度Tt的一半(Ts/Tt≈0.52)。当使用硅甲烷(SiH4)通过PCVD形成栅绝缘层45时，底部厚度Tb与顶部厚度Tt之比以及侧面厚度Ts与顶部厚度Tt之比分别为0.99和0.75(Tb/Tt≈0.99，Ts/Tt≈0.75)。例如，当栅绝缘层45的底部厚度Tb和顶部厚度Tt都约为时，由于有源层40的边缘部分的不良的阶梯覆盖，栅绝缘层45的侧面厚度Ts可以在约
Figure G2008101841121D0005163527QIETU
至
Figure G2008101841121D0005163536QIETU
的范围内。因此，栅绝缘层45可能在对应于有源层40的边缘部分的阶梯差部分处会有裂缝，并且TFT的击穿电压和泄漏电流劣化。
为改善其阶梯差部分处的栅绝缘层45的阶梯覆盖，需要有源层40在其边缘部分具有相对低斜率的楔形。然而，因为有源层的厚度减小到约
Figure G2008101841121D0005163550QIETU
至
Figure G2008101841121D0005163558QIETU
在获得相对低斜率的楔形形状时存在限制。
发明内容
因此，本发明目的是提供一种基本消除由于相关技术的限制和缺点导致的一个或多个问题的薄膜晶体管及这种薄膜晶体管的制造方法。
本发明的一个目的是提供一种薄膜晶体管及制造这种薄膜晶体管的方法，其中由于栅绝缘层的阶梯覆盖和薄膜晶体管的可靠性的改善，产品收益率(yield)增加。
一种薄膜晶体管包括：基板；所述基板上的缓冲层；该缓冲层上的半导体层，该半导体层具有沟道区和该沟道区两侧的第一和第二掺杂区，且所述半导体层的边缘部分为楔形，使得所述半导体层的侧面和底面之间的楔角在约1°至约30°的范围内；所述半导体层上的栅绝缘层；所述半导体层之上的栅绝缘层上的栅极；所述栅极上的钝化层，该钝化层具有分别露出所述第一和第二掺杂区的源孔和漏孔；以及所述钝化层上的源极和漏极，所述源极通过源孔与所述第一掺杂区相连，而所述漏极通过所述漏孔与所述第二掺杂区相连。
在另一方面中，一种薄膜晶体管的制造方法包括：在基板上形成缓冲层；在所述缓冲层上形成非晶硅层；晶化所述非晶硅层以形成多晶硅层；在所述多晶硅层上形成PR图案；使用第一反应气体对该多晶硅层进行构图，所述PR图案对于所述第一反应气体具有第一蚀刻速度，且所述缓冲层和所述多晶硅层对于所述第一反应气体具有比所述第一蚀刻速度小的第二蚀刻速度；使用第二反应气体对所述多晶硅层进行构图以形成有源层，所述PR图案和所述缓冲层对于所述第二反应气体具有第三蚀刻速度，且所述多晶硅层对于所述第二反应气体具有比所述第三蚀刻速度大的第四蚀刻速度；在所述有源层上形成栅绝缘层；在所述有源层之上的栅绝缘层上形成栅极；使用杂质对所述有源层进行掺杂以形成包括没有杂质的沟道区和具有杂质的第一和第二掺杂区的半导体层；在所述半导体层上形成钝化层，所述钝化层具有分别露出所述第一和第二掺杂区的源孔和漏孔；以及在所述钝化层上形成源极和漏极，所述源极通过该源孔连接到所述第一掺杂区，而所述漏极通过所述漏孔连接到所述第二掺杂区。
在另一方面中，一种用于液晶显示装置的阵列基板的制造方法包括：在基板上形成缓冲层；在所述缓冲层上形成非晶硅层；晶化所述非晶硅层以形成多晶硅层；在所述多晶硅层上形成PR图案；使用第一反应气体对所述多晶硅层进行构图，所述PR图案对于所述第一反应气体具有第一蚀刻速度，且所述缓冲层和所述多晶硅层对于所述第一反应气体具有比所述第一蚀刻速度小的第二蚀刻速度；使用第二反应气体对所述多晶硅层进行构图以形成有源层，所述PR图案和所述缓冲层对于所述第二反应气体具有第三蚀刻速度，且所述多晶硅层对于所述第二反应气体具有比所述第三蚀刻速度大的第四蚀刻速度；在所述有源层上形成栅绝缘层；在所述栅绝缘层上形成选通线和栅极，所述栅极连接到该选通线且对应于所述有源层；使用杂质对所述有源层进行掺杂以形成包括没有杂质的沟道区和具有杂质的第一和第二掺杂区的半导体层；在所述半导体层上形成钝化层，所述钝化层具有分别露出所述第一和第二掺杂区的源孔和漏孔；在所述钝化层上形成数据线、源极和漏极，该数据线与所述选通线相交以限定像素区，该源极从所述数据线延伸且通过所述源孔连接到所述第一掺杂区，且该漏极与所述源极分离并且通过所述漏孔连接到所述第二掺杂区；在所述数据线、所述源极和所述漏极上形成层间绝缘层，该层间绝缘层包括露出所述漏极的漏接触孔；以及在所述层间绝缘层上形成像素电极，该像素电极通过所述漏接触孔连接到所述漏极。
附图说明
对本发明提供进一步理解而包括进来并结合到本说明书中且构成本说明书的一部分的附图例示了本发明的实施方式。
图1A至1D是示出根据相关技术制造薄膜晶体管的方法的剖面图。
图2A至2D是示出根据相关技术形成图1A和1B的用于薄膜晶体管的有源层和栅绝缘层的步骤的剖面图；
图3是示出根据相关技术用于薄膜晶体管的有源层和栅绝缘层的剖面图像；
图4是示出根据本发明的一个实施方式的薄膜晶体管的剖面图；
图5A至5G是示出根据本发明的一个实施方式制造薄膜晶体管的剖面图；
图6是示出根据本发明的一个实施方式用于薄膜晶体管的有源层和栅绝缘层的剖面图像；
图7A至7I是示出根据本发明的另一实施方式制造薄膜晶体管的方法的剖面图；以及
图8A至8D是示出根据本发明的另一实施方式的用于薄膜晶体管的多晶硅层的表面形态的平面扫描电子显微镜(SEM)图像。
具体实施方式
现在来详细参考附图中例示的实施方式。只要可能，相同的附图标记用于指示相同或相似的部分。
图4是根据本发明的一个实施方式的薄膜晶体管的剖面图。
在图4中，在包括半导体区BA的基板110上形成缓冲层120，该半导体区BA包括源区S、漏区D和沟道区C以及像素区PA。在半导体区BA中的缓冲层120上形成半导体层142。该半导体层142包括具有相对低斜率的楔形的边缘部分。例如，半导体层142的侧面和底面之间的楔角θ可以在约1°至约30°的范围内。而且，半导体层142包括没有杂质的沟道区142a和具有负型和正型中的一种的杂质的第一掺杂区142b和第二掺杂区142c。沟道区142a对应于沟道区C而第一掺杂区142b和第二掺杂区142c设置在沟道区142a的两侧。在半导体层142上形成栅绝缘层145，且在沟道区C之上的栅绝缘层145上形成栅极125。另外，在栅极125上形成钝化层155，且在钝化层155上形成源极132和漏极134。在钝化层155和栅绝缘层145中形成分别露出第一和第二掺杂区142b和142c的源孔SH和漏孔DH。源极132通过源孔SH连接到第一掺杂区142b而漏极134通过漏孔DH连接到第二掺杂区142c。在源极132和漏极134上形成层间绝缘层165，并在该层间绝缘层165上形成像素电极170。层间绝缘层165包括露出漏极134的漏接触孔DCH并且像素电极170通过漏接触孔DCH连接到漏极134。
通过沉积非晶硅(α-Si:H)层(未示出)、晶化非晶硅层以形成多晶硅层以及对多晶硅层进行掺杂可以形成半导体层142。可以使用固相晶化(SPC)法、连续横向晶化(SLS)法、金属诱导晶化(MIC)法、金属诱导横向晶化(MILC)法和交替磁性横向晶化(AMLC)法其中之一来晶化非晶硅层。而且，缓冲层120防止在用于非晶硅层的沉积和晶化步骤中半导体层142由于来自于基板110的杂质而被污染。半导体层142、栅极125、源极132和漏极134构成薄膜晶体管(TFT)。
尽管在图4中没有示出，半导体层142可以是具有4个边缘部分的矩形形状。尽管半导体层142具有等于或小于约
Figure G2008101841121D0008163648QIETU
的厚度，半导体层142的4个边缘部分具有相对低斜率的楔形。因此，覆盖半导体142的栅绝缘层145和钝化层155具有极好的阶梯覆盖。例如，当栅绝缘层145具有对应于缓冲层120的底部厚度Tb、对应于半导体层142的顶部的顶部厚度Tt和对应于半导体层142的边缘部分的侧面厚度Ts时，底部厚度Tb和顶部厚度Tt之比约为0.99(Tb/Tt0.99)，且侧面厚度Ts与顶部厚度Tt之比约为0.92(Ts/Tt≈0.92)。因为底部、顶部和侧面厚度之间的差被最小化，栅绝缘层145具有均匀的厚度且获得栅绝缘层145的极好的阶梯覆盖。因此，防止了由于边缘部分的栅绝缘层145的不良阶梯覆盖的劣化并改善了TFT的属性(property)，使得击穿电压增加且泄漏电流降低。
图5A至5G示出了根据本发明的一个实施方式制造薄膜晶体管的方法的剖面图。
在图5A中，通过沉积诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料在具有像素区PA的基板110上形成缓冲层120。作为用于显示图像的单元的像素区PA包括用于薄膜晶体管(TFT)的开关区域SA并且该开关区域SA包括用于有源层的半导体区BA。半导体层BA包括源区S、漏区和沟道区C。接下来，使用非晶硅(α-Si:H)通过等离子体化学气相沉积(PCVD)法在缓冲层120上形成非晶硅层140a。
在图5B中，(图5A的)非晶硅层140a被晶化以形成多晶硅层140b。可以使用固相晶化(SPC)法、连续横向晶化(SLS)法、金属诱导晶化(MIC)法、金属诱导横向晶化(MILC)法和交替磁性横向晶化(AMLC)法其中之一来晶化非晶硅层140a。例如，多晶硅层140b可以具有约300
Figure G2008101841121D0004184611QIETU
的厚度。接下来，在多晶硅层140b上形成光刻胶(PR)层160，并在PR层160上设置具有遮光部T1和透光部T2的光掩模M。调整遮光部T1以对应于半导体区BA，并调整透光部T2以对应于其他区域。例如，因为遮光部T1屏蔽光掩模M之上的、曝光装置(未示出)的光，而透光部T2透射光，对应于遮光部T1的负型的PR层160不被曝光而对应于透光部T2的负型PR层160被曝光以具有化学过渡层(transition)。
在图5C中，曝光装置的光通过(图5B的)光掩模M照射到PR层160，并且PR层160被显影，使得PR层160的未照射部分保留以形成对应于半导体区BA的PR图案162并将PR层160的被照射部分移除以露出多晶硅层140b。PR图案162可以通过硬烘焙(hard baking)步骤硬化。同时，PR图案162的边缘部分通过硬烘培步骤变圆。接下来，使用PR图案162作为蚀刻掩模，通过第一干蚀刻步骤对多晶硅层140b进行构图，这是用于形成(图4的)半导体层142的楔形形状的预备步骤。
使用诸如四氟化碳(CF4)、氧气(O2)和氩气(Ar)之类的第一反应气体的等离子体干蚀刻法可应用于第一干蚀刻步骤。例如，当多晶硅层140b具有约
Figure G2008101841121D0010163714QIETU
的厚度时，第一干蚀刻步骤可以具有如下的工艺条件：压力为约50mT至约100mT，功率为约3000W，四氟化碳(CF4)的流速为约200sccm至约600sccm，氧气(O2)流速为约500sccm至约800sccm，且多晶硅层140b的蚀刻速度为约510
Figure 2008101841121100002G2008101841121D0004184611QIETU
/分钟至约1200
Figure 2008101841121100002G2008101841121D0004184611QIETU
/分钟。在使用诸如四氟化碳(CF4)、氧气(O2)和氩气(Ar)之类的第一反应气体的第一干蚀刻步骤过程中，PR图案162、多晶硅层140b和缓冲层220具有不同的蚀刻速度。例如，对于四氟化碳(CF4)、氧气(O2)和氩气(Ar)的第一反应气体，光刻胶的蚀刻速度大于硅(Si)、二氧化硅(SiO2)和氮化硅(SiNx)其中每一个的蚀刻速度。因此，PR图案162可以具有第一蚀刻速度，且多晶硅层140b和缓冲层120可以具有小于第一蚀刻速度的第二蚀刻速度。因为在第一干蚀刻步骤中，多晶硅层140b比PR图案162更缓慢地蚀刻，多晶硅层140b被蚀刻，使得移除的多晶硅层140b的厚度小于移除的PR图案162的厚度。
在图5D中，当具有第一厚度t1的PR图案162的一部分被移除以形成保留的PR图案163时，在第一干蚀刻步骤之后，具有小于第一厚度t1的第二厚度t2(t2<t1)的多晶硅层140b的一部分被移除。因为根据自保留的PR图案163的边缘的距离使PR图案162的移除部分之下的多晶硅层140b的一部分露出于第一反应气体以不同的蚀刻时段，PR图案162的移除部分下的多晶硅层140b的部分具有倾斜表面，该倾斜表面具有不同的厚度。例如，倾斜表面可以对应于具有第一厚度t1的底边和第二厚度t2的高度的直角三角形的倾斜边。而且，第二厚度t2可以在多晶硅层140b的原始厚度的约70％至90％的范围内。因此，通过第一蚀刻步骤被移除了多晶硅层140的约70％至90％的范围内的部分。例如具有原始厚度约80％的第二厚度t2的多晶硅层140b可以在第一干蚀刻步骤中被移除。
在第一干蚀刻步骤之后，使用保留的PR图案163作为蚀刻掩模，通过第二干蚀刻步骤对多晶硅层140b进行构图。使用诸如六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)之类的第二反应气体的等离子体干蚀刻法可应用于第二干蚀刻步骤。在使用六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)的第二反应气体的第二干蚀刻步骤过程中，保留的PR图案163、多晶硅层140b和缓冲层120具有不同的蚀刻速度。例如，保留的PR图案163和缓冲层120可以具有第三蚀刻速度，而多晶硅层140b具有比第三蚀刻速度大的第四蚀刻速度。因此，保留的PR图案163和缓冲层120被缓慢蚀刻，而多晶硅层140b被快速蚀刻。另外，第二蚀刻步骤的第三蚀刻速度可以小于第一蚀刻步骤的第一蚀刻速度，而第二蚀刻步骤的第四蚀刻速度可以与第一蚀刻步骤的第二蚀刻速度基本相同。
通过多晶硅层140b的保留部分的厚度判定用于第二蚀刻步骤的蚀刻时段。例如，第二蚀刻步骤可以执行几秒钟，使得多晶硅层140b的倾斜表面可以保持。在通过第二蚀刻步骤对多晶硅层140b进行构图之后，可以通过灰化(ashing)法或脱模(stripping)法去除保留PR图案163。
在图5E中，通过第一和第二蚀刻步骤对(图5D的)多晶硅层140b进行构图在缓冲层120上形成岛状的有源层140。有源层140对应于半导体区BA且具有相对低斜率的楔形的边缘部分A。楔形在有源层240的侧面和底面之间的楔角θ在约1°至约30°范围内。例如，有源层140可以具有依赖于(图5D的)第一和第二厚度t1和t2的约10°至约15°的楔角θ。
接下来，通过使用诸如硅甲烷(SiH4)和正硅酸乙酯(TEOS)之类的反应气体的等离子体化学气相沉积(PCVD)法在具有缓冲层120和有源层140的基板210的整个表面上形成诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料的栅绝缘层145。因为有源层140具有楔角为约1°至约30°的相对低斜率的楔形形状，改善有源层140的边缘部分A的栅绝缘层145的阶梯覆盖，使得栅绝缘层145在包括边缘部分A的倾斜表面H的有源层140上具有基本相同的厚度。结果，改善了(图4的)TFTT的属性，使得击穿电压增加而泄露电流减小。例如，和相关技术具有约62V的击穿电压的(图1B的)栅绝缘层45相比，根据本发明的栅绝缘层145具有约85V的改善的击穿电压。
在图5F中，通过对铜(Cu)、钼(Mo)、铝(Al)和铝合金其中之一进行沉积和构图而在栅绝缘层145上形成栅极125和选通线(未示出)。栅极125连接到选通线且对应于沟道区C中的有源层140，且选通信号通过选通线应用于栅极125。
尽管在图5F中没有示出，使用栅极125作为掺杂掩模，利用负型和正型之一的杂质掺杂对应于源区S和漏区D的有源层140而形成半导体层142。结果，半导体层142包括没有杂质的沟道区142a和具有杂质的第一和第二掺杂区142b和142c。沟道区142a对应于栅极125且第一掺杂区142b和第二掺杂区142c设置在沟道区142a的两侧。
接下来，通过沉积诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料和光压克力和苯并环丁烯(BCB)之类的有机绝缘材料其中之一在栅极125上形成钝化层155。或者，钝化层155可以具有包括氮化硅(SiNx)的第一层和二氧化硅(SiO2)的第二层的双层结构。接下来，通过构图在钝化层155和栅绝缘层145中形成源孔SH和漏孔DH。源孔SH和漏孔DH分别露出半导体层142的第一掺杂区142b和第二掺杂区142c。
在图5G中，在钝化层155上形成数据线(未示出)、源极132和漏极134。数据线与选通线相交以限定像素区PA。源极132从数据线延伸而漏极134与源极132分离。源极132通过源孔SH连接到半导体层142的第一掺杂区142b，而漏极134通过漏孔DH连接到半导体层142的第二掺杂区142c。
接下来，在数据线、源极132和漏极134上形成层间绝缘层165。层间绝缘层165具有露出漏极134的漏接触孔DCH。层间绝缘层165包括诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料和光压克力和苯并环丁烯(BCB)之类的有机绝缘材料其中之一。接下来，通过对诸如氧化铟锡(indium-tin-oxide：ITO)和氧化铟锌(indium-zinc-oxide：IZO)之类的透明导电材料进行沉积和构图在像素区PA中的层间绝缘层165上形成像素电极170。像素电极170通过漏接触孔DCH连接到漏极134。
图6是示出根据本发明的一个实施方式的薄膜晶体管的有源层和栅绝缘层的剖面图像。图6是对应于图5E的边缘部分的扫描电子显微镜(SEM)图像。
在图6中，在缓冲层120上形成有源层140而在有源层140上形成栅绝缘层145。有源层140的边缘部分具有楔形形状，其楔角θ在约1°至约30°范围内。栅绝缘层145具有对应于缓冲层120的底部厚度Tb、对应于有源层140的顶部部分的顶部厚度Tt和对应于有源层140的边缘部分的侧面厚度Ts。因为有源层140的边缘部分具有相对低斜率的楔形形状，底部、顶部和侧面厚度Tb、Tt和Ts基本彼此相同(Tb≈Tt≈Ts)。结果，栅绝缘层145可以具有极好的阶梯覆盖，并改善了(图4的)TFTT的属性，使得击穿电压增加而泄露电流减小。
图7A至7I是示出根据本发明的另一实施方式制造薄膜晶体管的方法的剖面图，且图8A至8D是示出根据本发明的另一实施方式用于薄膜晶体管的多晶硅层的表面形态的平面扫描电子显微镜图像。
在图7A中，通过沉积诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料在具有像素区PA的基板210上形成缓冲层220。作为用于显示图像的单元的像素区PA包括用于薄膜晶体管TFT的开关区域SA且开关区域SA包括用于有源层的半导体区BA。半导体区BA包括源区S、漏区和沟道区C。接下来，使用非晶硅(α-Si:H)通过等离子体化学气相沉积(PCVD)法在缓冲层220上形成非晶硅层240a。
在图7B中，(图7A的)非晶硅层240a被晶化以形成多晶硅层240b。可以使用准分子激光退火(excimer laser annealing：ELA)方法来晶化非晶硅层240a。通过ELA方法晶化的多晶硅层240b在其顶部表面可以具有多个突出部分P。每个突出部分P具有从多晶硅层240b的平坦顶部表面起的高度h。在ELA方法中，非晶硅层240a被熔化以具有液相且液态非晶硅层240a被固化以形成多晶硅层240b。当液态非晶硅层240a被固化时，多晶硅层240b的晶界突出以形成具有硅(Si)或氧化硅(SiOx)的多个突出部分P。这多个突出部分可以保留为即使在对多晶硅层240b进行构图之后还会引起电短缺(electric shortage)的残留物，并且可能导致诸如后续栅绝缘层中的裂缝之类的劣化。因此，通过使用缓冲氧化蚀刻剂(buffer oxide etchant：BOE)的附加蚀刻步骤，即BOE处理步骤，移除多个突出部分P。
在图7C中，在多晶硅层240b上形成光刻胶(PR)层260，且在PR层260之上设置具有遮光部T1和透光部T2的光掩模M。调整遮光部T1以对应于半导体区BA，并调整透光部T2以对应于其他区域。例如，因为遮光部T1屏蔽在光掩模M之上的、曝光装置(未示出)的光而透光部T2透射光，对应于遮光部T1的负型的PR层260不被曝光而对应于透光部T2的负型PR层260被曝光以具有化学过渡层。
在图7D中，曝光装置的光通过(图7C的)光掩模M照射到PR层260上并且PR层260被显影，使得PR层260的未照射部分保留以形成对应于半导体区BA的PR图案262而PR层260的照射部分被移除以露出多晶硅层240b。PR图案262可以通过硬烘焙步骤硬化。同时，PR图案262的边缘部分通过硬烘焙步骤变圆。
接下来，通过缓冲氧化蚀刻剂(BOE)轻微地蚀刻多晶硅层240b以移除多个突出部分P。例如，在预定时段中，BOE可以应用于具有多个突出部分P的多晶硅层240b和PR图案262，并且PR图案262之外的多个突出部分P可以通过BOE移除。因此，PR图案262之外露出的多晶硅层240b具有平坦顶部表面而没有突出部分。
如图8A所示，当不对多晶硅层240b执行BOE处理时，在多晶硅层240b的晶界处有多个突出部分P。随着BOE处理的时段从图8B的约50秒增加到图8C的约100秒，各突出部分P的尺寸减小。另外，当执行BOE处理约150秒时，在图8D中，多个突出部分P的大部分被移除。结果，BOE处理可以执行约100秒至约200秒，例如约150秒。
在图7E中，使用PR图案262作为蚀刻掩模通过第一干蚀刻步骤对多晶硅层240b进行构图，这是形成(图7H的)半导体层242的楔形形状的预备步骤。使用诸如四氟化碳(CF4)、氧气(O2)和氩气(Ar)之类的第一反应气体的等离子体干蚀刻法可应用于第一干蚀刻步骤。例如，当多晶硅层240b具有约2000
Figure 2008101841121100002G2008101841121D0004184611QIETU
的厚度时，第一干蚀刻步骤可以具有如下的工艺条件：压力为约50mT至约100mT，功率为约3000W，四氟化碳(CF4)的流速约为200sccm至约600sccm，氧气(O2)流速约为500sccm至约800sccm，且多晶硅层240b的蚀刻速度为约510
Figure 2008101841121100002G2008101841121D0004184611QIETU
/分钟至约1200
Figure 2008101841121100002G2008101841121D0004184611QIETU
/分钟。在使用诸如四氟化碳(CF4)、氧气(O2)和氩气(Ar)之类的第一反应气体的第一干蚀刻步骤过程中，PR图案162、多晶硅层240b和缓冲层220具有不同的蚀刻速度(etch rate)。例如，对于四氟化碳(CF4)、氧气(O2)和氩气(Ar)的第一反应气体，光刻胶的蚀刻速度大于硅(Si)、二氧化硅(SiO2)和氮化硅(SiNx)其中每一个的蚀刻速度。结果，PR图案262可以具有第一蚀刻速度，而多晶硅层240b和缓冲层220可以具有小于第一蚀刻速度的第二蚀刻速度。因为在第一干蚀刻步骤中多晶硅层240b比PR图案262更缓慢地蚀刻，对多晶硅层240b进行蚀刻，使得移除的多晶硅层240b的厚度小于被移除的PR层262的厚度。
在图7F中，当移除具有第一厚度t1的PR图案262的一部分以形成保留的PR部分263时，在第一干蚀刻步骤之后，移除具有小于第一厚度t1的第二厚度t2(t2<t1)的多晶硅层240b的一部分。因为根据自保留的PR图案263的边缘的距离使PR图案262的移除部分之下的多晶硅层240b的一部分露出于第一反应气体以不同的蚀刻时段，PR图案262的移除部分下的多晶硅层240b的部分具有倾斜表面，该倾斜表面具有不同的厚度。例如，倾斜表面可以对应于底边为第一厚度t1和高为第二厚度t2的直角三角形的倾斜边。而且，第二厚度t2可以在多晶硅层140b的原始厚度的约70％至约90％的范围内。例如可以在第一干蚀刻步骤中移除具有约80％原始厚度的第二厚度t2的多晶硅层240b。
在第一干蚀刻步骤之后，使用保留的PR图案263作为蚀刻掩模，通过第二干蚀刻步骤对多晶硅层240b进行构图。使用诸如六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)之类的第二反应气体的等离子体干蚀刻法可用于第二干蚀刻步骤。在使用六氟化硫(SF6)、氯气(Cl2)和氩气(Ar)的第二反应气体的第二干蚀刻步骤过程中，保留的PR图案263、多晶硅层240b和缓冲层220具有不同的蚀刻速度。例如，保留的PR图案263和缓冲层220可以具有第三蚀刻速度，而多晶硅层240b具有比第三蚀刻速度大的第四蚀刻速度。结果，保留的PR图案263和缓冲层220被缓慢蚀刻，而多晶硅层240b被快速蚀刻。另外，第二蚀刻步骤的第三蚀刻速度可以小于第一蚀刻步骤的第一蚀刻速度，而第二蚀刻步骤的第四蚀刻速度可以基本与第一蚀刻步骤的第二蚀刻速度相同。
通过多晶硅层240b的保留部分的厚度判定用于第二蚀刻步骤的蚀刻时段。例如，第二蚀刻速度可以执行几秒钟，使得多晶硅层240b的倾斜表面可以保留。在通过第二蚀刻步骤对多晶硅层240b进行构图之后，通过灰化法或脱模法可以移除保留的PR图案263。通过灰化法或脱模法移除保留的PR图案263的步骤可以消除保留的PR图案263之下的多个突出部分P以获得平坦的顶面。
在图7G中，通过第一和第二蚀刻步骤对(图7F的)多晶硅层240b进行构图而在缓冲层220上形成岛状的有源层240。有源层240对应于半导体区BA且具有相对低斜率的楔形的边缘部分A。楔形的在有源层240的底面和侧面之间的楔角θ在约1°至约30°范围内。例如，有源层240可以具有依赖于(图7F的)第一和第二厚度t1和t2的约10°至15°的楔角θ。
接下来，通过使用诸如硅甲烷(SiH4)和正硅酸乙酯(TEOS)之类的反应气体的等离子体化学气相沉积(PCVD)法在具有缓冲层220和有源层240的基板210的整个表面上形成诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料的栅绝缘层245。因为有源层240具有楔角为约1°至约30°的相对低斜率的楔形形状，改善有源层240的边缘部分A处的栅绝缘层245的阶梯覆盖，使得栅绝缘层245在包括边缘部分的倾斜表面H的有源层240上具有基本相同的厚度。结果，改善了(图7I的)TFTT的属性，使得击穿电压增加而泄露电流减小。
在图7H中，通过对铜(Cu)、钼(Mo)、铝(Al)和铝合金其中之一进行沉积和构图而在栅绝缘层245上形成栅极225和选通线(未示出)。栅极225连接到选通线且对应于沟道区C中的有源层240，而选通信号通过选通线应用于栅极225。
尽管在图7H中没有示出，使用栅极225作为掺杂掩模，通过使用负型和正型之一的杂质掺杂对应于源区和漏区S和D的有源层140而形成半导体层242。结果，半导体层242包括没有杂质的沟道区242a和具有杂质的第一和第二掺杂区242b和242c。沟道区242a对应于栅极225而第一掺杂区242b和第二掺杂区242c设置在沟道区242a的两侧。
接下来，通过沉积诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料和光压克力和苯并环丁烯(BCB)之类的有机绝缘材料其中之一而在栅极225上形成钝化层255。或者，钝化层255可以具有包括氮化硅(SiNx)的第一层和二氧化硅(SiO2)的第二层的双层结构。接下来，通过构图而在钝化层255和栅绝缘层245中形成源孔SH和漏孔DH。源孔SH和漏孔DH分别露出半导体层242的第一掺杂区242b和第二掺杂区242c。
在图7I中，在钝化层255上形成数据线(未示出)、源极232和漏极234。数据线与选通线相交以限定像素区PA。源极232从数据线延伸而漏极234与源极232分离。源极232通过源孔SH连接到半导体层242的第一掺杂区242b，而漏极234通过漏孔DH连接到半导体层242的第二掺杂区242c。
接下来，在数据线、源极232和漏极234上形成层间绝缘层265。层间绝缘层265具有露出漏极234的漏接触孔DCH。层间绝缘层265包括诸如二氧化硅(SiO2)和氮化硅(SiNx)之类的无机绝缘材料和光压克力和苯并环丁烯(BCB)之类的有机绝缘材料其中之一。接下来，通过对诸如氧化铟锡(ITO)和氧化铟锌(IZO)之类的透明导电材料进行沉积和构图而在像素区PA中的层间绝缘层265上形成像素电极270。像素电极270通过漏接触孔DCH连接到漏极234。
因为通过BOE处理步骤移除了通过ELA方法在多晶硅层240b的晶界处产生的多个突出，而且通过第一和第二蚀刻步骤，半导体层240具有相对低斜率的楔形形状，所以改善了栅绝缘层245的阶梯覆盖。结果，改善了TFTT的电学属性，使得击穿电压增加而泄露电流减小。
根据本发明的TFT和制造TFT的方法可以应用于包括TFT的半导体装置，诸如液晶显示(LCD)装置和有机电致发光显示(OELD)装置。另外，根据本发明的TFT和制造TFT的方法可以应用于非晶硅有源层以及多晶硅有源层。
对于本领域技术人员而言，显而易见的是，在不偏离本发明的范围的情况下，可以对本发明的薄膜晶体管和薄膜晶体管的制造方法做出各种修改和变型。因此本发明旨在涵盖本发明的各种修改和变型，只要它们在所附权利要求及其等同物的范围内。

Claims (11)

1.一种薄膜晶体管的制造方法，该方法包括：
在基板上形成缓冲层；
在所述缓冲层上形成非晶硅层；
晶化所述非晶硅层以形成多晶硅层；
在所述多晶硅层上形成光刻胶图案；
使用第一反应气体对所述多晶硅层进行构图，所述光刻胶图案对于所述第一反应气体具有第一蚀刻速度，而所述缓冲层和所述多晶硅层对于所述第一反应气体具有比所述第一蚀刻速度小的第二蚀刻速度；
使用第二反应气体对所述多晶硅层进行构图以形成有源层，所述光刻胶图案和所述缓冲层对于所述第二反应气体具有第三蚀刻速度，而所述多晶硅层对于所述第二反应气体具有比所述第三蚀刻速度大的第四蚀刻速度；
在所述有源层上形成栅绝缘层；
在所述有源层之上的栅绝缘层上形成栅极；
对所述有源层进行掺杂以形成包括没有杂质的沟道区和具有杂质的第一和第二掺杂区的半导体层；
在所述半导体层上形成钝化层，该钝化层具有分别露出所述第一和第二掺杂区的源孔和漏孔；以及
在所述钝化层上形成源极和漏极，所述源极通过所述源孔连接到所述第一掺杂区，而所述漏极通过所述漏孔连接到所述第二掺杂区。
2.根据权利要求1所述的方法，其中使用固相晶化法、连续横向晶化法、金属诱导晶化法和交变磁横向晶化法其中之一来晶化所述非晶硅层。
3.根据权利要求1所述的方法，其中所述半导体层的边缘部分为楔形，使得所述半导体层的侧面和底面之间的楔角在1°至30°的范围内。
4.根据权利要求1所述的方法，其中所述第一反应气体包括四氟化碳CF4、氧气O2和氩气Ar，并且通过使用所述第一反应气体对所述半导体层进行构图的步骤来移除所述半导体层70％至90％范围内的部分。
5.根据权利要求1所述的方法，其中所述第二反应气体包括六氟化硫SF6、氯气Cl2和氩气Ar，且使用所述第二反应气体对所述多晶硅层进行构图的步骤被执行若干秒。
6.根据权利要求1所述的方法，其中所述第三蚀刻速度小于所述第一蚀刻速度，而所述第四蚀刻速度基本与所述第一蚀刻速度相同。
7.根据权利要求1所述的方法，其中使用准分子激光退火法来晶化所述非晶硅层，使得所述多晶硅层包括多个突出部分。
8.根据权利要求7所述的方法，该方法还包括使用缓冲氧化蚀刻剂来处理所述多晶硅层以移除所述多个突出部分。
9.根据权利要求8所述的方法，其中使用所述缓冲氧化蚀刻剂来处理所述多晶硅层的步骤被执行100至200秒。
10.根据权利要求7所述的方法，其中所述多个突出部分包括硅Si和氧化硅SiOx其中之一。
11.一种用于液晶显示装置的阵列基板的制造方法，该方法包括：
在基板上形成缓冲层；
在所述缓冲层上形成非晶硅层；
晶化所述非晶硅层以形成多晶硅层；
在所述多晶硅层上形成光刻胶图案；
使用第一反应气体对所述多晶硅层进行构图，所述光刻胶图案对于所述第一反应气体具有第一蚀刻速度，而所述缓冲层和所述多晶硅层对于所述第一反应气体具有比所述第一蚀刻速度小的第二蚀刻速度；
使用第二反应气体对所述多晶硅层进行构图以形成有源层，所述光刻胶图案和所述缓冲层对于所述第二反应气体具有第三蚀刻速度，而所述多晶硅层对于所述第二反应气体具有比所述第三蚀刻速度大的第四蚀刻速度；
在所述有源层上形成栅绝缘层；
在所述栅绝缘层上形成选通线和栅极，该栅极连接到该选通线并且对应于所述有源层；
对所述有源层进行掺杂以形成包括没有杂质的沟道区和具有杂质的第一和第二掺杂区的半导体层；
在所述半导体层上形成钝化层，该钝化层具有分别露出所述第一和第二掺杂区的源孔和漏孔；
在所述钝化层上形成数据线、源极和漏极，该数据线与所述选通线相交以限定像素区，该源极从该数据线延伸且通过所述源孔连接到所述第一掺杂区，且该漏极与该源极隔开并且通过所述漏孔连接到所述第二掺杂区；
在所述数据线、所述源极和所述漏极上形成层间绝缘层，该层间绝缘层包括露出所述漏极的漏接触孔；以及
在所述层间绝缘层上形成像素电极，该像素电极通过所述漏接触孔连接到所述漏极。
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