KR20100005779A - 폴리실리콘 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터에 관한 것으로, 보다 상세하게는 스텝 커버리지 불량을 방지할 수 있는 폴리실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
이를 위한 본 발명에 따른 폴리실리콘 박막트랜지스터는 기판과; 상기 기판 상의 버퍼층과; 상기 버퍼층 상의 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상으로 구성된 반도체층과; 상기 반도체층을 덮는 게이트 절연막과; 상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극과; 상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 반도체층을 노출하는 소스 및 드레인 홀을 포함하는 보호막과; 상기 보호막 상의 상기 소스 홀을 통해 상기 반도체층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 반도체층과 접촉된 드레인 전극을 포함하는 것을 특징으로 한다.

Description

폴리실리콘 박막트랜지스터 및 그 제조방법{Poly Silicon Thin Film Transistor and Method of fabricating the same}
본 발명은 박막트랜지스터에 관한 것으로, 보다 상세하게는 스텝 커버리지 불량을 방지할 수 있는 폴리실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube: CRT)을 대체하는 경량 박막형 평판표시장치에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
특히, 이러한 평판 표시장치에서는 액티브 매트릭스 타입의 액정표시장치가 주류를 이루고 있다. 액티브 매트릭스 타입의 액정표시장치에서는 박막트랜지스터가 단위 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
그 중에 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상표시장치의 용도로 CRT(cathode ray tube)를 대체하면서 액정표시장치(Liquid Crystal Display Device: LCD)가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
일반적인 액정표시장치는 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 컬러필터 기판 및 어레이 기판과, 상기 컬러필터 및 어레이 기판의 이격된 사이 공간에 주입된 액정층을 포함하여 이루어진다.
이때, 상기 어레이 기판에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 배선과, 상기 각 게이트 배선과 수직한 방향으로 교차하는 복수개의 데이터 배선과, 상기 각 게이트 배선 및 데이터 배선이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 배선의 신호에 의해 스위칭되어 상기 데이터 배선의 신호를 각 화소 전극에 전달하는 복수개의 박막트랜지스터가 구비된다.
이러한 박막트랜지스터의 액티브층은 비정질 실리콘을 사용하는 것과 폴리 실리콘을 사용하는 것으로 구분될 수 있다.
상기 폴리실리콘을 액티브층으로 이용하는 모델은 비정질 실리콘 보다 캐리어의 이동도가 10배 내지 100배 정도 더 빨라 기판 상에 구동회로를 내장하는 것이 가능한 장점으로, 고해상도 패널의 스위칭 및 구동 소자로 사용할 수 있게 된다.
따라서, 폴리실리콘을 액티브층으로 사용하는 액정표시장치는 차세대 고성능 지능표시 시스템을 실현하는 기술로 인식되고 있는 바, 이러한 폴리실리콘을 액티 브층으로 활용하는 것으로 유기전계 발광소자를 일 예로 들 수 있다.
이러한 유기전계 발광표시장치는 전자 주입전극과 정공 주입전극으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기상태로부터 기저상태로 떨어질 때 발광하는 소자이다.
이러한 원리로 인해 종래의 박막 액정표시소자와는 달리 별도의 광원을 필요로 하지 않기 때문에, 소자의 부피와 무게를 줄일 수 있는 장점을 갖는다.
이하, 첨부한 도면을 참조하여 종래에 따른 폴리실리콘 박막트랜지스터에 대해 설명하도록 한다.
도 1a 내지 도 1f는 종래에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 기판(10) 상에 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA)과 스위칭 영역(SA)과 화소 영역(PA)을 정의하는 단계를 진행한다. 이때, 상기 반도체 영역(BA)은 반도체층이 형성될 영역이고, 상기 스위칭 영역(SA)은 박막트랜지스터가 형성될 영역이며, 상기 화소 영역(PA)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 다수의 영역(BA, SA, PA)이 정의된 기판(10)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(20)이 형성된다.
다음으로, 상기 버퍼층(20) 상에 플라즈마 화학기상증착법으로 비정질 실리 콘(a-Si:H)을 증착하여 비정질 실리콘층(미도시)을 형성하고, 상기 비정질 실리콘층을 결정화한 후 이를 패턴하게 되면, 반도체 영역(BA)에 대응하여 활성층(40)이 형성된다.
이때, 상기 버퍼층(20)은 플라즈마 화학기상증착법으로 비정질 실리콘을 증착하고 이를 결정화하는 과정에서 기판(10)에 함유된 불순물에 의해 활성층(40)이 오염되는 것을 방지하는 기능을 한다.
상기 비정질 실리콘을 결정화하는 방법은 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA), 고상 결정화(Solid Phase Crystallization: SPC), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 중 선택된 어느 하나가 이용될 수 있다.
도 1b에 도시한 바와 같이, 상기 활성층(40) 상에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(45)이 형성된다.
다음으로, 상기 게이트 절연막(45) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하게 되면, 일 방향으로 스캔 신호를 인가받는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고 활성층(40)과 중첩된 게이트 전극(25)이 형성된다.
도면으로 상세히 제시하지는 않았지만, 상기 게이트 전극(25)을 이온 스타퍼(ion stopper)로 이용하고 n형 또는 P형 이온을 다량으로 도핑하는 단계를 진행하게 되면, 상기 게이트 전극(25)과 중첩된 하부에 불순물이 주입되지 않은 채널층(42a)과, 소스 및 드레인 영역(S, D)에 대응하여 n형 또는 p형 이온이 다량으로 도핑된 제 1 도핑층(42b) 및 제 2 도핑층(42c)을 포함하는 반도체층(42)이 형성된다.
다음으로, 상기 게이트 배선과 게이트 전극(25)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 구성된다.
도 1c에 도시한 바와 같이, 상기 소스 영역(S)과 드레인 영역(D)에 대응된 반도체층(42)을 노출하기 위해 이 부분에 대응된 보호막(55)과 게이트 절연막(45)을 순차적으로 패턴하게 되면, 소스 영역(S)과 드레인 영역(D)을 각각 노출하는 소스 홀(SH)과 드레인 홀(DH)이 형성된다.
도 1d에 도시한 바와 같이, 상기 소스 및 드레인 홀(SH, DH)을 포함하는 보호막(55) 상에는 게이트 배선과 수직 교차하여 화소 영역(PA)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선에서 연장되고 소스 홀(SH)을 통해 반도체층(42)과 접촉된 소스 전극(32)과, 상기 소스 전극(32)과 이격되고 드레인 홀(DH)을 통해 반도체층(42)과 접촉된 드레인 전극(34)이 각각 형성된다.
상기 소스 및 드레인 전극(32, 34)이 형성된 기판(10) 상에는 드레인 전극(34)을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(65)이 형성된다. 상기 층간 절연막(65)은 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 형성된다.
상기 층간 절연막(65) 상에는 드레인 콘택홀(DCH)을 통해 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(PA)에 대응하여 형성된다.
이상으로 종래에 따른 폴리실리콘 박막트랜지스터를 제작할 수 있다.
도 2a 내지 도 2d는 도 1a 및 도 1b의 공정 단계를 세부적으로 나타낸 공정 단면도로, 이를 참조하여 보다 상세히 설명하도록 한다.
도 2a에 도시한 바와 같이, 상기 버퍼층(20) 상에 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(미도시)을 형성하고, 전술한 결정화 방법 중 선택된 하나로 결정화하여 결정질 실리콘층(40a)을 형성한다.
다음으로, 상기 결정질 실리콘층(40a)이 형성된 기판(10) 상에 포토레지스트를 도포하여 감광층(60)을 형성하고, 상기 감광층(60)과 이격된 상부로 차단부(T1)와 투과부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다. 상기 차단부(T1)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T2)는 빛을 투과시켜 빛에 노출된 감광층(60)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 반도체 영역(BA)에 대응하여 차단부(T1)가, 그리고 이를 제외한 전 영역은 투과부(T2)가 위치하도록 한다.
도 2b에 도시한 바와 같이, 상기 마스크(도 2a의 M)와 이격된 상부에서 기판(10) 방향으로 노광기(미도시)를 이용한 노광 공정을 진행하게 되면, 반도체 영역(BA)에 대응하여 두께 변화가 없는 감광 패턴(62)이 형성되고, 이를 제외한 전 영역의 감광층(도 2a의 60)은 모두 제거되어 그 하부의 다결정 실리콘층(40a)이 외부로 노출된다.
다음으로, 상기 감광 패턴(62)을 마스크로 이용하고, 노출된 다결정 실리콘층(40a)을 건식식각하는 단계를 진행하게 된다. 상기 건식식각은 플라즈마 건식식각이 이용될 수 있으며, 이 때 반응가스로 SF6, Cl2 및 Ar이 이용된다.
이러한 SF6, Cl2 및 Ar를 반응가스로 이용한 건식식각은 감광 패턴(62), 다결정 실리콘층(40a) 및 버퍼층(20) 간의 에칭속도가 상이한 특성을 보이게 된다. 상기 감광 패턴(62), 버퍼층(20) 및 다결정 실리콘층(40a) 간의 에칭은 제 1 속도로, 상기 다결정 실리콘층(40a)의 에칭은 제 2 속도로 진행된다. 이때, 상기 제 2 속도는 제 1 속도 보다 빠르게 진행된다. 즉, PR, SiO2의 에칭 속도는 느린 반면, Si의 에칭 속도는 빠르게 진행된다.
따라서, Si는 PR, SiO2 및 SiNx에 비해 에칭 속도가 매우 빠르게 진행되므로 다결정 실리콘층(40a)이 언더에치(under etch)될 염려가 없게 되고, SiO2에 대한 에칭 속도는 Si에 비해 매우 더디게 진행되므로 버퍼층(20)이 오버에치(over etch)될 확률이 줄어듦으로 패턴 형성 공정 간의 불량률을 감소할 수 있게 된다.
도 2c에 도시한 바와 같이, 전술한 건식식각을 완료하게 되면, 감광 패턴(62)에 대응된 부분을 제외한 전 영역의 다결정 실리콘층(도 2b의 40a)은 모두 제거되고, 반도체 영역(BA)에 대응하여 전기적으로 절연된 아일랜드 형태의 활성층(40)이 형성된다.
그러나, 이러한 SF6, Cl2 및 Ar을 반응가스로 이용한 건식식각은 Si의 에칭 속도가 너무 빨라 활성층(40)의 가장자리부에 완만한 경사를 주는 테이퍼(taper)를 형성하기에 앞서 감광 패턴(62)의 외부로 노출된 다결정 실리콘층(도 2b의 40a)이 모두 에칭되는 결과를 초래한다. 그 결과, 활성층(40)의 테이퍼 각(θ)은 ≥80o 으로 형성되고 있는 상황이다. 이러한 테이퍼 각(θ)은 후속 공정으로 진행되는 게이트 절연막(도 1b의 45)의 스텝 커버리지(step coverage)에 직접적으로 영향을 미치게 된다.
도 2d에 도시한 바와 같이, 상기 활성층(40)이 형성된 기판(10)의 상부 전면에는 SiH4나 TEOS(tetraethylothosilicate)를 반응가스로 사용하여 플라즈마 화학기상증착장비로 SiO2와 SiNx로 이루어진 게이트 절연막(45)을 형성하게 된다. 이때, 상기 TEOS는 인체에 무해하고, 취급하기 쉬우며, 화학적으로 안정한 장점을 가지고 있다.
이러한 게이트 절연막(45)은 활성층(40)의 단차부와의 스텝 커버리지가 좋아야 하고, 파괴절연전압(breakdown voltage: BV)은 높을수록, 누설전류(Leakage Current: LC)는 낮을수록 좋으나, 최근 소자의 집적도가 계속 증가함에 따라 활성층(40)의 두께가 300Å으로까지 점점 줄어들고 있는 상황을 감안해 볼 때, 활성층(40)의 가장자리부에 테이퍼를 형성하는 기술이 점점 힘들어지고 있는 상황이다.
상기 테이퍼 각(θ)이 80o 이상인 활성층(40) 상에 게이트 절연막(45)을 형성할 경우 활성층(40)의 가장자리부에 대응된 단차부(F, G)에서의 스텝 커버리지 불량으로 크랙(crack)이 발생할 수 있고, 나아가 파괴절연전압(BV)은 낮아지고 누설전류(LC)는 상승하게 되는 요인으로 작용하여 박막트랜지스터(T)의 신뢰성이 저하되는 문제를 유발하고 있다.
도 3은 스텝 커버리지 불량을 설명하기 위한 도면으로, 이를 참조하여 보다 상세히 설명하도록 한다.
도시한 바와 같이, TEOS를 반응기체로 이용하는 플라즈마 화학기상증착법으로 게이트 절연막(45)을 형성했을 경우, 상기 버퍼층(20)의 평면부를 덮는 게이트 절연막(45)의 두께(Tb), 활성층(40)의 평면부를 덮는 게이트 절연막(45)의 두께(Tt), 활성층(40)의 가장자리 대각선 부분을 덮는 게이트 절연막(45)의 두께(Ts)에 있어서, Tb/Tt ≒ 0.99, Ts/Tt ≒ 0.52 수준으로 측정되었고, SiH4를 반응기체로 이용하는 플라즈마 화학기상증착법으로 게이트 절연막(45)을 형성했을 경우에는 Tb/Tt ≒ 0.99, Ts/Tt ≒ 0.75 수준으로 측정되었다.
이때, 상기 Tb, Tt와 비교하여 Tb의 두께가 얇게 증착되는 데 따른 스텝 커버리지 불량으로, Tb에 대응된 부분에서의 크랙 발생으로 파괴절연전압은 낮아지고 누설 전류가 상승하는 문제가 발생되고 있다.
일반적으로, 게이트 절연막(45)의 증착 두께는 500Å으로 제작하고 있는데, 게이트 절연막(45)의 증착시 활성층(40)의 가장자리부에서의 스텝 커버리지 불량으로 Tb의 두께가 240 ~ 380Å의 수준으로 증착되고 있는 상황이다.
따라서, 게이트 절연막(45)의 스텝 커버리지 불량을 해소하기 위해서는 활성층(40)의 가장자리부에서 테이퍼를 형성하는 공정이 선행되어야 하나, 활성층(40)의 두께가 300 ~ 500Å으로 점점 얇아지고 있는 상황을 감안했을 때 공정적인 한계에 봉착한 상황이다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 스텝 커버리지 불량에 따른 박막트랜지스터의 신뢰성 저하 문제를 해결하는 것을 통해 생산 수율을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 폴리실리콘 박막트랜지스터는 기판과; 상기 기판 상의 버퍼층과; 상기 버퍼층 상의 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상으로 구성된 반도체층과; 상기 반도체층을 덮는 게이트 절연막과; 상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극과; 상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 반도체층을 노출하는 소스 및 드레인 홀을 포함하는 보호막과; 상기 보호막 상의 상기 소스 홀을 통해 상기 반도체층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 반도체층과 접촉된 드레인 전극을 포함하는 것을 특징으로 한다.
특히, 상기 반도체층의 가장자리부에 대응된 테이퍼 각은 1 ~ 30도로 구성된다. 상기 버퍼층의 상측 표면을 덮는 게이트 절연막의 두께(Tb)와 반도체층의 상측 표면을 덮는 게이트 절연막의 두께(Tt)와 반도체층의 가장자리 대각선 부분을 덮는 게이트 절연막의 두께(Ts)에 있어서, Tb/Tt ≒ 0.99, Ts/Tt ≒ 0.92로 구성된 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법은 기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하는 단계와; 상기 결정질 실리콘층을 제 1 건식식각과 제 2 건식식각으로 패턴하여, 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상을 가지는 활성층을 형성하는 단계와; 상기 활성층을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극을 혀엉하는 단계와; 상기 게이트 전극을 마스크로 이용하고 이온 주입 공정을 진행하여, 상기 게이트 전극과 중첩된 하부에 불순물이 주입되지 않은 채널층과, 상기 채널층과 이격된 양측으로 제 1 및 제 2 도핑층을 포함하는 반도체층을 형성하는 단계와; 상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 제 1 및 제 2 도핑층을 각각 노출하는 소스 및 드레인 홀을 포함하는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 소스 홀을 통해 상기 제 1 도핑층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 제 2 도핑층과 접촉된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계는 고상 결정화, 연속측면 결정화, 금속유도 결정화, 금속유도 측면결정화, 교번자장 결정화 중 어느 하나가 이용된다.
특히, 상기 반도체층의 가장자리부에 대응된 테이퍼 각은 1 ~ 30도로 형성된다. 상기 제 1 건식식각은 반응가스로 CF4, O2 및 Ar가 이용되고, 상기 제 1 건식식각시 다결정 실리콘층 두께의 70 ~ 90%를 제거하는 것을 특징으로 한다.
또한, 상기 제 2 건식식각은 반응가스로 SF6, Cl2 및 Ar가 이용되고, 공정 시간은 수초 내에 진행되는 것을 특징으로 한다.
상기 제 2 건식식각시 상기 감광 패턴 및 버퍼층의 에칭은 제 1 속도로, 상기 다결정 실리콘층의 에칭은 제 2 속도로 진행되고, 상기 제 1 건식식각시 상기 다결정 실리콘층 및 버퍼층은 제 3 속도로 진행되고, 상기 감광 패턴은 제 4 속도로 진행되며, 제 1 속도 < 제 2 속도 < 제 3 속도 = 제 4 속도의 관계가 성립한다.
전술한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법은 기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 엑시머 레이저 어닐링으로 결정화하여 다수의 돌기를 포함하는 결정질 실리콘층을 형성하는 단계와; 상기 다수의 돌기를 BOE 처리를 실시하여 제거하는 단계와; 상기 결정질 실리콘층을 제 1 건식식각과 제 2 건식식각으로 패턴하여, 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상을 가지는 활성층을 형성하는 단계와; 상기 활성층을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극을 혀엉하는 단계와; 상기 게이트 전극을 마스크로 이용하고 이온 주입 공정을 진행하여, 상기 게이트 전극과 중첩된 하부에 불순물이 주입되지 않은 채널층과, 상기 채널층과 이격된 양측으로 제 1 및 제 2 도핑층을 포함하는 반도체층을 형성하는 단계와; 상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 제 1 및 제 2 도핑층을 각각 노출하는 소스 및 드레인 홀을 포함하는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 소스 홀을 통해 상기 제 1 도핑층과 접촉 된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 제 2 도핑층과 접촉된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 BOE 처리는 100 ~ 200초로 진행하는 것을 특징으로 한다. 상기 다수의 돌기는 엑시머 레이저를 이용한 결정화 과정에서 결정립과 결정립 간의 경계면에서 결정화가 이루어지지 않은 SiOx로 이루어진 물질이 솟아 오른 것이다.
본 발명에서는 첫째, 활성층을 제 1 및 제 2 건식식각으로 세분화하여 패턴 공정을 진행하는 것을 통해 테이퍼 형성 기술이 가능한 바, 스텝 커버리지에 의한 불량을 최소화할 수 있어 공정 수율을 개선할 수 있다.
둘째, 활성층을 덮는 게이트 절연막의 스텝 커버리지 향상으로, 파괴절연전압은 높아지고 누설전류는 감소되는 바, 박막트랜지스터의 구동 특성을 개선할 수 있다.
--- 제 1 실시예 ---
본 발명의 제 1 실시예는 탑 게이트 방식으로 제작되는 폴리실리콘 박막트랜지스터에 있어서, 반도체층의 끝단 가장자리부에 테이퍼를 형성하는 것을 통해 스텝 커버리지 불량을 최소화할 수 있는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 제 1 실시예에 따른 폴리실리콘 박 막트랜지스터에 대해 설명하도록 한다.
도 4는 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터를 개략적으로 나타낸 단면도이다.
도시한 바와 같이, 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA)과 스위칭 영역(SA)과 화소 영역(PA)으로 정의된 기판(110)의 상부 전면을 덮는 버퍼층(120)과, 상기 버퍼층(120) 상의 반도체 영역(BA)에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상으로 구성되며, 그 테이퍼 각(θ)은 1 ~ 30o의 범위를 가지는 반도체층(142)과, 상기 반도체층(142)을 덮는 게이트 절연막(145)과, 상기 게이트 절연막(145) 상의 채널 영역(C)과 중첩 구성된 게이트 전극(125)과, 상기 게이트 전극(125)을 덮는 보호막(155)과, 상기 보호막(155) 상의 소스 및 드레인 영역(S, D)에 대응된 반도체층(142)을 각각 노출하는 소스 홀(SH) 및 드레인 홀(DH)을 포함하는 보호막(155)과, 상기 보호막(155) 상의 소스 홀(SH)을 통해 반도체층(142)과 접촉된 소스 전극(132)과, 상기 소스 전극(132)과 이격되고 드레인 홀(DH)을 통해 반도체층(142)과 접촉된 드레인 전극(134)과, 상기 소스 및 드레인 전극(132, 134)을 덮으며 드레인 전극(134)의 일 측을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(165)과, 상기 층간 절연막(165) 상에 드레인 콘택홀(DCH)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)이 차례로 위치한다.
상기 반도체층(142)은 게이트 전극(125)과 중첩된 하부에 불순물이 주입되지 않은 채널층(142a)과, 상기 채널층(142a)과 이격된 양측의 소스 및 드레인 영역(S, D)으로 n형 또는 p형 이온이 다량으로 도핑된 제 1 도핑층(142b) 및 제 2 도핑층(142c)을 포함한다.
이러한 반도체층(142)은 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하고 이를 결정화하고 이온 주입 공정을 통해 형성될 수 있다. 이러한 결정화 방법으로는 고상 결정화(Solid Phase Crystallization: SPC), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 등이 있다.
상기 버퍼층(120)은 플라즈마 화학기상증착법으로 비정질 실리콘을 증착하고 이를 결정화하는 과정에서 기판(110)에 함유된 불순물에 의해 결정화된 다결정 실리콘층(미도시)이 오염되는 것을 방지하는 기능을 한다.
이때, 상기 반도체층(142), 게이트 전극(125)과 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)라 한다.
전술한 구성은 반도체층(142)의 가장자리부에서 그 끝단으로 갈수록 두께가 낮아지는 테이퍼(taper) 형상, 즉 양측 끝단으로 경사면(slope)이 구성되는 바, 상기 반도체층(142)의 가장자리부에 대응된 경사면에 의해 반도체층(142)의 전면을 덮는 게이트 절연막(145)과, 상기 게이트 절연막(145)을 덮는 보호막(155)의 스텝 커버리지(step coverage)를 균일하게 확보할 수 있는 장점이 있다.
도면으로 상세히 제시하지는 않았지만, 상기 반도체층(142)은 평면적으로 보았을 때 직사각형 형태로 제작되는 것이 일반적인 바, 이러한 직사각형의 가장자리부의 네 변에 대응하여 4개의 경사면을 가지게 된다.
이때, 상기 버퍼층(120)의 상측 표면을 덮는 게이트 절연막(145)의 두께(Tb), 반도체층(142)의 상측 표면을 덮는 게이트 절연막(145)의 두께(Tt), 반도체층(142)의 가장자리 대각선 부분을 덮는 게이트 절연막(145)의 두께(Ts)에 있어서, Tb/Tt ≒ 0.99, Ts/Tt ≒ 0.92 수준으로 개선된다.
전술한 구성은 Ts, Tt, Tb의 두께를 균일하게 확보할 수 있으므로 스텝 커버리지 불량을 최소화할 수 있게 된다. 그 결과, 파괴절연전압은 높일 수 있고, 누설전류는 감소시킬 수 있는 장점으로 박막트랜지스터(T)의 구동 특성을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법에 대해 상세히 설명하도록 한다.
도 5a 내지 도 5g는 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도이다.
도 5a에 도시한 바와 같이, 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA)과 스위칭 영역(SA)과 화소 영역(PA)을 정의하는 단계를 진행한다. 이때, 상기 반도체 영역(BA)은 반도체층이 형성될 영역이고, 상기 스위칭 영역(SA)은 박막트랜지스터가 형성될 영역이며, 상기 화소 영역(PA)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 다수의 영역(BA, SA, PA)이 정의된 기판(110)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(120)을 형성한다.
다음으로, 상기 버퍼층(120)이 형성된 기판(110) 상에 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(140a)을 형성한다.
도 5b에 도시한 바와 같이, 상기 비정질 실리콘층(도 5a의 140a)을 결정화 방법 중 선택된 하나로 결정화 공정을 진행하게 되면, 상기 비정실리콘층은 결정질 실리콘층(140b)으로 결정화된다.
상기 결정화 방법으로는 고상 결정화(Solid Phase Crystallization: SPC), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 등이 있다.
다음으로, 상기 결정질 실리콘층(140b)이 형성된 기판(110) 상에 포토레지스트를 도포하여 감광층(160)을 형성하고, 상기 감광층(160)과 이격된 상부로 차단부(T1)와 투과부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다. 상기 차단부(T1)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T2)는 빛을 투과시켜 빛에 노출된 감광층(160)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기 능을 한다.
이때, 상기 반도체 영역(BA)에 대응하여 차단부(T1)가, 그리고 이를 제외한 전 영역은 투과부(T2)가 위치하도록 한다.
도 5c에 도시한 바와 같이, 상기 마스크(도 5b의 M)와 이격된 상부에서 기판(110) 방향으로 노광기(미도시)를 이용한 노광 공정을 진행하게 되면, 상기 반도체 영역(BA)에 대응하여 두께 변화가 없는 감광 패턴(162)이 형성되고, 이를 제외한 전 영역의 감광층(도 5b의 160)은 모두 제거되어 그 하부의 다결정 실리콘층(140b)이 외부로 노출된다.
이때, 상기 감광 패턴(162)이 흘러내리지 않도록 단단히 소성시키기 위한 하드 베이킹 공정을 진행하게 되면, 감광 패턴(162)의 양측 상단의 가장자리부가 완만한 굴곡 형태를 이루게 된다.
다음으로, 상기 감광 패턴(162)을 마스크로 이용하고, 노출된 다결정 실리콘층(140b)을 제 1 건식식각하는 단계를 진행한다. 상기 제 1 건식식각은 플라즈마 건식식각이 이용될 수 있으며, 이 때 반응가스로 CF4, O2 및 Ar이 이용된다.
상기 다결정 실리콘층(140b)의 두께가 2000Å이라 가정하면, 상기 제 1 건식식각의 공정 조건은 압력 50 ~ 100mT, 파워 3000W, CF4의 유량 200~600sccm : O2의 유량 500~800sccm, 에칭율은 510 ~ 1200Å/min으로 진행하는 것이 바람직하다.
이때, 전술한 CF4, O2 및 Ar를 반응가스로 이용한 제 1 건식식각은 감광 패턴(162), 다결정 실리콘층(140b) 및 버퍼층(120) 간의 에칭속도가 상이한 특성을 보이게 된다. 상기 다결정 실리콘층(140b) 및 버퍼층(120)은 종래의 제 1 속도 보다 빠른 제 3 속도로 진행되고, 상기 감광 패턴(162)은 종래의 제 2 속도와 동일한 제 4 속도로 진행된다. 즉, 본 발명의 제 1 건식식각은 PR의 에칭 속도는 빠른 반면, Si, SiO2 및 SiNx의 에칭 속도는 제 1 속도와 제 4 속도의 사이 범위로 진행된다.
즉, 상기 제 1 건식식각은 활성층(140)에 테이터 각(도 4의 θ)을 형성하기 위한 준비 단계로, PR에 비해 에칭 속도가 느리게 진행되므로 다결정 실리콘층(140b)의 에칭을 조절할 수 있게 된다.
도 5d에 도시한 바와 같이, 전술한 제 1 건식식각 단계를 진행하게 되면, 상기 감광 패턴(162)은 다결정 실리콘층(140b)에 비해 에칭 속도가 빨리 진행되므로 그 폭 및 두께가 현저히 줄어들게 되는데 반해, 다결정 실리콘층(140b)은 감광 패턴(162)에 비해 에칭 속도가 느리게 진행되기 때문에 감광 패턴(162)으로부터 멀어질수록 그 두께가 점점 얇아지는 테이퍼 형태를 이룰 수 있게 된다.
이때, 상기 제 1 건식식각 단계시 다결정 실리콘층(140b)은 그 두께의 70 ~ 90%, 바람직하게는 80%를 제거한다.
다음으로, 제 1 건식식각 단계가 완료되면, SF6, Cl2 및 Ar를 반응가스로 사용하는 제 2 건식식각을 진행하는 단계를 진행한다. 즉, 상기 제 2 건식식각에 이용되는 반응가스는 종래의 건식식각과 동일한 반응가스가 이용된다.
전술한 바와 같이, SF6, Cl2 및 Ar를 반응가스로 사용하는 제 2 건식식각은 상기 감광 패턴(162) 및 버퍼층(120)의 에칭은 제 1 속도로, 상기 다결정 실리콘층(140b)의 에칭은 제 2 속도로 진행된다. 이때, 상기 제 2 속도는 제 1 속도 보다 빠르게 진행된다. 즉, PR, SiO2의 에칭 속도는 느린 반면, Si의 에칭 속도는 빠르게 진행된다.
전술한 제 1 및 제 2 건식식각 공정 간의 에칭 속도를 종합해 보면, 제 1 속도 < 제 2 속도 < 제 3 속도 = 제 4 속도의 관계가 성립한다.
이때, 상기 제 2 건식식각은 제 1 건식식각을 진행한 후 남겨진 다결정 실리콘층(140b)의 잔여 두께에 의해 결정되는 바, 이러한 제 2 건식식각은 수초 내에 공정을 완료하여야 한다.
특히 주의할 것은, 상기 제 2 건식식각 단계에서 공정 시간이 길어질 경우, 제 2 건식식각에 사용되는 반응가스의 특성상 Si와의 반응이 우수하여 테이터 각(도 4의 θ)이 형성되지 않을 우려가 있기 때문에 제 1 건식식각을 진행하고 남겨진 잔여 두께를 수초 내에 신속히 진행하는 것이 바람직하다.
도 5e에 도시한 바와 같이, 전술한 제 1 및 제 2 건식식각 단계를 완료하게 되면, 감광 패턴(도 5d의 162)에 대응된 부분을 제외한 전 영역의 다결정 실리콘층(도 5d의 140b)은 모두 제거된다. 이를 통해, 상기 반도체 영역(BA)에 대응하여 그 가장자리부의 끝단으로 테이퍼를 가지며, 전기적으로 절연된 아일랜드 형태의 활성층(140)이 형성된다.
이때, 상기 활성층(140)의 가장자리부에 대응된 테이퍼 각(θ)이 50도 이상 으로 형성될 경우 스텝 커버리지 불량을 야기할 우려가 있기 때문에, 상기 테이퍼 각(θ)은 1 ~ 30도, 보다 구체적으로는 10 ~ 15도로 형성하는 것이 바람직하다.
다음으로, 상기 활성층(140)이 형성된 기판(110)의 상부 전면에는 SiH4나 TEOS(tetraethylothosilicate)를 반응가스로 이용하고, 플라즈마 화학기상증착장비로 SiO2와 SiNx로 이루어진 게이트 절연막(145)을 형성한다.
이때, 본 발명의 제 1 실시예에서는 활성층(140)의 테이퍼 각(θ)이 1 ~ 30도로 설계되기 때문에, 활성층(140)의 가장자리부에 대응된 경사면(H)을 따라 균일한 두께로 게이트 절연막(145)을 형성하는 것이 가능해진다.
따라서, 본 발명에서는 300Å 정도의 두께로 제작되는 극 박막의 활성층(140)에 테이퍼 형성 기술을 적용하는 것이 가능해지는 바, 파괴절연전압(breakdown voltage: BV)은 높일 수 있고, 누설전류(Leakage Current: LC)는 낮출 수 있어 박막트랜지스터(도 4의 T)의 구동 특성을 향상시킬 수 있게 된다.
특히, 상기 파괴절연전압의 경우, 종래에는 약 62V로 측정된 반면, 본 발명에서는 약 23V가 상승된 85V로 측정되었다.
도 5f에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(110) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 방향으로 스캔 신호를 인가받는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고 채널 영역(C)과 중첩된 게이트 전극(125)을 형성한다.
도면으로 상세히 제시하지는 않았지만, 상기 게이트 전극(125)을 이온 스타퍼(ion stopper)로 이용하고 n형 또는 P형 이온을 다량으로 도핑함으로써, 상기 게이트 전극(125)과 중첩된 하부에 불순물이 주입되지 않은 채널층(142a)과, 상기 채널층(142a)과 이격된 양측의 소스 및 드레인 영역(S, D)으로 n형 또는 p형 이온이 다량으로 도핑된 제 1 도핑층(142b) 및 제 2 도핑층(142c)을 포함하는 반도체층(142)을 형성한다.
다음으로, 상기 게이트 배선과 게이트 전극(125)의 상부 전면에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다. 이때, 상기 보호막(155)은 질화 실리콘(SiNx)을 제 1 층으로 하고, 산화 실리콘(SiO2)을 제 2 층으로 하는 이중층으로 형성할 수도 있다.
다음으로, 상기 소스 영역(S)과 드레인 영역(D)에 대응된 보호막(155)과, 상기 보호막(155) 하부의 게이트 절연막(145)을 순차적으로 패턴하여, 상기 제 1 및 제 2 도핑층(142b, 142c)을 각각 노출하는 소스 및 드레인 홀(SH, DH)을 형성한다.
도 5g에 도시한 바와 같이, 상기 소스 및 드레인 홀(SH, DH)을 포함하는 보호막(155) 상에는 몰리브덴(Mo), 알루미늄 합금(AlNd, p-Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 합금(TiN), 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO)를 포함하는 도전성 물질 그룹 중 선택된 하나로 소스 및 드레인 금속층(미도시)을 형 성하고 이를 패턴하여, 상기 게이트 배선과 수직 교차하여 화소 영역(PA)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선에서 연장되고 소스 홀(SH)을 통해 제 1 도핑층(142b)과 접촉된 소스 전극(132)과, 상기 소스 전극(132)과 이격되고 드레인 홀(DH)을 통해 제 2 도핑층(142c)과 접촉된 드레인 전극(134)을 각각 형성한다.
상기 소스 및 드레인 전극(132, 134)이 형성된 기판(110) 상에는 드레인 전극(134)을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(165)을 형성한다. 상기 층간 절연막(165)은 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐(benzocyclobutene)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 하나로 형성된다.
상기 층간 절연막(165) 상에는 드레인 콘택홀(DCH)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(PA)에 대응하여 형성한다. 상기 화소 전극(170)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 형성된다.
이상으로 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터를 제작할 수 있다.
도 6은 본 발명에 따른 테이퍼 기술로 제작된 활성층을 나타낸 도면으로, 보다 상세하게는 도 5e의 A 부분을 SEM으로 촬영한 실측 도면으로, 도 5e와 연계하여 상세히 설명하도록 한다.
도 5e와 도 6에 도시한 바와 같이, 버퍼층(120) 상에는 테이퍼 각(θ)이 1 ~ 30도로 형성된 활성층(140)과, 상기 활성층(140)의 상부를 덮는 게이트 절연막(145)이 차례로 위치한다.
이때, 상기 버퍼층(120)의 상측 표면을 덮는 게이트 절연막(145)의 두께(Tb), 반도체층(142)의 상측 표면을 덮는 게이트 절연막(145)의 두께(Tt), 반도체층(142)의 가장자리 대각선 부분을 덮는 게이트 절연막(145)의 두께(Ts)가 균일하게 형성되는 것을 알 수 있다.
즉, 상기 활성층(140)의 가장자리부에 1 ~ 30도로 테이퍼 각(θ)을 형성해 주는 것을 통해, 활성층(140)의 가장자리부에 대응된 경사면(H)을 따라 게이트 절연막(145)이 균일하게 증착되는 것을 확인할 수 있다.
따라서, 본 발명에서와 같이 제 1 건식식각과 제 2 건식식각으로 세분화하여 활성층을 패턴하는 것을 통해 극 박막의 활성층 가장자리부에 테이터를 형성하는 것이 가능하게 되는 바, 스텝 커버리지 불량을 미연에 방지할 수 있는 장점이 있다.
--- 제 2 실시예 ---
본 발명의 제 2 실시예는 제 1 실시예의 구성에서 엑시머 레이저 어닐링법에 의해 형성된 활성층의 가장자리부에서 테이퍼 각을 형성하는 방법에 관한 것으로, 상기 제 2 실시예의 구성은 제 1 실시예와 큰 차이가 없고, 그 제조방법에서 뚜렷한 차이를 보이는 바, 그 구성에 대한 설명은 생략하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 제 2 실시예에 폴리실리콘 박막트 랜지스터의 제조방법에 대해 설명하도록 한다.
도 7a 내지 도 7i는 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도이다.
도 7a에 도시한 바와 같이, 기판(210) 상에 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA)과 스위칭 영역(SA)과 화소 영역(PA)을 정의하는 단계를 진행한다. 상기 다수의 영역(BA, SA, PA)이 정의된 기판(210)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(220)을 형성한다.
다음으로, 상기 버퍼층(220)이 형성된 기판(210) 상에 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(240a)을 형성한다.
도 7b에 도시한 바와 같이, 상기 비정질 실리콘층(도 7a의 240a)을 결정화 방법을 이용한 결정화 공정을 진행하게 되면, 상기 비정질 실리콘층은 결정질 실리콘층(240b)으로 결정화된다.
이때, 본 발명의 제 2 실시예에서는 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA)을 이용하여 비정질 실리콘층을 결정질 실리콘층(240b)으로 결정화한 것을 특징으로 한다.
이러한 엑시머 레이저 어닐링을 이용한 결정화 방법으로 제작된 결정질 실리콘층(240b)의 경우, 상기 결정질 실리콘층(240b)의 표면으로부터 서로 다른 높이(h)를 가지는 다수의 돌기(P)가 생성된다. 이러한 다수의 돌기(P)는 엑시머 레이 저 어닐링을 이용한 결정화 과정에서 결정립과 결정립 간의 경계면에서 결정화가 이루어지지 않은 SiOx로 이루어진 물질이 솟아 오른 것이다.
이러한 다수의 돌기(P)를 제거하지 않고 후속 공정으로 형성되는 활성층에 테이퍼 기술을 적용하게 되면, 테이퍼가 형성되는 부분과 인접한 위치로 다수의 돌기(P)가 남겨지는 현상이 발생되고 이러한 다수의 돌기(P) 간에 전기적으로 도통되는 문제로 소자의 신뢰성이 저하될 염려가 있는 바, 이러한 다수의 돌기(P)는 BOE 처리를 통해 사전에 제거해주어야 한다. 이러한 BOE 처리에 대해서는 후술하도록 한다.
도 7c에 도시한 바와 같이, 상기 결정질 실리콘층(240b)이 형성된 기판(210) 상에 포토레지스트를 도포하여 감광층(260)을 형성하고, 상기 감광층(260)과 이격된 상부로 차단부(T1)와 투과부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다. 상기 차단부(T1)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T2)는 빛을 투과시켜 빛에 노출된 감광층(260)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 반도체 영역(BA)에 대응하여 차단부(T1)가, 그리고 이를 제외한 전 영역은 투과부(T2)가 위치하도록 한다.
도 7d에 도시한 바와 같이, 상기 마스크(도 7c의 M)와 이격된 상부에서 기판(210) 방향으로 노광기(미도시)를 이용한 노광 공정을 진행하게 되면, 상기 반도체 영역(BA)에 대응하여 두께 변화가 없는 감광 패턴(262)이 형성되고, 이를 제외한 전 영역의 감광층(도 7c의 260)은 모두 제거되어 그 하부의 다결정 실리콘 층(240b)이 외부로 노출된다.
이때, 상기 감광 패턴(262)이 흘러내리지 않도록 단단히 소성시키기 위한 하드 베이킹 공정을 진행하게 되면, 감광 패턴(262)의 양측 상단의 가장자리부가 완만한 굴곡 형태를 이루게 된다.
다음으로, 상기 감광 패턴(262)을 마스크로 이용하고, 다수의 돌기(P)를 포함하는 결정질 실리콘층(240b)을 BOE 처리를 실시하여, 상기 감광 패턴(262)을 제외한 결정질 실리콘층(240b)의 표면에 잔재하는 다수의 돌기(P)를 제거한다. 전술한 공정으로 감광 패턴(262)을 제외한 결정질 실리콘층(240b)의 표면은 매끄럽게 형성된다.
이때, 도 8은 엑시머 레이저 어닐링을 통해 형성된 결정질 실리콘층에 BOE 처리를 실시한 상태를 시간의 경과에 따라 나타낸 실험 데이터로, 보다 상세하게는 SEM을 이용한 실측 도면을 나타낸 것이다.
도 7d와 도 8에 도시한 바와 같이, BOE 처리 전(1)에는 결정질 실리콘층(240b)의 표면으로 결정립과 결정립의 경계부에 대응하여 다수의 돌기(P)가 국부적으로 산포하는 데 반해, BOE 처리 50초(2), 100초(3)를 순차적으로 진행한 후에는 다수의 돌기(P)의 크기가 점점 작아지다가 BOE 처리 150초(4)에서는 대부분 제거된 것을 확인할 수 있다. 따라서, 상기 BOE 처리는 100 ~ 200초 보다 구체적으로는 150초로 진행하는 것이 바람직하다.
다음으로, 도 7e에 도시한 바와 같이, 상기 감광 패턴(262)을 마스크로 이용하고, 노출된 다결정 실리콘층(240b)을 제 1 건식식각하는 단계를 진행한다. 이때, 상기 제 1 건식식각은 플라즈마 건식식각이 이용될 수 있으며, 이 때 반응가스로 제 1 실시예와 동일한 CF4, O2 및 Ar이 이용된다.
도 7f에 도시한 바와 같이, 전술한 제 1 건식식각 단계를 진행하게 되면, 상기 감광 패턴(262)은 다결정 실리콘층(240b)에 비해 에칭 속도가 빨리 진행되므로 그 폭 및 두께가 현저히 줄어들게 되는데 반해, 다결정 실리콘층(240b)은 감광 패턴(262)에 비해 에칭 속도가 느리게 진행되기 때문에 감광 패턴(262)으로부터 멀어질수록 그 두께가 점점 얇아지는 테이퍼 형태를 이룰 수 있게 된다.
다음으로, 제 1 건식식각 단계를 완료한 후 제 2 건식식각을 진행하는 바, 상기 제 2 건식식각에 이용되는 반응가스는 제 1 실시예와 동일한 SF6, Cl2 및 Ar이 이용된다.
이때, 상기 제 2 건식식각은 제 1 건식식각을 진행한 후 남겨진 다결정 실리콘층(240b)의 잔여 두께에 의해 결정되는 바, 이러한 제 2 건식식각은 수초 내에 공정을 완료하여야 한다.
도 7g에 도시한 바와 같이, 전술한 제 1 및 2 건식식각 단계를 완료하게 되면, 감광 패턴(도 7f의 262)에 대응된 부분을 제외한 전 영역의 다결정 실리콘층(240b)은 모두 제거된다. 이를 통해, 반도체 영역(BA)에 대응하여 그 가장자리부의 끝단으로 테이퍼를 가지며, 전기적으로 절연된 아일랜드 형태의 활성층(240)이 형성된다.
이때, 상기 활성층(240)의 가장자리부에 대응된 테이퍼 각(θ)이 50도 이상 으로 형성될 경우 스텝 커버리지 불량을 야기할 우려가 있기 때문에, 상기 테이퍼 각(θ)은 1 ~ 30도 보다 구체적으로는 10 ~ 15도로 형성하는 것이 바람직하다.
다음으로, 상기 감광 패턴(262)을 약액을 이용한 스트립 공정을 진행하게 되면, 약액에 의해 감광 패턴 하부에 대응된 활성층(240)의 표면에 잔재하는 다수의 돌기(도 7f의 P)가 함께 제거한다. 따라서, 상기 활성층(240)의 노출된 표면은 매끄럽게 형성된다.
상기 활성층(240)이 형성된 기판(210)의 상부 전면에는 SiH4나 TEOS(tetraethylothosilicate)를 반응가스로 이용하고, 플라즈마 화학기상증착장비로 SiO2와 SiNx로 이루어진 게이트 절연막(245)을 형성한다.
이때, 상기 활성층(240)의 테이퍼 각(θ)이 1 ~ 30도로 설계되기 때문에, 활성층(240)의 가장자리부에 대응된 경사면(H)을 따라 균일한 두께로 게이트 절연막(245)을 형성하는 것이 가능해진다.
도 7h에 도시한 바와 같이, 상기 게이트 절연막(245)이 형성된 기판(210) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 방향으로 스캔 신호를 인가받는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고 채널 영역(C)과 중첩된 게이트 전극(225)을 형성한다.
도면으로 상세히 제시하지는 않았지만, 상기 게이트 전극(225)을 이온 스타퍼(ion stopper)로 이용하고 n형 또는 P형 이온을 다량으로 도핑함으로써, 상기 게 이트 전극(225)과 중첩된 하부에 불순물이 주입되지 않은 채널층(242a)과, 상기 채널층(242a)과 이격된 양측의 소스 및 드레인 영역(S, D)으로 n형 또는 p형 이온이 다량으로 도핑된 제 1 도핑층(242b) 및 제 2 도핑층(242c)을 포함하는 반도체층(242)을 형성한다.
다음으로, 상기 게이트 배선과 게이트 전극(225)의 상부 전면에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(255)을 형성한다. 이때, 상기 보호막(255)은 질화 실리콘(SiNx)을 제 1 층으로 하고, 산화 실리콘(SiO2)을 제 2 층으로 하는 이중층으로 형성할 수도 있다.
다음으로, 상기 소스 영역(S)과 드레인 영역(D)에 대응된 보호막(255)과, 상기 보호막(255) 하부의 게이트 절연막(245)을 순차적으로 패턴하여, 상기 제 1 및 제 2 도핑층(242b, 242c)을 각각 노출하는 소스 및 드레인 홀(SH, DH)을 형성한다.
도 7i에 도시한 바와 같이, 상기 소스 및 드레인 홀(SH, DH)을 포함하는 보호막(255) 상에 몰리브덴(Mo), 알루미늄 합금(AlNd, p-Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 합금(TiN), 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO)를 포함하는 도전성 물질 그룹 중 선택된 하나로 소스 및 드레인 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 배선과 수직 교차하여 화소 영역(PA)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선에서 연장되고 소스 홀(SH)을 통해 제 1 도핑층(242b)과 접촉된 소스 전극(232)과, 상기 소스 전극(232)과 이격되고 드레인 홀(DH)을 통해 제 2 도핑층(242c)과 접촉된 드레인 전극(234)을 각각 형성한다.
상기 소스 및 드레인 전극(232, 234)이 형성된 기판(210) 상에는 드레인 전극(234)을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(265)을 형성한다. 상기 층간 절연막(265)은 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐(benzocyclobutene)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 하나로 형성된다.
상기 층간 절연막(265) 상에는 드레인 콘택홀(DCH)을 통해 드레인 전극(234)과 접촉된 화소 전극(270)을 화소 영역(PA)에 대응하여 형성한다. 상기 화소 전극(270)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 형성된다.
이상으로 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터를 제작할 수 있다.
따라서, 본 발명의 제 2 실시예에서는 엑시머 레이저 어닐링으로 제작되는 다결정 실리콘층의 특성상 그 표면에 잔재하는 다수의 돌기를 BOE 처리를 실시하여 제거해주고, 제 1 건식식각과 제 2 건식식각으로 세분화하여 활성층을 패턴하는 것을 특징으로 한다.
이를 통해, 엑시머 레이저 어닐링으로 제작된 활성층의 테이퍼 형성 공정이 가능한 장점으로, 스텝 커버리지 불량을 미연에 방지할 수 있다. 그 결과, 파괴절 연전압을 상승되고, 누설전류는 감소하는 효과로 박막트랜지스터의 구동 특성을 향상시킬 수 있는 장점이 있다.
지금까지 설명한 본 발명에 따른 폴리실리콘 박막트랜지스터 및 그 제조방법은 액티브 매트릭스 액정표시장치 및 유기전계 발광소자 등 대부분의 표시장치 및 반도체 소자에 적용할 수 있다.
다시 말해, 본 발명에서는 폴리실리콘을 반도체층으로 이용하는 박막트랜지스터에 대해서 일관되게 설명하였으나, 이는 예시에 불과한 것이며 비정질 실리콘(a-Si:H)을 반도체층으로 이용하는 모델에도 동일하게 적용할 수 있다는 것은 자명한 사실일 것이다.
따라서, 본 발명은 상기 제 1 및 제 2 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1a 내지 도 1f는 종래에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도.
도 2a 내지 도 2d는 도 1a 및 도 1b의 공정 단계를 세부적으로 나타낸 공정 단면도.
도 3은 스텝 커버리지 불량을 설명하기 위한 도면.
도 4는 본 발명에 따른 폴리실리콘 박막트랜지스터를 개략적으로 나타낸 단면도.
도 5a 내지 도 5g는 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스 터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도.
도 6은 본 발명에 따른 테이퍼 기술로 제작된 활성층을 나타낸 실험 결과를 나타낸 도면.
도 7a 내지 도 7d는 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도.
도 8은 엑시머 레이저 어닐링을 통해 형성된 결정질 실리콘층에 BOE 처리를 실시한 상태를 시간의 경과에 따라 나타낸 실험 데이터.
* 도면의 주요부분에 대한 부호의 설명*
110 : 기판 120 : 버퍼층
125 : 게이트 전극 132 : 소스 전극
134 : 드레인 전극 142 : 반도체층
145 : 게이트 절연막 155 : 보호막
165 : 층간 절연막 170 : 화소 전극
SH, DH : 소스 및 드레인 홀 θ : 테이퍼 각

Claims (12)

  1. 기판과;
    상기 기판 상의 버퍼층과;
    상기 버퍼층 상의 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상으로 구성된 반도 체층과;
    상기 반도체층을 덮는 게이트 절연막과;
    상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극과;
    상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 반도체층을 노출하는 소스 및 드레인 홀을 포함하는 보호막과;
    상기 보호막 상의 상기 소스 홀을 통해 상기 반도체층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 반도체층과 접촉된 드레인 전극
    을 포함하는 폴리실리콘 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층의 가장자리부에 대응된 테이퍼 각은 1 ~ 30도로 구성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 버퍼층의 상측 표면을 덮는 게이트 절연막의 두께(Tb)와 반도체층의 상측 표면을 덮는 게이트 절연막의 두께(Tt)와 반도체층의 가장자리 대각선 부분을 덮는 게이트 절연막의 두께(Ts)에 있어서, Tb/Tt ≒ 0.99, Ts/Tt ≒ 0.92로 구성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
  4. 기판 상에 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하는 단계와;
    상기 결정질 실리콘층을 제 1 건식식각과 제 2 건식식각으로 패턴하여, 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상을 가지는 활성층을 형성하는 단계와;
    상기 활성층을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극을 혀엉하는 단계와;
    상기 게이트 전극을 마스크로 이용하고 이온 주입 공정을 진행하여, 상기 게이트 전극과 중첩된 하부에 불순물이 주입되지 않은 채널층과, 상기 채널층과 이격된 양측으로 제 1 및 제 2 도핑층을 포함하는 반도체층을 형성하는 단계와;
    상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 제 1 및 제 2 도핑층을 각각 노출하는 소스 및 드레인 홀을 포함하는 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 소스 홀을 통해 상기 제 1 도핑층과 접촉된 소스 전 극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 제 2 도핑층과 접촉된 드레인 전극을 형성하는 단계
    를 포함하는 폴리실리콘 박막트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계는 고상 결정화, 연속측면 결정화, 금속유도 결정화, 금속유도 측면결정화, 교번자장 결정화 중 어느 하나가 이용된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  6. 제 4 항에 있어서,
    상기 반도체층의 가장자리부에 대응된 테이퍼 각은 1 ~ 30도로 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  7. 제 4 항에 있어서,
    상기 제 1 건식식각은 반응가스로 CF4, O2 및 Ar가 이용되고, 상기 제 1 건식식각시 다결정 실리콘층 두께의 70 ~ 90%를 제거하는 것을 특징으로 하는 폴리실리 콘 박막트랜지스터의 제조방법.
  8. 제 4 항에 있어서,
    상기 제 2 건식식각은 반응가스로 SF6, Cl2 및 Ar가 이용되고, 공정 시간은 수초 내에 진행되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  9. 제 4 항에 있어서,
    상기 제 2 건식식각시 상기 감광 패턴 및 버퍼층의 에칭은 제 1 속도로, 상기 다결정 실리콘층의 에칭은 제 2 속도로 진행되고, 상기 제 1 건식식각시 상기 다결정 실리콘층 및 버퍼층은 제 3 속도로 진행되고, 상기 감광 패턴은 제 4 속도로 진행되며, 제 1 속도 < 제 2 속도 < 제 3 속도 = 제 4 속도의 관계가 성립하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  10. 기판 상에 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층을 엑시머 레이저 어닐링으로 결정화하여 다수의 돌기 를 포함하는 결정질 실리콘층을 형성하는 단계와;
    상기 다수의 돌기를 BOE 처리를 실시하여 제거하는 단계와;
    상기 결정질 실리콘층을 제 1 건식식각과 제 2 건식식각으로 패턴하여, 채널 영역, 소스 영역 및 드레인 영역으로 구분된 반도체 영역에 대응하여 중앙부에서는 균일한 두께를 가지고, 가장자리부에서는 그 끝단으로 갈수록 중앙부의 두께 보다 점진적으로 낮아지는 테이퍼 형상을 가지는 활성층을 형성하는 단계와;
    상기 활성층을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상의 상기 채널 영역과 중첩 구성된 게이트 전극을 혀엉하는 단계와;
    상기 게이트 전극을 마스크로 이용하고 이온 주입 공정을 진행하여, 상기 게이트 전극과 중첩된 하부에 불순물이 주입되지 않은 채널층과, 상기 채널층과 이격된 양측으로 제 1 및 제 2 도핑층을 포함하는 반도체층을 형성하는 단계와;
    상기 게이트 전극을 덮으며, 상기 소스 및 드레인 영역에 대응된 상기 제 1 및 제 2 도핑층을 각각 노출하는 소스 및 드레인 홀을 포함하는 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 소스 홀을 통해 상기 제 1 도핑층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 상기 제 2 도핑층과 접촉된 드레인 전극을 형성하는 단계
    를 포함하는 폴리실리콘 박막트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 BOE 처리는 100 ~ 200초로 진행하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  12. 제 10 항에 있어서,
    상기 다수의 돌기는 엑시머 레이저를 이용한 결정화 과정에서 결정립과 결정립 간의 경계면에서 결정화가 이루어지지 않은 SiOx로 이루어진 물질이 솟아 오른 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101570482B1 (ko) * 2009-10-15 2015-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9035315B2 (en) * 2010-04-30 2015-05-19 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for manufacturing semiconductor device
CN104240633B (zh) * 2013-06-07 2018-01-09 上海和辉光电有限公司 薄膜晶体管和有源矩阵有机发光二极管组件及其制造方法
CN104617132B (zh) 2014-12-31 2017-05-10 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管及其制造方法
KR102270036B1 (ko) * 2015-01-02 2021-06-28 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN104952934B (zh) * 2015-06-25 2018-05-01 京东方科技集团股份有限公司 薄膜晶体管及制造方法、阵列基板、显示面板
CN105374749B (zh) * 2015-11-03 2019-04-02 武汉华星光电技术有限公司 一种薄膜晶体管及其制造方法
CN105355544A (zh) * 2015-11-24 2016-02-24 信利（惠州）智能显示有限公司 低温多晶硅薄膜及薄膜晶体管的制备方法、以及薄膜晶体管
CN105336626A (zh) * 2015-12-08 2016-02-17 深圳市华星光电技术有限公司 与数据线导通的薄膜晶体管的制备方法及薄膜晶体管
KR102598970B1 (ko) * 2016-07-29 2023-11-06 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
CN107507771A (zh) * 2017-07-24 2017-12-22 武汉华星光电技术有限公司 一种多晶硅蚀刻方法
CN108257873A (zh) * 2018-01-15 2018-07-06 武汉华星光电半导体显示技术有限公司 Tft的制造方法及tft基板
CN109148598B (zh) * 2018-08-20 2022-04-26 Tcl华星光电技术有限公司 薄膜晶体管及其制备方法
CN110112071B (zh) * 2019-06-10 2022-02-08 北海惠科光电技术有限公司 薄膜晶体管的制备方法、薄膜晶体管和显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031493A (ja) 1998-07-16 2000-01-28 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20060049428A1 (en) * 2002-07-05 2006-03-09 Van Der Zaag Pieter J Tft electronic devices and their manufacture
US6709910B1 (en) 2002-10-18 2004-03-23 Sharp Laboratories Of America, Inc. Method for reducing surface protrusions in the fabrication of lilac films
KR100466628B1 (ko) * 2002-11-12 2005-01-15 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR20050052029A (ko) * 2003-11-28 2005-06-02 삼성에스디아이 주식회사 박막트랜지스터
US20060084243A1 (en) * 2004-10-20 2006-04-20 Ying Zhang Oxidation sidewall image transfer patterning method
US20060157711A1 (en) * 2005-01-19 2006-07-20 Samsung Electronics Co., Ltd. Thin film transistor array panel
US8115206B2 (en) * 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101226974B1 (ko) * 2006-05-03 2013-01-28 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR100746623B1 (ko) * 2006-06-29 2007-08-08 주식회사 하이닉스반도체 반도체소자의 듀얼폴리게이트 형성방법
JP5266645B2 (ja) * 2007-01-31 2013-08-21 三菱電機株式会社 薄膜トランジスタと該薄膜トランジスタを用いた表示装置

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