KR100746623B1 - 반도체소자의 듀얼폴리게이트 형성방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제1 영역에서는 제1 도전형의 불순물이온이 주입되고 제2 영역에서는 제2 도전형의 불순물이온이 주입된 비정질실리콘막을 형성하는 단계와, 비정질실리콘막 위에 실리콘 시드를 형성하는 단계와, 실리콘 시드를 이용하여 비정질실리콘막 표면에 반구형 그레인을 형성하는 단계와, 그리고 어닐링으로 주입된 불순물이온을 활성화시키고, 반구형 그레인을 갖는 비정질실리콘막을 결정화시켜, 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계를 포함한다.
듀얼폴리게이트, 세정, 핀 홀(pin hole), 비정질실리콘, 반구형 그레인, 결정화

Description

반도체소자의 듀얼폴리게이트 형성방법{Method of fabricating the dual poly gate in a semiconductor device}
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 듀얼폴리게이트 형성방법에 관한 것이다.
디램(DRAM)과 같은 반도체소자는 셀영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 p형의 모스트랜지스터를 구현하기 위해 듀얼폴리게이트 구조를 채용하고 있다. 듀얼폴리게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 보론(B)을 주입한 p+형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 포스포러스(P)를 주입한 n+형 폴리게이트가 배치되는 구조를 의미한다.
이와 같은 듀얼폴리게이트를 형성하는 일반적인 방법을 개략적으로 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 폴리실리콘막을 형성한다. 그리고 p형 모스트랜지스터영역을 노출시키는 제1 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, p형 모스트랜지스터영역의 폴리실리콘막 내에 p형 불순물이온을 주입한다. 다음에 n형 모스트랜지스터영역을 노출시키는 제2 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, n형 모스트랜지스터영역의 폴리실리콘막 내에 n형 불순물이온을 주입한다. 상기 p형 불순물이온주입과 n형 불순물이온주입은 그 순서를 바꾸어서 수행해도 무방하다. 다음에 어닐링을 수행하여 주입된 불순물이온이 활성화되도록 하여 p형 폴리실리콘막 및 n형 폴리실리콘막을 형성한다. 그리고, p형 폴리실리콘막 및 n형 폴리실리콘막 위의 자연산화막과 같은 불순물을 제거하기 위하여 HF나 BOE(Buffered Oxide Etchant)를 이용한 세정을 수행한다. 이후 저항감소를 위해 텅스텐실리사이드막과 같은 금속실리사이드막이나 금속막을 증착하고, 통상의 게이트패터닝을 수행한다.
그런데 금속실리사이드막이나 금속막 증착 전에 수행되는 불순물 제거를 위한 세정시, 세정액이 결정화된 p형 폴리실리콘막과 n형 폴리실리콘막의 결정립 계(grain boundary)를 통해 침투하여 핀 홀(pin hole)이 발생될 수 있다. 핀 홀은, 높은 도즈의 이온주입에 의해 데미지(damage)를 받은 비정질실리콘이 불순물이온 활성화를 위한 어닐링시 결정화되면서, 이 결정립계에 편석(segregation)이 이루어진 높은 농도의 도펀트가 존재하여 세정액에 대한 내식각성이 저하됨에 따라 발생된다. 이와 같이 핀 홀이 발생되면, 이 핀 홀을 통해 세정액이 침투하여 게이트절연막을 손상시키고, 그 결과 소자의 여러 특성들을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는, 핀 홀의 발생을 억제하여 세정액에 의한 게이트절연막의 손상이 억제되도록 하는 반도체소자의 듀얼폴리게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 상기 제1 영역에서는 제1 도전형의 불순물이온이 주입되고 상기 제2 영역에서는 제2 도전형의 불순물이온이 주입된 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 위에 실리콘 시드를 형성하는 단계; 상기 실리콘 시드를 이용하여 상기 비정질실리콘막 표면에 반구형 그레인을 형성하는 단계; 및 어닐링으로 상기 주입된 불순물이온을 활성화시키고, 상기 반구형 그레인을 갖는 비정질실리콘막을 결정화시켜, 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계를 포함한다.
본 실시예에 있어서, 상기 비정질실리콘막 표면을 세정하는 단계를 더 포함할 수 있다. 상기 세정은, 상기 비정질실리콘막 표면의 도펀트 제거를 위한 제1 세정과, 상기 비정질실리콘막 위의 자연산화막 제거를 위한 제2 세정을 포함할 수 있다. 상기 제1 세정은 SC-1 세정액을 이용하여 수행하고, 상기 제2 세정은 HF나 BOE 세정액을 이용하여 수행할 수 있다.
상기 비정질실리콘막을 형성하는 단계는, 상기 게이트절연막 위에 비정질실리콘막을 형성하는 단계와, 상기 제1 영역을 노출시키는 제1 마스크막패턴을 이용하여 상기 제1 영역의 비정질실리콘막에 제1 도전형의 불순물이온을 주입하는 단계와, 그리고 상기 제2 영역을 노출시키는 제2 마스크막패턴을 이용하여 상기 제2 영역의 비정질실리콘막에 제2 도전형의 불순물이온을 주입하는 단계를 포함할 수 있다.
상기 실리콘 시드를 형성하는 단계는, 싱글 타입 또는 배치 타입의 장비 내에서 수행되도록 할 수 있다.
상기 실리콘 시드를 형성하는 단계는, SiH4 가스 또는 Si2H6 가스를 반응가스로 사용하여 수행할 수 있다.
상기 반구형 그레인을 형성하는 단계는, 500-700℃의 온도 범위 내의 어닐링을 사용하여 수행할 수 있다.
상기 반구형 그레인은 20-700Å의 두께를 갖도록 할 수 있다.
상기 열공정은 700-1100℃의 온도로 수행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 상기 제1 영역에서는 제1 도전형의 불순물이온이 주입되고 상기 제2 영역에서는 제2 도전형의 불순물이온이 주입된 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 위에 불순물이 도핑되지 않은 실리콘막을 형성하는 단계; 상기 불순물이 도핑되지 않은 실리콘막 위에 실리콘 시드를 형성하는 단계; 상기 실리콘 시드를 중심으로 상기 불순물이 도핑되지 않은 실리콘막 내의 실리콘원자를 표면이동시켜 상기 불순물이 도핑되지 않은 실리콘막 표면에 반구형 그레인을 형성하는 단계; 및 어닐링을 수행하여 상기 주입된 불순물이온을 활성화시키면서 상기 반구형 그레인을 갖는 실리콘막 및 비정질실리콘막을 결정화시켜, 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계를 포함한다.
상기 불순물이 도핑되지 않은 실리콘막은 수십-200Å 두께로 형성할 수 있다.
상기 불순물이 도핑되지 않은 실리콘막을 형성하는 단계는, SiH4 가스 또는 Si2H6 가스를 반응가스로 사용하여 수행할 수 있다.
본 실시예에 있어서, 상기 비정질실리콘막 표면을 세정하는 단계를 더 포함할 수 있다. 상기 세정은, 상기 비정질실리콘막 표면의 도펀트 제거를 위한 제1 세 정과, 상기 비정질실리콘막 위의 자연산화막 제거를 위한 제2 세정을 포함할 수 있다. 상기 제1 세정은 SC-1 세정액을 이용하여 수행하고, 상기 제2 세정은 HF나 BOE 세정액을 이용하여 수행할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 제1 영역(100) 및 제2 영역(200)을 갖는 반도체기판(300) 위에 게이트절연막(310) 및 비정질실리콘막(320)을 순차적으로 형성한다. 여기서 제1 영역(100)은 p형 모스트랜지스터가 배치되는 영역이고, 제2 영역(200)은 n형 모스트랜지스터가 배치되는 영역이다. 게이트절연막은 산화막으로 형성할 수 있다. 비정질실리콘막(320)에는 불순물이 도핑되어 있을 수도 있고, 또는 불순물이 도핑되어 있지 않을 수도 있다. 불순물이 도핑되어 있는 경우, 포스포러스(P)가 도핑되거나, 또는 보론(B)이 도핑되어 있을 수도 있다. 경우에 따라서는 불순물이 도핑된 비정질실리콘막과 불순물이 도핑되지 않은 비정질실리콘막의 2중층 구조로 형성할 수도 있다.
다음에 도 2를 참조하면, 제1 영역(100)을 노출시키는 제1 마스크막패턴(331)을 형성한다. 제1 마스크막패턴(331)은 포토레지스트막으로 형성할 수 있 다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제1 마스크막패턴(331)은 이온주입장벽층으로 한 이온주입으로 p형의 불순물이온, 예컨대 보론(B)이온을 주입한다. 이 이온주입에 의해, 제1 영역(100) 내의 비정질실리콘막(320) 내에는 p형의 불순물이온이 주입된다. 상기 이온주입을 수행한 후에는 제1 마스크막패턴(331)을 제거한다.
다음에 도 3을 참조하면, 제2 영역(200)을 노출시키는 제2 마스크막패턴(332)을 형성한다. 제2 마스크막패턴(332)도 포토레지스트막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제2 마스크막패턴(332)은 이온주입장벽층으로 한 이온주입으로 n형의 불순물이온, 예컨대 포스포러스(P)이온을 주입한다. 이 이온주입에 의해, 제2 영역(200) 내의 비정질실리콘막(320) 내에는 n형의 불순물이온이 주입된다. 상기 이온주입을 수행한 후에는 제2 마스크막패턴(332)을 제거한다. 본 실시예에서는 p형의 불순물이온을 주입한 후에 n형의 불순물이온을 주입하는 것으로 설명하였지만, n형의 불순물이온을 먼저 주입하고 이어서 p형의 불순물이온을 나중에 주입하더라도 무방하다.
다음에 도 4를 참조하면, 제1 영역(100) 및 제2 영역(200)에 각각 p형의 불순물이온 및 n형의 불순물이온이 주입된 비정질실리콘막(320)에 대한 세정을 수행한다. 이 세정은 두 단계로 나누어서 수행한다. 첫 번째 단계로서, SC-1(Standard Cleaning-1) 세정액을 이용한 세정을 수행하여 비정질실리콘막(320) 표면의 불순물이온들을 제거한다. 그리고 두 번째 단계로서, HF 또는 BOE(Buffered Oxide Etchant) 세정액을 이용한 세정을 수행하여 비정질실리콘막(320) 표면에 생길 수 있는 자연산화막(natural oxide)을 제거한다. 이와 같은 세정은 결정화가 이루어지기 전인 비정질실리콘막(320)에 대해 수행되므로, 핀 홀이 발생되지 않는다.
다음에 도 5를 참조하면, 세정이 이루어진 비정질실리콘막(320) 표면 위에 실리콘 시드(Si-seed)(340)를 형성한다. 이 실리콘 시드(340)를 형성하기 위해서는, 먼저 비정질실리콘막(320)을 갖는 반도체기판(300)을 싱글 타입(single type)이나 또는 배치 타입(batch type)의 설비 내로 로딩시킨다. 그리고 이 설비 내부로 실리콘 소스가스를 공급하여 비정질실리콘막(320) 표면 위에 실리콘 시드(340)가 형성되도록 한다. 실리콘 소스가스로는 SiH4 가스 또는 Si2H6 가스를 사용할 수 있다. 설비 내의 압력은 대략 1mTorr 내지 500mTorr가 되도록 한다.
다음에 도 6을 참조하면, 실리콘 시드(도 5의 340)가 형성된 비정질실리콘막(320)에 대한 어닐링을 수행한다. 이 어닐링에 의해, 실리콘 시드(340)를 중심으로 비정질실리콘막(320) 내의 실리콘 원자가 표면이동되어, 비정질실리콘막(320) 표면에 반구형 그레인(hemisphere grain)(341)이 형성된다. 상기 어닐링은 대략 500℃ 내지 700℃의 온도, 바람직하게는 대략 600℃ 내지 650℃의 온도에서 수행한다. 이와 같이 형성된 반구형 그레인(341)은, 단순 결정화 과정에 의해 형성된 것이 아니라, 실리콘 원자의 표면이동에 의해 형성된 실리콘 결정 형태이므로, 결정 및 결정립계의 막질이 치밀하게 형성된다. 반구형 그레인(341)의 두께는 대략 20Å 내지 700Å, 바람직하게는 대략 50Å 내지 100Å이 되도록 한다.
다음에 도 7을 참조하면, 주입된 p형 불순물이온 및 n형 불순물이온을 활성 화시키기 위한 고온어닐링을 수행한다. 이 고온어닐링은 퍼니스(furnace)에서 수행할 수도 있고, 또는 급속열처리(RTP; Rapid Thermal Process)장비에서 수행할 수도 있다. 어느 경우이던지 대략 700℃ 내지 1100℃의 온도에서 수행한다. 상기 고온어닐링에 의해, 주입되었던 불순물이온들은 활성화되는 동시에 실리콘은 결정화되고, 그 결과 제1 영역(100)에는 표면에 반구형 그레인(341)을 갖는 p형의 폴리실리콘막(321)이 형성되고, 제2 영역(200)에는 표면에 반구형 그레인(341)을 갖는 n형의 폴리실리콘막(322)이 형성된다.
이후 통상의 세정을 수행한 후에, 도면에 나타내지는 않았지만, p형의 폴리실리콘막(321) 및 n형의 폴리실리콘막(322) 위에 금속실리사이드막이나 금속막, 예컨대 텅스텐실리사이드막, 티타늄실리사이드막, 텅스텐막 등을 형성하고, 통상의 게이트 패터닝을 수행하여 듀얼폴리게이트를 완성한다. 상기 통상의 세정이 이루어지더라도, p형의 폴리실리콘막(321) 및 n형의 폴리실리콘막(322) 표면에는 치밀한 결정립계의 반구형 그레인(341)이 존재하므로, 세정액에 의한 핀 홀의 발생이 억제된다.
도 8은 본 발명의 다른 실시예에 따른 반도체소자의 듀얼폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다. 도 8에서 도 1 내지 도 7과 동일한 참조부호는 동일한 요소를 나타낸다.
도 8을 참조하면, 먼저 도 1 내지 도 4를 참조하여 설명한 바와 같은 단계들을 동일하게 수행한다. 그리고 세정이 이루어진 비정질실리콘막(320) 표면 위에 불순물이 도핑되지 않은 실리콘(undoped silicon)막(350)을 형성한다. 이를 위하여, 먼저 비정질실리콘막(320)을 갖는 반도체기판(300)을 싱글 타입(single type)이나 또는 배치 타입(batch type)의 설비 내로 로딩시킨다. 그리고 이 설비 내부로 실리콘 소스가스를 공급하여 비정질실리콘막(320) 위에 불순물이 도핑되지 않은 실리콘막(350)을 형성한다. 실리콘 소스가스로는 SiH4 가스 또는 Si2H6 가스를 사용하며, 장비의 특성에 맞게 적절하게 플로우(flow)시킴으로써 수십, 예컨대 10Å에서 200Å 두께의 불순물이 도핑되지 않은 실리콘막(350)이 만들어지도록 한다.
다음에 계속해서 불순물이 도핑되지 않은 실리콘막(350) 위에 실리콘 시드(Si-seed)(340)를 형성한다. 이를 위해, 인-시츄(in-situ)로 장비 내에 SiH4 가스 또는 Si2H6 가스의 실리콘 소스가스를 공급한다. 다음에 실리콘 시드(340)가 형성된 결과물에 대한 어닐링을 수행한다. 이 어닐링에 의해, 실리콘 시드(340)를 중심으로 불순물이 도핑되지 않는 실리콘막(350) 내의 실리콘 원자가 표면이동되어 반구형 그레인이 형성되며, 이후는 도 6 및 도 7을 참조하여 설명한 바와 동일하다. 본 실시예의 경우, 실리콘 원자의 표면이동이 불순물이 도핑되지 않은 실리콘막(350)으로부터 주로 이루어지므로, 실리콘원자의 표면이동을 극대화할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼폴리게이트 형성방법에 따르면, 이온주입이 이루어진 비정질실리콘막을 형성한 후에, 결정화시키기 전에 표면에 실리콘원자의 표면이동에 의한 반구형 그레인을 형성함으로써, 결정화가 이루어진 후의 세정에 의해 핀 홀이 발생되는 현상이 억제된다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (16)

  1. 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 상기 제1 영역에서는 제1 도전형의 불순물이온이 주입되고 상기 제2 영역에서는 제2 도전형의 불순물이온이 주입된 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막 위에 실리콘 시드를 형성하는 단계;
    상기 실리콘 시드를 중심으로 상기 비정질실리콘막 내의 실리콘원자를 표면이동시켜 상기 비정질실리콘막 표면에 반구형 그레인을 형성하는 단계; 및
    어닐링을 수행하여 상기 주입된 불순물이온을 활성화시키면서 상기 반구형 그레인을 갖는 비정질실리콘막을 결정화시켜, 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계를 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  2. 제1항에 있어서,
    상기 비정질실리콘막 표면을 세정하는 단계를 더 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  3. 제2항에 있어서,
    상기 세정은, 상기 비정질실리콘막 표면의 도펀트 제거를 위한 제1 세정과, 상기 비정질실리콘막 위의 자연산화막 제거를 위한 제2 세정을 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  4. 제3항에 있어서,
    상기 제1 세정은 SC-1 세정액을 이용하여 수행하고, 상기 제2 세정은 HF나 BOE 세정액을 이용하여 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  5. 제1항에 있어서, 상기 비정질실리콘막을 형성하는 단계는,
    상기 게이트절연막 위에 비정질실리콘막을 형성하는 단계;
    상기 제1 영역을 노출시키는 제1 마스크막패턴을 이용하여 상기 제1 영역의 비정질실리콘막에 제1 도전형의 불순물이온을 주입하는 단계; 및
    상기 제2 영역을 노출시키는 제2 마스크막패턴을 이용하여 상기 제2 영역의 비정질실리콘막에 제2 도전형의 불순물이온을 주입하는 단계를 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  6. 제1항에 있어서,
    상기 실리콘 시드를 형성하는 단계는, 싱글 타입 또는 배치 타입의 장비 내에서 수행되도록 하는 반도체소자의 듀얼폴리게이트 형성방법.
  7. 제1항에 있어서,
    상기 실리콘 시드를 형성하는 단계는, SiH4 가스 또는 Si2H6 가스를 반응가스로 사용하여 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  8. 제1항에 있어서,
    상기 반구형 그레인을 형성하는 단계는, 500-700℃의 온도 범위 내의 어닐링을 사용하여 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  9. 제1항에 있어서,
    상기 반구형 그레인은 20-700Å의 두께를 갖도록 하는 반도체소자의 듀얼폴리게이트 형성방법.
  10. 제1항에 있어서,
    상기 어닐링은 700-1100℃의 온도로 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  11. 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 상기 제1 영역에서는 제1 도전형의 불순물이온이 주 입되고 상기 제2 영역에서는 제2 도전형의 불순물이온이 주입된 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막 위에 불순물이 도핑되지 않은 실리콘막을 형성하는 단계;
    상기 불순물이 도핑되지 않은 실리콘막 위에 실리콘 시드를 형성하는 단계;
    상기 실리콘 시드를 중심으로 상기 불순물이 도핑되지 않은 실리콘막 내의 실리콘원자를 표면이동시켜 상기 불순물이 도핑되지 않은 실리콘막 표면에 반구형 그레인을 형성하는 단계; 및
    어닐링을 수행하여 상기 주입된 불순물이온을 활성화시키면서 상기 반구형 그레인을 갖는 실리콘막 및 비정질실리콘막을 결정화시켜, 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계를 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  12. 제11항에 있어서,
    상기 불순물이 도핑되지 않은 실리콘막은 10-200Å 두께로 형성하는 반도체소자의 듀얼폴리게이트 형성방법.
  13. 제11항에 있어서,
    상기 불순물이 도핑되지 않은 실리콘막을 형성하는 단계는, SiH4 가스 또는 Si2H6 가스를 반응가스로 사용하여 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  14. 제11항에 있어서,
    상기 비정질실리콘막 표면을 세정하는 단계를 더 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  15. 제14항에 있어서,
    상기 세정은, 상기 비정질실리콘막 표면의 도펀트 제거를 위한 제1 세정과, 상기 비정질실리콘막 위의 자연산화막 제거를 위한 제2 세정을 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  16. 제15항에 있어서,
    상기 제1 세정은 SC-1 세정액을 이용하여 수행하고, 상기 제2 세정은 HF나 BOE 세정액을 이용하여 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
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