KR100356479B1 - 플래시 메모리 셀 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 패터닝한 후 필드 산화막 쪽의 가장 자리에 발생한 첨점 현상을 제거하기 위하여, 제 1 폴리실리콘층을 형성하고 패터닝한 후 전기적으로 영향을 미치지 않는 4족 원소인 게르마늄(Ge)을 이용한 이온 주입 공정 및 수소 분위기에서 어닐링을 실시하여 제 1 폴리실리콘층의 첨점 부위를 둥글게(Rounding) 형성함으로써 제 1 폴리실리콘층의 가장 자리에 전기장이 집중되는 것을 방지하여 전자 이동(Migration)을 방지해 셀의 데이터 저장 및 유지 특성을 향상시키고 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법이 개시된다.
Description
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 특히 플로팅 게이트의 특정 부분에서 강한 전기장이 발생하는 것을 방지함으로써 플로팅 게이트에 포함된 전자들이 빠져나가는 현상을 방지하여 셀의 데이터 저장 특성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 셀의 구조는 도 1에 도시한 바와 같이, 필드 산화막(1a)이 형성된 반도체 기판(1) 상에 순차적으로 형성된 터널 산화막(2), 플로팅 게이트인 제 1 폴리실리콘층(3), 유전체막(4) 및 콘트롤 게이트용 제 2 폴리실리콘층(6)으로 이루어지며, 제 2 폴리실리콘층(6) 하부에는 커버 폴리실리콘층(5)을 형성하기도 하고, 전극으로 제 2 폴리실리콘층(6) 상에 텅스텐 실리사이드층(7)을 형성한다.
디자인 룰이 0.25㎛인 플래시 메모리 셀에서 플로팅 게이트인 제 1 폴리실리콘층(3)을 형성한 후 터널 산화막(2) 위에 얹혀지는 플로팅 게이트(3)의 가장자리(3a)가 뾰족하게 되는 첨점 현상을 나타내고 있다. 이는, 터널 산화막(2) 위에 제 1 폴리실리콘층(3)을 형성한 후 제 1 폴리실리콘층(3)을 식각하여 패터닝한 후 형성되는 플로팅 게이트(3)의 모양은 NSLOCOS를 이용해 형성한 필드 산화막(1a)의 모양을 따라 형성되기 때문이다. 플로팅 게이트(3)의 가장자리(3a) 부분은, 셀을 동작시키기 위해서 콘트롤 게이트인 제 2 폴리실리콘층((6)에 바이어스를 인가할 때, 전기장(Electrical field)이 강해지는 부분(Point)이 된다. 이 때문에, 플로팅 게이트에 존재하는 전자들이 빠져나가거나, 전자나 홀이 유입되는 포인트(Point)로서의 역할을 하게 된다. 이렇게 형성된 플로팅 게이트는 검사단계(Probe test)에서 신뢰성 불량(Fail)을 유발함으로써, 플래시 메모리 셀의 테이타 유지 불량(Retention Fail)에 의한 수율(Yield) 감소를 발생시키는 원인이 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 제 1 폴리실리콘층을 형성한 후 이온 주입 공정 및 수소 분위기 어닐링으로 제 1 폴리실리콘층의 첨점 부위를 둥글게(Rounding) 형성하여 전기장이 집중되는 것을 방지함으로써 전하가 빠져나가는 것을 방지하여 셀의 데이터 저장 및 유지 특성을 향상시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 플래시 메모리 셀 제조 방법으로 제조한 소자의 단면을 찍은 TEM 사진.
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 3은 도 2c의 공정을 실시한 후 소자의 단면을 찍은 플로팅 게이트 TEM 사진.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판 1a, 11a : 필드 산화막
2, 12 : 터널 산화막 3, 13 : 제 1 폴리실리콘층
3a, 13a : 제 1 폴리실리콘층 가장자리
4, 14 : 유전체막 5, 15 : 커버 폴리실리콘층
6, 16 : 제 2 폴리실리콘층 7, 17 : 텅스텐 실리사이드층
본 발명에 따른 플래시 메모리 셀 제조 방법은 반도체 기판 상에 필드 산화막을 형성하는 단계, 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성한 후 제 1 폴리실리콘층 및 터널 산화막을 패터닝하는 단계, 화학 원소 주기율표의 4족 원소를 사용하여 이온 주입을 실시하는 단계, 열처리를 실시하여 제 1 폴리실리콘층의 가장 자리 부분을 라운딩 형태로 형성하는 단계 및 제 1 폴리실리콘층 상에 유전체막, 커버 폴리실리콘층, 콘트롤 게이트용 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한 후 패터닝하는 단계로 이루어진다.
필드 산화막을 형성한 후 터널 산화막을 형성하기 전에 전처리 세정공정으로 반도체 기판 표면의 불순물, 결함 또는 단층을 제거하기 위한 산화막으로 희생 산화막을 형성한 후에 HF, BOE를 이용해 희생 산화막을 제거한 뒤 추가의 세정공정을 통해 반도체 기판의 댕글링 본드를 최소화한다.
제 1 폴리실리콘층은 500 내지 650℃사이의 온도범위에서 0.1 내지 0.5torr의 낮은 압력로 SiH4또는 Si2H6와 PH3가스를 이용하여 화학 기상 증착법(Chemical Vapor Deposition; CVD)으로 형성하며, P 도즈량은 1.0E20 내지 3.0E20 atoms/cm2사이로 한다. 제 1 폴리실리콘층은 딥 UV 스텝퍼와 래인보우 식각 장비를 사용하여 실시한다. 4족 원소인 무거운 질량의 게르마늄(Ge)을 사용하여 상기 제 1 폴리실리콘층 표면의 실리콘 결합을 낮은 에너지로도 효과적으로 분리시켜 낮은 온도에서도 실리콘 원자의 이동을 가능하게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 도 3은 도 2c의 공정을 실시한 후소자의 단면을 찍은 플로팅 게이트 TEM 사진이다.
도 2a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 필드 산화막(11a)을 형성하고, 액티브 영역에는 삼중 웰 구조(도시하지 않음)를 형성한다. 이후 전체 상부에 터널 산화막(12) 및 플로팅 게이트용 제 1 폴리실리콘층(13)을 순차적으로 형성한다.
필드 산화막(11a)은 LOCOS, STI 또는 DTI의 공정을 실시하여 형성하며, 이의 변형공정도 가능하다. 터널 산화막(12)을 형성하기 전에는 반도체 기판(11) 표면의 불순물, 결함 또는 단층(Dislocation)을 제거하기 위한 산화막으로 희생 산화막(도시하지 않음)을 형성한 후에 전처리 세정공정으로 HF, BOE를 이용해 희생 산화막을 제거한 뒤 추가의 세정공정을 통해 반도체 기판(11)의 댕글링 본드(Dangling bond)를 최소화한다. 이후 터널 산화막(12)은 건식 또는 습식 산화 공정으로 형성한다.
플로팅 게이트(Floating Gate)로 사용할 제 1 폴리실리콘층(13)은 화학 기상 증착법(Chemical Vapor Deposition; CVD)으로 SiH4또는 Si2H6와 PH3가스를 이용하여 형성하며, 500 내지 650℃사이의 온도범위에서 0.1 내지 0.5torr의 낮은 압력 및 P 도즈량은 1.0E20 내지 3.0E20 atoms/cm2정도의 고농도로 도핑 후 열공정으로 결정화와 전기 전도성을 향상시킨다.
도 2b를 참조하면, 플로팅 게이트 마스크를 식각 마스크로 하는 식각 공정으로 제 1 폴리실리콘층(13)을 패터닝한다. 이때, 제 1 폴리실리콘층(13)의 가장 자리 부분(13a)은 하부의 필드 산화막(11a)에 의해 발생한 단차에 의해 뾰족하게 형성되는 첨점 현상이 발생한다.
제 1 폴리실리콘층(13)은 Deep UV Stepper 및 Rainbow Etcher를 사용하여 패터닝함으로써 패턴의 미세함 및 프로파일(Profile)을 향상시킨다.
도 2c 및 도 3을 참조하면, 플로팅 게이트 영역의 후속 수소 어닐링(Hydrogen annealing)을 용이하게 실시하기 위하여 전처리 작업으로, 게르마늄(Ge)을 이용한 이온(Ion) 주입을 실시한다. 제 1 폴리실리콘층(13) 표면의 자연산화막을 제거하기 위하여 HF 또는 BOE(Buffer Oxide Etchant)를 이용한 소정의 전처리 세정공정을 거친 후 급속 열처리(RTP)로 수소 어닐링(H2annealing)을 실시하여, 실리콘 원자(Si atom)의 이동(Migration) 성질을 이용하여, 제 1 폴리실리콘층(13) 가장 자리(13a)의 뾰족한 표면을 둥글게(Rounding) 처리한다. 자연산화막은 소정의 전처리 세정 공정을 실시하여 제거한다.
식각 공정을 통해 제 1 폴리실리콘층(13)을 패터닝한 후 전기적으로 영향을 미치지 않는 4가 이온인 Ge 도펀트(Dopant)를 이용하여 이온 주입(Implant)을 실시함으로써, Ge 이온의 질량이 크기 때문에 적은 양으로도 제 1 폴리실리콘층(13)의 첨점 부위(13a)의 결합이 쉽게 깨질 수 있는 비정질 구조로 바뀐다. 이후 제 1 폴리실리콘층(13) 영역의 표면(Surface)만을 용이하게 라운딩(Rounding)할 수 있게 하기 위하여 단시간의 공정시간으로도 충분한 효과를 얻을 수 있는 급속 열처리 어닐링(Rapid Thermal Annealing; RTA)을 실시한다. 이때, 제 1 폴리실리콘층(13)의 표면에서 실리콘(Si)의 원자 이동(Atom migration)이 발생하기 시작하는 온도에서,공정시간, 공정온도, 그리고 램프 업 속도(Ramp-up rate)를 조절함으로써, 필요한 조건의 코너 라운딩(corner rounding)을 형성할 수 있다. 수소 어닐링을 급속 열처리로 실시하여 실리콘 원자의 이동 성질을 이용하여 제 1 폴리실리콘층(13)의 첨점 부위(13a)를 둥글게 하여 그 부위(13b)에 전기장의 집중을 막아줌으로써, 전자 및 홀에 의한 누설 전류(Leakage current)가 발생하는 것을 방지하여 셀의 전기적 특성을 향상시킬 수 있다.
도 2d를 참조하면, 제 1 폴리실리콘층(13)을 포함한 전체 상부에 유전체막(14), 커버 폴리실리콘층(15), 콘트롤 게이트용 제 2 폴리실리콘층(16) 및 텅스텐 실리사이드층(17)을 순차적으로 형성한 후 패터닝하여 셀을 제조한다.
유전체막(14)은 ONO-1/2/3(SiO2/Si3N4/SiO2)이 순차적으로 적층된 구조의 ONO 유전체막이나, Ta2O5또는 BST 등과 같이 고유전율 값을 가지는 유전 물질을 증착하여 형성한다. 유전체막(14)을 형성한 후에는 열처리를 실시하여 트랩 전하(Trap charge)를 제거하고 막질을 향상시킨다.
텅스텐 실리사이드층(17) 증착 시 F(Fluorine)의 확산 방지막(Diffusion barrier)으로 사용되는 커버 폴리실리콘층(15)은 언도프트 아몰포스 실리콘(Undoped amorphous Si) 박막을 증착하여 형성하고 도프트+언도프트 폴리실리콘(doped+undoped poly-Si) 박막의 제 2 폴리실리콘층(16)을 증착한다. 이후 워드 라인의 표면 저항(Rs)을 감소시키기 위하여 텅스텐 실리사이드층(17)을 증착하여 콘트롤 게이트를 형성한다.
상기의 공정으로, 플로팅 게이트인 제 1 폴리실리콘층(13)의 첨점 부분(13a)이 라운딩(Rounding)됨으로서, 이후에 형성된 유전체막(14), 커버 폴리실리콘층(15), 제 2 폴리실리콘층(16) 및 텅스텐 실리사이드층(17)의 탑폴러지(Topology) 완화로 인하여, 첨점 부분(13a)에 쌓이게 되는 증착 프로파일(Profile)이 얇아지게 되는 효과를 가져옴으로써, 이후의 게이트 마스크 패터닝에 의한 잔유물 및 제 1 폴리실리콘층(13)에 대한 손상을 최소화할 수 있고, 텅스텐 실리사이드층(17) 증착 시 제 1 폴리실리콘층(13)의 첨점 부분(13a)에 의해서 셀(Cell)간에 유발되는 열악한 스텝 커버리지에 기인된 형성이 텅스텐 실리사이드층(17)의 미증착 현상을 억제하여 더 얇은 텅스텐 실리사이드층 증착만으로도 동일한 워드 라인 면저항(Word line Rs)을 유지하는 것이 가능하게 된다.
상술한 바와 같이, 본 발명은 게르마늄 이온 주입(Ge implant)에 의한 간단한 표면의 비정질화 작업을 추가하고, 복잡한 공정의 추가 없이 세정공정과 RTP 어닐링 공정을 추가하여 전기장의 집중 현상을 방지하여 줌으로써 셀의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (11)
- 소정의 공정으로 반도체 기판에 삼중 웰 및 필드 산화막을 형성하는 단계;상기 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 도프트 제 1 폴리실리콘층을 형성한 후 상기 도프트 제 1 폴리실리콘층 및 상기 터널 산화막을 패터닝하는 단계;화학 원소 주기율표의 4족 원소를 사용하여 이온 주입을 실시하여 상기 도프트 제 1 폴리실리콘층의 표면을 비정질화시키는 단계;상기 도프트 제 1 폴리실리콘층 상의 자연 산화막을 세정 공정으로 제거하는 단계;열처리를 실시하여 상기 제 1 폴리실리콘층의 가장 자리 부분을 라운딩 형태로 형성하는 단계 및상기 도프트 제 1 폴리실리콘층 상에 유전체막, 커버 폴리실리콘층, 콘트롤 게이트용 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성한 후 패터닝하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 필드 산화막은 LOCOS 공정, STI 공정 또는 DTI 공정을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 터널 산화막을 형성하기 위한 전처리 세정공정으로 반도체 기판 표면의 불순물, 결함 또는 단층을 제거하기 위한 산화막으로 희생 산화막을 형성한 후에 HF, BOE를 이용해 희생 산화막을 제거한 뒤 추가의 세정공정을 통해 상기 반도체 기판의 댕글링 본드를 최소화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 500 내지 650℃사이의 온도범위에서 0.1 내지 0.5torr의 낮은 압력로 SiH4또는 Si2H6와 PH3가스를 이용하여 화학 기상 증착법으로 형성한 후 열처리로 결정화와 전기 전도성을 향상시키는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 4 항에 있어서,상기 P의 도즈량은 1.0E20 내지 3.0E20 atoms/cm2인 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 딥 UV 스텝퍼 및 래인보우 식각 장비로 형성하여 패턴의 미세함과 프로파일을 향상시키는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 4족 원소로는 무거운 질량의 게르마늄(Ge)을 사용하여, 상기 제 1 폴리실리콘층 표면의 실리콘 결합을 낮은 에너지로도 효과적으로 분리시키는 비정질화 방법으로 낮은 온도에서도 실리콘 원자의 이동을 가능하게 하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 자연 산화막을 제거하기 위한 세정 공정은 HF 또는 BOE를 이용하여 제거하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 열처리는 급속 열처리로 실시하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 커버 폴리실리콘층은 언도프트 아몰포스 실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘층은 도프트 폴리실리콘층 및 언도프트 폴리실리콘층으로 이루어진 2중 구조로 형성하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
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