KR100898581B1 - 반도체 소자의 콘택 형성방법 - Google Patents

Abstract

본 발명은 양산성을 확보하면서 반도체 소자의 콘택저항을 감소시킬 수 있는 반도체 소자의 콘택 형성방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥부에 비정질실리콘층을 형성하는 단계; 이온주입을 실시하여 상기 기판과 비정질실리콘층의 계면에 미세산화막을 파괴시키면서 상기 기판의 일부를 비정질화시키는 단계; 수소분위기에서 열처리를 실시하여 상기 비정질화된 기판의 일부 및 상기 비정질실리콘층을 에피택셜실리콘층으로 재성장시키는 단계; 상기 에피택셜실리콘층 상에 금속실리사이드와 금속막을 형성하는 단계를 포함하여, 배치타입에서 비정질실리콘층을 형성하고, 이온주입으로 비정질실리콘층과 반도체 기판의 계면에 미세산화막을 제거하고, 수소분위기에서 열처리를 통해 에피택셜실리콘으로 재성장시킨 후 금속막을 추가로 적층함으로써 양산성 및 처리량(Throughput)을 확보하면서 반도체 소자의 콘택저항을 감소시켜 소자특성 향상, 신뢰성 및 수율 향상에 효과가 있다.

콘택저항, 폴리실리콘, 비정질실리콘층, 에피택셜실리콘층

Description

반도체 소자의 콘택 형성방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 형성방법에 관한 것이다.

반도체 소자가 점점 고집적화됨에 따라 디램(DRAM)의 경우 셀 트랜지스터 내의 콘택 영역도 영향을 받아 콘택면적이 감소하고 있다. 이로 인해, 콘택저항(Contact Resistance)의 증가 및 동작전류(Drive Current)의 감소 현상이 나타나고 있고, 이로 인해 반도체 소자의 tWR(Write Recovery Time)불량 등과 같은 소자 열화(Degradation)현상이 나타나고 있다.

현재 반도체 소자의 콘택물질로는 폴리실리콘을 사용하고 있는데, 콘택저항을 낮추고 동작전류를 향상시키고자 실리콘 기판 정션 부분의 도펀트 농도를 높이거나, 폴리실리콘 내의 도펀트인 인(Phosphorus)의 농도를 높이는 방법이 사용되고 있다. 그러나, 위와 같은 방법은 오히려 소자의 리프레쉬(tREF, Refresh, Data Retention Time) 특성을 저하시키는 경향이 있다. 또한, 폴리실리콘을 증착시 대기압 하에서 퍼니스에 로딩(loading) 될 때 존재하는 산소농도(대략 수십 ppm)에 의해 폴리실리콘과 실리콘기판 사이의 계면에 미세산화막이 형성되고, 미세산화막에 의해 소자의 콘택저항이 더욱 증가된다.

상기한 문제점을 극복하고 콘택 저항을 낮출뿐만 아니라 소자의 특성을 향상시키기 위해 도입한 기술이 싱글타입의 CVD 장비에서 형성시키는 에피택셜실리콘(Epitaxial silicon)이며, 이 에피택셜실리콘을 형성하는 방법으로 선택적 에피택셜 성장(Selective Epitaxial Growth, 이하 SEG라 약칭함)방식과 SPE(Solid Phase Epitaxy))방식이 있다.

SEG는 양질의 에피택셜실리콘을 이용하여 매우 낮은 콘택저항을 얻고 있으나, 850℃의 고온공정을 필요로 하여 반도체 소자의 셀(Cell) 및 정션(Junction) 특성을 매우 열화시키는 문제가 있다. 이에 따라, 저온증착이 가능하고 저농도의 도핑 농도로 충분히 폴리실리콘의 문제점을 극복할 수 있는 SPE 공정이 실시되고 있다.

도 1a 및 도 1b는 SPE 공정을 나타내는 TEM사진이다.

도 1a에 도시된 바와 같이, SPE 공정을 진행하면 콘택홀의 바닥부에 에피택셜실리콘과 비정질실리콘(amorphous-Silicon, 100)의 이중층이 형성된다.

도 1b에 도시된 바와 같이, 저온 온도(SEG보다 낮은 온도로 550℃∼650℃)에서 열공정을 진행하면 기판 계면에서부터 에피택셜실리콘이 콘택상부 영역으로 재성장하게 된다.

위와 같이, SPE공정은 SEG보다 낮은 온도에서 에피택셜실리콘 형성이 가능하여 고온에 따른 소자 특성열화를 방지할 수 있다.

그러나, SPE공정에 의한 에피택셜실리콘 역시 SEG와 동일하게 싱글타입(Single Type, 한번에 한장의 웨이퍼씩 공정 진행) 장비에서 공정이 진행되기 때문에 배치타입(Batch Type, 한번에 여러장의 웨이퍼에 공정 진행) 장비에서 형성되는 폴리실리콘보다 여전히 양산성 및 처리량(Throughput, 시간당 진행되는 웨이퍼 수)이 떨어지는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 양산성을 확보하면서 콘택저항을 감소시킬 수 있는 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.

본 발명에 의한 반도체 소자의 콘택 형성방법은 기판 상부에 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥부에 비정질실리콘층을 형성하는 단계; 이온주입을 실시하여 상기 기판과 비정질실리콘층의 계면에 미세산화막을 파괴시키면서 상기 기판의 일부를 비정질화시키는 단계; 수소분위기에서 열처리를 실시하여 상기 비정질화된 기판의 일부 및 상기 비정질실리콘층을 에피택셜실리콘층으로 재성장시키는 단계; 상기 에피택셜실리콘층 상에 금속실리사이드와 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.

특히, 상기 열처리는, 400℃∼700℃의 저온에서 실시하고, 상기 이온주입은, 실리콘(Si), 인(Ph), 비소(As) 및 붕소(Boron)로 이루어진 그룹 중에서 선택된 어느 하나의 도펀트를 사용하여 3keV∼50keV의 에너지와 1.0×10¹³atoms/㎠∼1.0×10¹⁷atoms/㎠의 도즈로 실시하는 것을 특징으로 한다.

상기한 본 발명에 따른 반도체 소자의 콘택 형성방법은 배치타입에서 비정질실리콘층을 형성하고, 이온주입으로 비정질실리콘층과 반도체 기판의 계면에 미세산화막을 제거하고, 수소분위기에서 열처리를 통해 에피택셜실리콘으로 재성장시킨 후 금속막을 추가로 적층함으로써 양산성 및 처리량(Throughput)을 확보하면서 반도체 소자의 콘택저항을 감소시켜 소자특성 향상, 신뢰성 및 수율 향상에 효과가 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명은 콘택 형성시 배치타입(Batch Type, 한번에 여러장의 웨이퍼에 공정 진행)에서 비정질실리콘층을 형성한 후 수소 분위기에서 열처리를 실시하여 에피택셜실리콘층으로 재성장시키고, 나머지 콘택 부분을 금속물질로 매립하여 소자의 콘택저항을 감소시키고 신뢰성 및 수율을 향상시키기 위한 방법이다.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트패턴을 형성한다. 여기서, 반도체 기판(11)은 소자분리막과 웰(well)을 포함하고, 게이트패턴은 폴리 실리콘전극(12), 금속전극(13)과 게이트하드마스크(14)가 순차로 적층된 구조로 형성할 수 있다. 특히, 금속전극(13)은 금속 또는 금속실리사이드로 형성할 수 있는데, 금속은 텅스텐, 금속실리사이드는 텅스텐실리사이드일 수 있다.

이어서, 게이트패턴의 측벽에 측벽보호막(15)을 형성한다. 여기서, 측벽보호막(15)은 게이트패턴의 측벽을 보호하기 위한 것으로, 질화막으로 형성할 수 있다.

이어서, 게이트패턴 사이의 반도체 기판(11)에 소스/드레인 및 정션 이온주입을 실시한다. 여기서, 소스/드레인영역은 바람직하게 N형 불순물이 도핑되고, N형 불순물로는 인(Ph) 또는 비소(As)를 사용할 수 있다.

이어서, 게이트패턴 사이를 모두 채울때까지 층간절연막을 형성하고, 마스크공정을 실시하여 콘택홀(16)을 형성한다. 즉, 게이트패턴 사이를 모두 채울때까지 층간절연막을 형성하고, 층간절연막 상에 콘택홀 형성지역이 오픈된 마스크패턴을 형성한 후, 층간절연막을 식각하여 게이트패턴 사이의 반도체 기판(11)을 노출시키는 콘택홀(16)을 형성할 수 있다.

이어서, 콘택홀(16)에 전처리(Pretreatment)공정을 실시한다. 전처리공정은 콘택홀(16) 형성시 발생하는 식각불순물 등의 이물질 또는 미세산화막을 제거하기 위한 것으로, 건식세정 또는 습식세정으로 실시할 수 있다. 여기서, 건식세정은 단독 또는 혼합가스를 사용하여 실시할 수 있고, 단독가스는 수소, 혼합가스는 수소 및 질소의 혼합가스일 수 있다. 또한, 건식세정은 300℃∼750℃의 온도에서 플라즈마공정 또는 저온열공정으로 실시할 수 있다. 그리고, 습식세정은 20℃∼150℃의 온도에서 불산(HF)을 사용하여 실시할 수 있다. 이러한 습식세정을 HF-last 세정이 라고 한다.

이어서, 콘택홀(16)을 포함하는 결과물의 전면에 비정질실리콘층(17)을 형성한다. 여기서, 비정질실리콘층(17)은 배치타입(Batch Type) 장비에서 형성하되, LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 어느 하나의 장비에서 400℃∼650℃의 온도로 형성할 수 있다. 또한, 비정질실리콘층(17)은 100Å∼300Å의 두께로 형성하고, 비정질실리콘층(17) 증착시에 불순물을 1.0×10¹⁹atoms/㎤∼1.0×10²¹atoms/㎤의 농도로 인시튜로 도핑시킬 수 있다. 이때, 불순물은 인(Ph)일 수 있고, 인을 인시튜로 도핑함으로써 콘택저항을 더욱 감소시킬 수 있다.

위와 같이, 비정질실리콘층(17)을 배치타입 장비에서 형성하면 원하지 않게 반도체 기판(11)과 비정질실리콘층(17) 사이에 자연산화막(Natural Oxide) 수준의 미세산화막(300)이 형성될 수 있다. 이는 비정질실리콘층(17)의 형성을 위해 대기압 하에서 배치타입의 퍼니스(Furnace)에 반도체 기판(11)을 로딩(Loading)할 때 산소가 수십 ppm의 농도로 존재하여 반도체 기판(11)이 쉽게 산화되기 때문이며, 이러한 미세산화막(300)은 콘택저항을 증가시키는 원인이 된다.

따라서, 콘택저항을 증가시키는 미세산화막(300)의 제거가 필요하다.

이를 위해, 도 2b에 도시된 바와 같이, 콘택홀(16) 바닥부에 형성된 미세산 화막(300)을 향해서 이온주입을 실시한다. 여기서, 이온주입은 3keV∼50keV의 적은 에너지, 1.0×10¹³atoms/㎠∼1.0×10¹⁷atoms/㎠의 높은 도즈로 실리콘(Si), 인(Ph, Phosphorus), 비소(As, Asenic) 및 붕소(Boron)로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다.

위와 같이, 이온주입을 실시함으로써 비정질실리콘층(17)과 반도체 기판(11) 의 계면에 형성되어 있는 미세산화막(300)이 큰 어택을 받아 파괴(Breakdown)됨으로써 미세산화막(300)에 의한 콘택저항 증가를 방지할 수 있다. 이때, 높은 도즈로 이온주입을 받은 부분 즉, 미세산화막(300) 바로 아래의 반도체 기판의 일부분은 비정질화(Amorphization) 되어 비정질기판(11A)이 된다.

도 2c에 도시된 바와 같이, 수소분위기에서 열처리를 실시하여 비정질기판(11A)으로부터 비정질실리콘층(17)까지 에피택셜실리콘층(17A)으로 재성장시킨다. 이를 위한 열처리는 400℃∼700℃의 저온에서 실시할 수 있고, 수소, 암모니아(NH₃), 아르곤(Ar) 및 질소로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시할 수 있으며, 바람직하게는 수소분위기에서 실시할 수 있다.

이와 같이, 수소분위기에서 열처리를 실시하면 비정질기판(11A)과 비정질실리콘층(17)이 모두 에피택셜실리콘층(17A)으로 재성장된다.

이에 대해 도 3a 내지 도 3d에서 자세히 살펴보기로 한다.

도 3a 내지 도 3d는 열처리 분위기에 따른 에피택셜 성장정도를 나타내는 TEM사진이다.

먼저, 도 3a에 도시된 바와 같이, 게이트패턴 사이 콘택홀 바닥부의 기판 상에 비정질실리콘층을 형성하고, 이온주입 후 질소분위기에서 열처리를 실시한다. 이때, 질소분위기에서의 열처리로 비정질실리콘층의 일부가 에피택셜실리콘층으로 재성장한 것을 알 수 있다. 즉, 패턴 사이에서도 비정질실리콘층이 에피택셜실리콘층으로 재성장이 가능한 것을 알 수 있다.

이를 바탕으로, 도 3b에 도시된 바와 같이, 평판 상에 비정질실리콘층을 형성한다. 이때, 비정질실리콘층은 불순물이 도핑된 비정질실리콘층일 수 있다.

이어서, 질소 또는 수소 분위기에서 열처리를 실시하는데 도 3c는 질소분위기에서 열처리, 도 3d는 수소 분위기에서 열처리를 실시한 TEM사진이다.

도 3c에 도시된 바와 같이, 질소분위기에서 열처리를 실시한다. 열처리는 저온 열처리(600^oC, 1hr)로 실시할 수 있고, 이때 비정질실리콘층이 모두 에피택셜실리콘층으로 재성장되지 않고 일부는 비정질실리콘층으로 잔류하는 것을 알 수 있다.

도 3d에 도시된 바와 같이, 수소분위기에서 열처리를 실시한다. 열처리는 저온 열처리(600^oC, 1hr)로 실시할 수 있고, 이때 비정질실리콘층이 모두 에피택셜실리콘층으로 재성장된 것을 알 수 있다.

위의 도 3c 및 도 3d를 비교하면, 통상 열처리에 사용되는 질소 분위기의 경우 비정질실리콘층이 에피택셜실리콘층으로 모두 재성장되지 않고 일정두께의 비정질실리콘층이 잔류하지만, 수소 분위기로 열처리를 진행하는 경우 비정질실리콘층 이 에피택셜실리콘층으로 모두 성장하는 것을 알 수 있다. 즉, 질소 분위기의 경우 에피택셜실리콘층으로 재성장되지 않은 비정질실리콘층의 두께만큼 콘택저항 감소 부분에 한계가 있으나, 수소 분위기로 열처리를 진행하는 경우 비정질실리콘층을 모두 에피택셜실리콘층으로 재성장시킬 수 있기 때문에 질소 분위기로 열처리를 실시할 때 보다 콘택저항을 더 감소시킬 수 있다.

위와 같이, 배치타입에서 비정질실리콘층(17)을 형성하고, 이때 생성되는 미세산화막(300)을 이온주입을 통해 파괴시키면서 동시에 반도체 기판의 일부분을 비정질화시켜 비정질기판(11A)을 형성하고, 수소분위기에서 열처리를 실시하여 계면특성이 우수한 에피택셜실리콘층(17A)으로 재성장시킴으로써, 폴리실리콘보다 적어도 20％이상으로 콘택저항이 낮아지고, 질소분위기에서 열처리를 실시할 때보다 추가적으로 콘택저항을 더 감소시킬 수 있다. 또한, 배치타입에서 비정질실리콘층(17)을 형성하고 에피택셜실리콘층(17A)으로 재성장시킬 수 있기 때문에, 싱글형 CVD에서 에피택셜실리콘층(17A)을 형성하는 것보다 양산성을 확보할 수 있다.

도 2d에 도시된 바와 같이, 에피택셜실리콘층(17A)을 포함하는 전면에 제1금속층(18), 확산방지막(19)을 형성하고, 콘택홀(16)을 모두 채울때까지 제2금속층(20)을 형성한다.

여기서, 제1금속층(18)은 후속 열공정으로 에피택셜실리콘층(17A) 및 비정질실리콘층(17)과 반응하여 실리사이드를 형성하기 위한 것으로, 티타늄(Ti), 코발트(Co), 니켈(Ni) 및 몰리브덴(Mo)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다. 또한, 확산방지막(19)은 금속질화막으로 형성할 수 있는데, 금속 질화막은 티타늄질화막(TiN) 또는 텅스텐질화막(WN)일 수 있다. 그리고, 제2금속층(20)은 자체 비저항이 매우 낮은 금속으로 형성하되, 바람직하게는 비저항이 20인 텅스텐(Ｗ)으로 형성할 수 있다.

제1금속층(18), 확산방지막(19)과 제2금속층(20)을 형성하기 전에 건식세정 또는 습식세정으로 전처리공정을 실시할 수 있다.

도 2e에 도시된 바와 같이, 제2금속층(20)까지 모두 형성된 전체구조에 열처리를 실시하여 제1금속층(18)을 금속실리사이드(18A)로 바꾼다. 즉, 열처리를 통해 제1금속층(18)과 에피택셜실리콘층(17A) 및 비정질실리콘층(17)이 반응하여 금속실리사이드(18A)가 형성된다.

여기서, 금속실리사이드(18A)는 비저항값이 10μΩ㎝∼30μΩ㎝을 갖기 때문에 콘택저항을 더 낮출 수 있다.

도 2f에 도시된 바와 같이, 평탄화를 실시하여 랜딩플러그콘택을 형성한다. 여기서, 평탄화는 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 실시할 수 있다.

랜딩플러그콘택은 콘택홀(16)의 바닥부부터 에피택셜실리콘층(17A), 금속실리사이드패턴(18B), 확산방지막패턴(19A)과 제2금속층패턴(20A)이 적층된 구조로 형성되는데 여기서, 에피택셜실리콘층(17A)은 폴리실리콘보다 비저항이 적어도 20％이상 낮고, 금속실리사이드패턴(18B)은 비저항 값이 10μΩ㎝∼30μΩ㎝을 갖는다. 또한, 비저항값이 20μΩ㎝인 텅스텐을 제2금속층패턴(20A)으로 형성함으로써 폴리실리콘층 또는 에피택셜실리콘층을 단독으로 랜딩플러그콘택을 형성한 구조보 다 콘택저항을 낮출 수 있다.

상기한 본 발명은, 비정질실리콘층(17)을 형성한 후, 이온주입을 통해 비정질실리콘층(17)과 반도체 기판(11)의 계면에 형성된 미세산화막(300)을 제거하고 동시에 반도체 기판의 일부분을 비정질화시켜 비정질기판(11A)을 형성한 후, 수소분위기에서 열처리를 실시함으로써 비정질기판(11A)으로부터 비정질실리콘층(17)까지 비저항이 낮은 에피택셜실리콘층(17A)으로 재성장시키고, 에피택셜실리콘층(17A) 상에 금속실리사이드패턴(18B), 확산방지막패턴(19A) 및 제2금속층패턴(20A)을 형성함으로써 콘택저항을 확보하고, 양산성을 확보하면서 소자의 신뢰성 또는 수율을 향상시킬 수 있다.

또한, 본 발명은 게이트패턴을 실시예로 설명하였지만 콘택플러그를 사용하는 모든 구조에 적용가능하고, 셀영역 또는 주변영역에 모두 적용가능하다.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a 및 도 1b는 SPE 공정을 나타내는 TEM사진,

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정 단면도,

도 3a 내지 도 3d는 열처리 분위기에 따른 에피택셜 성장정도를 나타내는 TEM사진.

* 도면의 주요 부분에 대한 부호의 설명

11 : 반도체 기판 12 : 폴리실리콘전극

13 : 금속전극 14 : 게이트하드마스크

15 : 측벽보호막 16 : 콘택홀

17 : 비정질실리콘층 17A : 에피택셜실리콘층

18A : 금속실리사이드 19 : 확산방지막

20 : 제2금속층

300 : 미세산화막

Claims (8)

1. 기판 상부에 콘택홀을 형성하는 단계;

   상기 콘택홀의 바닥부에 비정질실리콘층을 형성하는 단계;

   이온주입을 실시하여 상기 기판과 상기 비정질실리콘층이 접하는 계면의 미세산화막을 파괴시키면서 상기 기판의 일부를 비정질화시키는 단계;

   수소분위기에서 열처리를 실시하여 비정질화된 상기 기판 및 상기 비정질실리콘층을 에피택셜실리콘층으로 재성장시키는 단계; 및

   상기 에피택셜실리콘층 상에 금속실리사이드와 금속층을 형성하는 단계

   를 포함하는 반도체 소자의 콘택 형성방법.
2. 제1항에 있어서,

   상기 열처리는,

   400℃∼700℃의 저온에서 실시하는 반도체 소자의 콘택 형성방법.
3. 제1항에 있어서,

   상기 이온주입은,

   실리콘(Si), 인(Ph), 비소(As) 및 붕소(Boron)로 이루어진 그룹 중에서 선택 된 어느 하나의 도펀트를 사용하는 반도체 소자의 콘택 형성방법.
4. 제3항에 있어서,

   상기 이온주입은,

   3keV∼50keV의 에너지와 1.0×10¹³atoms/㎠∼1.0×10¹⁷atoms/㎠의 도즈로 실시하는 반도체 소자의 콘택 형성방법.
5. 제1항에 있어서,

   상기 비정질실리콘층은 배치타입(Batch Type) 장비에서 형성하는 반도체 소자의 콘택 형성방법.
6. 제5항에 있어서,

   상기 비정질실리콘층은,

   LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성하는 반도체 소자의 콘택 형성방법.
7. 제6항에 있어서,

   상기 비정질실리콘층은,

   400℃∼650℃의 온도에서 100Å∼300Å의 두께로 형성하는 반도체 소자의 콘택 형성방법.
8. 제1항에 있어서,

   상기 비정질실리콘층을 형성하는 단계에서,

   인(Phosphorus)을 1.0×10¹⁹atoms/㎠∼1.0×10²¹atoms/㎠의 농도로 인시튜 도핑시키는 반도체 소자의 콘택 형성방법.

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