KR20090045712A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090045712A
KR20090045712A KR1020070111663A KR20070111663A KR20090045712A KR 20090045712 A KR20090045712 A KR 20090045712A KR 1020070111663 A KR1020070111663 A KR 1020070111663A KR 20070111663 A KR20070111663 A KR 20070111663A KR 20090045712 A KR20090045712 A KR 20090045712A
Authority
KR
South Korea
Prior art keywords
silicon layer
epitaxial silicon
forming
epitaxial
substrate
Prior art date
Application number
KR1020070111663A
Other languages
English (en)
Inventor
안태항
이영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111663A priority Critical patent/KR20090045712A/ko
Publication of KR20090045712A publication Critical patent/KR20090045712A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Abstract

본 발명은 선택적 에피택셜 성장을 이용한 에피택셜실리콘층의 과성장에 따른 브릿지의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리영역과 활성영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 사이의 상기 활성영역 상에 수소베이크와 선택적 에피택셜 성장 공정을 반복하여 에피택셜실리콘층을 형성하는 단계를 포함하되 상기 에피택셜실리콘층은 성장속도 조절이 가능한 온도에서 다중성장 시켜서 낮은온도에서 낮은 성장속도로 에피택셜실리콘층을 형성함으로써 과성장을 방지하여 에피택셜실리콘층 사이의 브릿지(Brigde)를 방지하고, 셀영역 및 주변영역의 정션 및 소스/드레인을 엘리베이티드된 소스/드레인으로 형성함으로써 낮은 정션을 형성할 수 있으며, 셀영역의 랜딩 플러그 콘택으로 에피택셜실리콘층과 폴리실리콘 또는 금속물질의 적층구조를 형성하여 콘택저항을 감소시킬 수 있는 효과가 있다.
에피택셜, 콘택, 다중성장

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 에피택셜 공정을 이용한 ESD(Elevated Source/Drain)를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자에서 집적도가 크게 증가함에 따라 단채널효과(SCE;Short Channel Effect)가 더욱 크게 나타나게 되고 결국, 소자의 문턱전압(Threshold Voltage)이 급격히 감소하는 등 전체적으로 소자특성이 열화되는 문제점이 있다.
단채널 효과를 감소시키기 위해 에피택셜 공정을 이용한 엘리베이티트된 소스/드레인(Elevated Source/Drain, 이하 ESD라고 한다) 구조의 트랜지스터가 적용되고 있다.
ESD란, 에피택셜실리콘층을 셀 및 주변영역의 기판 상에 일정 두께로 성장시킨 후, 이온주입(Ion Implantation) 공정을 이용하여 셀영역의 접합 및 주변영역의 소스/드레인영역을 에피탤셜실리콘층에 형성시켜 형성하는 것으로, ESD를 적용함으로써 단채널 효과의 영향을 크게 감소시킴과 동시에 얕은 접합(Shallow Junction) 효과도 얻을 수 있다.
특히, 에피택셜실리콘층을 형성하기 위한 대표적인 방법으로 선택적 에피택셜 성장(Selective Epitaxial Growth)이 적용되고 있다. 선택적 에피택셜 성장은 실리콘기판이 드러난 곳에서만 선택적으로 에피택셜실리콘층을 성장시키는 것으로, 양질의 에피택셜실리콘층을 얻을 수 있다.
그러나, 선택적 에피택셜 성장은 통상 800℃이상의 고온에서 실시되며, 소자가 점점 축소화되면서 셀/주변영역에서 모두 에피택셜실리콘층을 성장시킬 경우, 특히 셀영역에서 소자분리막 쪽으로 에피택셜실리콘층이 과성장(Overgrowth)되어 에피택셜실리콘층 간에 브릿지(Bridge)가 발생할 수 있다.
도 1은 종래 기술에 따른 선택적 에피택셜 성장법을 이용한 에피택셜실리콘층을 나타내는 TEM사진이다. 좌측의 사진은 활성영역의 장축방향으로 자른 단면이며, 우측의 사진은 활성영역의 단축방향으로 자른 단면이다.
도 1에 도시된 바와 같이, 활성영역의 장축방향으로는 게이트패턴 사이에 에피택셜실리콘층(10)이 형성되나, 단축방향으로는 소자분리막 사이의 기판에 에피택셜실리콘층(10)이 형성되며, 소자분리막 쪽으로 과성장된 것을 알 수 있다.
따라서, 소자의 고집적화가 지속적으로 감소하거나, 에피택셜실리콘층(10)의 과성장이 많이 진행되는 경우 에피택셜실리콘층(10) 간에 브릿지가 발생하고, 이에 따라 정상적인 소자 제조 공정이 불가능할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 선택적 에피택셜 성장을 이용한 에피택셜실리콘층의 과성장에 따른 브릿지의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 소자분리영역과 활성영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 사이의 상기 활성영역 상에 수소베이크와 선택적 에피택셜 성장 공정을 반복하여 에피택셜실리콘층을 형성하는 단계를 포함하되 상기 에피택셜실리콘층은 성장속도 조절이 가능한 온도에서 다중성장 시키는 것을 특징으로 한다.
특히, 에피택셜실리콘층은 10Å/min∼30Å/min의 성장속도로 형성하고, 1회당 10Å∼100Å의 두께로 성장시키되, 총 두께가 300Å∼600Å이 될 때까지 다중성장시키는 것을 특징으로 한다.
상술한 본 발명은 낮은온도에서 낮은 성장속도로 에피택셜실리콘층을 형성함으로써 과성장을 방지하여 에피택셜실리콘층 사이의 브릿지(Brigde)를 방지할 수 있는 효과가 있다.
또한, 본 발명은 셀영역 및 주변영역의 정션 및 소스/드레인을 엘리베이티드된 소스/드레인으로 형성함으로써 낮은 정션을 형성할 수 있는 효과가 있다.
또한, 본 발명은 셀영역의 랜딩 플러그 콘택으로 에피택셜실리콘층과 폴리실리콘 또는 금속물질의 적층구조를 형성하여 콘택저항을 감소시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 반도체 소자의 게이트패턴을 나타내는 평면도이다.
도 2에 도시된 바와 같이, 기판(11)에 소자분리막(11B)을 형성하여 활성영역(11A)을 정의한다. 그리고, 기판(11) 상에 활성영역(11A)의 단축방향으로 라인타입(Line Type)의 게이트패턴(12)을 형성한다.
그리고, 후속 공정으로 게이트패턴(12) 사이의 활성영역(11A)에 얕은 정션을 형성하기 위한 엘리베이티드된 소스/드레인(Elevated Source/Drain, 이하 ESD라고 한다)을 형성한다.
이하, 엘리베이티드된 소스/드레인 및 콘택을 형성하는 공정에 대해 도 3a 내지 도 3f 및 도 4a 내지 도 4f에서 자세히 설명하기로 한다. 도 3a 내지 도 3f는 도 2를 A­A' 방향으로 자른 단면도이고, 도 4a 내지 도 4f는 도 2를 B­B' 방향으 로 자른 단면도이다.
도 3a 내지 도 3f는 도 2를 활성영역의 장축방향으로 자른 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성한다. 소자분리막(32)은 기판(31)에 활성영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation)공정으로 형성할 수 있다.
이어서, 기판(31) 상에 게이트패턴(33)을 형성한다. 게이트패턴(33)은 게이트전극(33A)과 게이트하드마스크(33B)의 적층구조일 수 있고, 게이트전극(33A)은 폴리실리콘전극과 금속계전극의 적층구조일 수 있다. 금속계전극은 텅스텐전극 또는 텅스텐실리사이드전극일 수 있고, 게이트하드마스크(33B)는 게이트전극(33A)의 패터닝 및 후속 공정시 게이트전극(33A)을 보호하기 위한 것으로, 질화막으로 형성할 수 있다.
이어서, 게이트패턴(33)의 측벽에 게이트스페이서(34)를 형성한다. 게이트스페이서(34)는 후속 공정에서 게이트패턴(33)을 보호하기 위한 것으로, 질화막을 포함하는 단층 또는 다층으로 형성할 수 있다. 예컨대, 게이트스페이서(34)는 질화막, 산화막/질화막의 적층구조 및 산화막/질화막/산화막의 적층구조로 이루어진 그룹 중에서 선택된 어느 하나의 구조로 형성할 수 있다. 게이트스페이서(34)를 형성하기 위해, 게이트패턴(33)을 포함하는 전체구조 상에 절연막을 형성하고, 건식식각하여 게이트패턴(33)의 측벽에 잔류시킨다. 이때, 건식식각은 에치백(Etch Back)일 수 있으며, 에치백은 기판(31)이 오픈되는 타겟으로 실시할 수 있다.
이어서, 게이트패턴(33) 사이의 오픈된 기판(31)에 전처리 공정을 실시한다. 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 전처리는 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같은, 전처리 공정은 후속 에피택셜실리콘층을 형성하기 전에 기판(31) 상에 자연산화막(Native Oxide) 등을 제거하기 위한 것이다.
도 3b에 도시된 바와 같이, 전처리 후 시간지연(Time Delay) 없이 게이트패턴(33) 사이의 기판(31) 상에 에피택셜실리콘층(35)을 형성한다. 이는, 전처리 후 일정시간이 지나면 대기의 산소와 반응하여 기판(31) 상에 자연산화막 등의 불순물이 생기게 되기 때문에 시간지연없이 에피택셜실리콘층(35)을 형성함으로써 불순물이 생기는 것을 근본적으로 방지하는 것이다.
에피택셜실리콘층(35)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜실리콘층(35)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
그리고, 에피택셜실리콘층(35)은 DCS(Dichloro Silane, SiH2Cl2)과 HCl가스를 사용하여, 600℃∼750℃의 온도에서 10Å∼30Å/min의 성장속도로 형성할 수 있다.
이와 같이, 낮은 온도에서 에피택셜실리콘층(35)을 형성하면 낮은 성장속도를 갖게되기 때문에 에피택셜실리콘층(35)의 두께를 조절하기가 용이하다. 특히, 1회에 형성되는 에피택셜실리콘층(35)의 두께는 10Å∼100Å이 되도록 공정을 실시한다.
도 3c에 도시된 바와 같이, 에피택셜실리콘층(35)의 형성공정을 반복적으로 실시하여 다중성장된 에피택셜실리콘층(35A)을 형성한다.
즉, 에피택셜실리콘층(35)을 형성하는 공정은 퍼지(Purge), 안정화(Stabilization), 수소베이크(H2 Bake), 선택적 에피택셜 성장(SEG) 및 퍼지(Purge)의 단계로 실시되는데, 도 3b와 같이 낮은 온도에서 낮은 성장속도로 수소베이크 및 선택적 에피택셜 성장단계만을 여러번 반복하여 원하는 두께(예컨대, 300Å∼600Å)의 다중성장된 에피택셜실리콘층(35A)을 형성하는 것이다. 에컨대, 다중성장된 에피택셜실리콘층(35A)의 총 두께를 400Å으로 형성하고자 하는 경우, 1회에 40Å의 두께를 성장시키는 과정을 10회 진행(수소베이크 및 선택적 에피택셜 성장공정을 10회 진행)함으로써 원하는 두께를 형성하는 것이다.
이와 같이, 낮은 온도에서 낮은 성장속도로 다중성장된 에피택셜실리콘층(35A)을 형성하면 한번에 성장하는 것보다 표면이 안정화되어 측면으로의 과성 장(Overgrowth)을 억제할 수 있다.
다중성장된 에피택셜실리콘층(35A)은 도핑되지 않거나, 인시튜(In-Situ)로 도핑된 형성될 수 있다.
이때, 도핑되지 않은 다중성장된 에피택셜실리콘층(35A)을 형성하는 경우, 다중성장된 에피택셜실리콘층(35A)의 형성이 끝난 후에 이온주입을 실시할 수 있다. 이때, 이온주입은 정션(Junction) 또는 소스/드레인 형성을 위해 실시하는 것으로, N형 불순물을 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 농도로 주입할 수 있다.
위와 같이, 셀영역의 게이트패턴(33) 사이의 기판(31)에 다중성장된 에피택셜실리콘층(35A)을 형성한 후, 이온주입을 실시하여 정션 또는 소스/드레인을 형성함으로써 단채널효과(Short Channel Effect) 감소 및 얕은 접합(Shallow Junction)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 게이트패턴(33) 사이를 매립하는 절연막(36)을 형성한다. 절연막(36)은 게이트패턴(33) 간의 절연 및 상부층과의 층간절연을 위한 것으로, 게이트패턴(33) 사이를 채우도록 산화막을 형성하고, 게이트패턴(33)의 상부가 드러나는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화는 에치백 또는 화학적기계적연마(Chemical Mechanical Polishing)로 실시할 수 있다.
특히, 패턴 밀도가 높은 셀영역에서 게이트패턴(33) 사이에 다중성장된 에피택셜실리콘층(35A)을 미리 형성함으로써 절연막(36) 형성시 갭필 마진(Gap Fill)을 확보할 수 있다.
이어서, 절연막(36)을 포함하는 전체구조 상에 하드마스크패턴(37)을 형성한다. 하드마스크패턴(37)은 절연막(36)을 포함하는 전체 구조 상에 하드마스크층을 형성하고, 하드마스크 상에 감광막을 코팅한 후, 노광 및 현상으로 랜딩 플러그 콘택영역(Landing Plug Contact Area)이 오픈되도록 패터닝하여 감광막패턴을 형성하고, 감광막패턴을 이용하여 하드마스크층을 식각한 후, 감광막패턴을 제거하는 공정을 통해 형성할 수 있다.
도 3e에 도시된 바와 같이, 자기정렬콘택식각(Self Aligned Contact Etch)을 실시하여 콘택홀(38)을 오픈시킨다. 자기정렬콘택식각은 식각선택비를 이용하여 절연막(38)을 선택적으로 식각하는 공정이고, 게이트패턴(33) 사이 에피택셜실리콘층(35)이 오픈되는 타겟으로 실시할 수 있다.
특히, 게이트패턴(33) 사이에 다중성장된 에피택셜실리콘층(35A)을 미리 형성함으로써, 다중성장된 에피택셜실리콘층(35A)의 두께만큼 식각마진을 확보할 수 있다. 콘택홀(38)이 오픈되지 않은 절연막(36)은 하드마스크패턴(37)에 의해 보호되어 절연막패턴(36B)으로 잔류한다. 잔류하는 절연막패턴(36B)은 후속 콘택플러그 사이의 분리막역할을 할 수 있다.
도 3f에 도시된 바와 같이, 콘택홀(38)에 도전물질을 매립하고 평탄화하여 랜딩 플러그 콘택(39, Landing Plug Contact)을 형성한다.
랜딩 플러그 콘택(39)을 자세히 살펴보면 먼저, 콘택홀(38) 아래 다중성장된 에피택셜실리콘층(35A)에 습식 또는 건식세정으로 전처리를 실시한다. 이어서, 다 중성장된 에피택셜실리콘층(35A) 상에 게이트패턴(33) 사이를 채우도록 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 게이트패턴(33)의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(39)을 형성할 수 있다. 하드마스크패턴(37)은 콘택홀(38) 형성 후 제거되거나, 랜딩 플러그 콘택(39)의 형성을 위한 평탄화 공정에서 제거될 수 있다.
특히, 랜딩 플러그 콘택(39)으로 다중성장된 에피택셜실리콘층(35A)과 금속물질의 적층구조를 형성하는 경우, 콘택홀(38)을 포함하는 기판(31) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 다중성장된 에피택셜실리콘층(35A)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 게이트패턴(32) 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(39)을 다중성장된 에피택셜실리콘층(35A)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
도 4a 내지 도 4f는 도 2를 활성영역의 단축방향으로 자른 공정 단면도이다.
도 4a에 도시된 바와 같이, 기판(41)에 소자분리막(42)을 형성한다. 소자분리막(42)은 기판(41)에 활성영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation)공정으로 형성할 수 있다.
이어서, 소자분리막(42)에 의해 정의된 활성영역(41A)에 전처리 공정을 실시한다. 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 전처리는 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같은, 전처리 공정은 후속 에피택셜실리콘층을 형성하기 전에 기판(41) 상에 자연산화막(Native Oxide) 등을 제거하기 위한 것이다.
또한, 전처리 공정을 실시하기 전에 도 3a와 같이 활성영역의 단축방향으로 게이트패턴이 형성될 수 있다.
도 4b에 도시된 바와 같이, 전처리 후 시간지연(Time Delay) 없이 활성영역(41A) 상에 에피택셜실리콘층(43)을 형성한다. 이는, 전처리 후 일정시간이 지나면 대기의 산소와 반응하여 기판(41) 상에 자연산화막 등의 불순물이 생기게 되기 때문에 시간지연없이 에피택셜실리콘층(43)을 형성함으로써 불순물이 생기는 것을 근본적으로 방지하는 것이다.
에피택셜실리콘층(43)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜실리콘층(43)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
그리고, 에피택셜실리콘층(43)은 DCS(Dichloro Silane, SiH2Cl2)과 HCl가스를 사용하여, 600℃∼750℃의 온도에서 10Å∼30Å/min의 성장속도로 형성할 수 있다.
이와 같이, 낮은 온도에서 에피택셜실리콘층(43)을 형성하면 낮은 성장속도를 갖게되기 때문에 에피택셜실리콘층(43)의 두께를 조절하기가 용이하다. 특히, 1회에 형성되는 에피택셜실리콘층(43)의 두께는 10Å∼100Å이 되도록 공정을 실시한다.
도 4c에 도시된 바와 같이, 에피택셜실리콘층(43)의 형성공정을 반복적으로 실시하여 다중성장된 에피택셜실리콘층(43A)을 형성한다.
즉, 에피택셜실리콘층(43)을 형성하는 공정은 퍼지(Purge), 안정화(Stabilization), 수소베이크(H2 Bake), 선택적 에피택셜 성장(SEG) 및 퍼지(Purge)의 단계로 실시되는데, 도 4b와 같이 낮은 온도에서 낮은 성장속도로 수소베이크 및 선택적 에피택셜 성장단계만을 여러번 반복하여 원하는 두께(예컨대, 300Å∼600Å)의 다중성장된 에피택셜실리콘층(43A)을 형성하는 것이다. 에컨대, 다중성장된 에피택셜실리콘층(43A)의 총 두께를 400Å으로 형성하고자 하는 경우, 1회에 40Å의 두께를 성장시키는 과정을 10회 진행(수소베이크 및 선택적 에피택셜 성장공정을 10회 진행)함으로써 원하는 두께를 형성하는 것이다.
이와 같이, 낮은 온도에서 낮은 성장속도로 다중성장된 에피택셜실리콘층(43A)을 형성하면 한번에 성장하는 것보다 표면이 안정화되어 측면으로의 과성장(Overgrowth)을 억제할 수 있다.
따라서, 소자가 고집적화됨에 따라 활성영역(41A)을 정의하는 소자분리막(42)의 간격 또한 지속적으로 감소하더라도, 다중성장된 에피택셜실리콘층(43A)을 형성하여 측면 과성장을 억제함으로써 에피택셜실리콘층 간의 브릿지(Bridge)를 방지할 수 있다.
다중성장된 에피택셜실리콘층(43A)은 도핑되지 않거나, 인시튜(In-Situ)로 도핑된 형성될 수 있다.
이때, 도핑되지 않은 다중성장된 에피택셜실리콘층(43A)을 형성하는 경우, 다중성장된 에피택셜실리콘층(43A)의 형성이 끝난 후에 이온주입을 실시할 수 있다. 이때, 이온주입은 정션(Junction) 또는 소스/드레인 형성을 위해 실시하는 것으로, N형 불순물을 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 농도로 주입할 수 있다.
도 4d에 도시된 바와 같이, 다중성장된 에피택셜실리콘층(43A)을 포함하는 전체 구조 상에 절연막(44)을 형성한다. 절연막(44)은 활성영역의 단축방향으로 형성된 게이트패턴 사이를 충분히 매립할 수 있는 두께로 형성할 수 있다.
이어서, 절연막(44) 상에 하드마스크패턴(45)을 형성한다. 하드마스크패 턴(45)은 절연막(44)을 포함하는 전체 구조 상에 하드마스크층을 형성하고, 하드마스크 상에 감광막을 코팅한 후, 노광 및 현상으로 활성영역(41A)이 오픈되도록 패터닝하여 감광막패턴을 형성하고, 감광막패턴을 이용하여 하드마스크층을 식각한 후, 감광막패턴을 제거하는 공정을 통해 형성할 수 있다.
도 4e에 도시된 바와 같이, 자기정렬콘택식각(Self Aligned Contact Etch)을 실시하여 콘택홀(46)을 오픈시킨다. 자기정렬콘택식각은 식각선택비를 이용하여 절연막(44)을 선택적으로 식각하는 공정이고, 활성영역(41A) 상의 다중성장된 에피택셜실리콘층(43A)이 오픈되는 타겟으로 실시할 수 있다.
특히, 활성영역(41A) 상에 다중성장된 에피택셜실리콘층(43A)을 미리 형성함으로써, 다중성장된 에피택셜실리콘층(43A)의 두께만큼 식각마진을 확보할 수 있다. 콘택홀(46)이 오픈되지 않은 절연막(44)은 하드마스크패턴(45)에 의해 식각되지 않고 절연막패턴(44B)으로 잔류한다. 잔류하는 절연막패턴(44B)은 후속 콘택플러그 사이의 분리막역할을 할 수 있다.
도 4f에 도시된 바와 같이, 콘택홀(46)에 도전물질을 매립하고 평탄화하여 랜딩 플러그 콘택(47, Landing Plug Contact)을 형성한다.
랜딩 플러그 콘택(47)을 자세히 살펴보면 먼저, 콘택홀(46) 아래 다중성장된 에피택셜실리콘층(43A)에 습식 또는 건식세정으로 전처리를 실시한다. 이어서, 다중성장된 에피택셜실리콘층(43A) 상에 콘택홀(46)을 매립하도록 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 절연막패턴(44A)의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(47)을 형성할 수 있다. 하드마스크패턴(45)은 콘 택홀(46) 형성 후 제거되거나, 랜딩 플러그 콘택(47)의 형성을 위한 평탄화 공정에서 제거될 수 있다.
특히, 랜딩 플러그 콘택(47)으로 다중성장된 에피택셜실리콘층(43A)과 금속물질의 적층구조를 형성하는 경우, 콘택홀(46)을 포함하는 전체구조 상에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 다중성장된 에피택셜실리콘층(43A)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 콘택홀(46) 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(47)을 다중성장된 에피택셜실리콘층(43A)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
한편, 본 발명에서는 에피택셜실리콘층을 실시예로 설명하였으나, 에피택셜실리콘층 외에 에피택셜실리콘저마늄층도 적용가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 선택적 에피택셜 성장법을 이용한 에피택셜실리콘층을 나타내는 TEM사진,
도 2는 반도체 소자의 게이트패턴을 나타내는 평면도,
도 3a 내지 도 3f는 도 2를 활성영역의 장축방향으로 자른 공정 단면도,
도 4a 내지 도 4f는 도 2를 활성영역의 단축방향으로 자른 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 소자분리막
33 : 게이트패턴 34 : 게이트스페이서
35 : 에피택셜실리콘층 36 : 절연막
37 : 하드마스크패턴 38 : 콘택홀
39 : 랜딩 플러그 콘택

Claims (8)

  1. 소자분리영역과 활성영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 및
    상기 게이트패턴 사이의 상기 활성영역 상에 수소베이크와 선택적 에피택셜 성장 공정을 반복하여 에피택셜실리콘층을 형성하는 단계
    를 포함하되 상기 에피택셜실리콘층은 성장속도 조절이 가능한 온도에서 다중성장시키는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 에피택셜실리콘층은 10Å/min∼30Å/min의 성장속도로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 에피택셜실리콘층은 1회당 10Å∼100Å의 두께로 성장시키되, 총 두께가 300Å∼600Å이 될 때까지 다중성장시키는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 에피택셜실리콘층은 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 에피택셜실리콘층은 600℃∼750℃의 온도에서 300Å∼600Å의 두께로 형성하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 에피택셜실리콘층을 형성하는 단계 전에,
    상기 게이트패턴 양쪽의 상기 기판에 전처리를 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 기판은 셀영역 또는 주변영역인 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 에피택셜실리콘층은,
    셀영역의 접합영역 또는 주변영역의 소스/드레인 영역인 반도체 소자의 제조방법.
KR1020070111663A 2007-11-02 2007-11-02 반도체 소자의 제조방법 KR20090045712A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070111663A KR20090045712A (ko) 2007-11-02 2007-11-02 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111663A KR20090045712A (ko) 2007-11-02 2007-11-02 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090045712A true KR20090045712A (ko) 2009-05-08

Family

ID=40855766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111663A KR20090045712A (ko) 2007-11-02 2007-11-02 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090045712A (ko)

Similar Documents

Publication Publication Date Title
TWI816685B (zh) 半導體裝置及其製造方法
JP4019248B2 (ja) 金属ゲートを有するｍｏｓｆｅｔ素子の製造方法
TWI483399B (zh) 具有無尖端磊晶源極／汲極區域之半導體裝置
KR100431295B1 (ko) 반도체소자의 플러그 형성방법
US20030116819A1 (en) Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
US7714396B2 (en) Metal-oxide semiconductor field effect transistor
KR100942965B1 (ko) 스트레인드채널을 갖는 반도체소자 및 그 제조 방법
KR100637101B1 (ko) 에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를구비하는 반도체소자 및 그의 제조 방법
KR100455724B1 (ko) 반도체소자의 플러그 형성방법
KR100451504B1 (ko) 반도체소자의 플러그 형성방법
TWI709162B (zh) 形成磊晶矽層及其半導體裝置的方法
KR100517328B1 (ko) 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR100898581B1 (ko) 반도체 소자의 콘택 형성방법
US11316030B2 (en) Fin field-effect transistor device and method
KR20090083671A (ko) 반도체 소자의 제조방법
CN110416297B (zh) N型鳍式场效应晶体管及其形成方法
KR20090045712A (ko) 반도체 소자의 제조방법
KR100955266B1 (ko) 반도체 소자의 제조방법
KR101673908B1 (ko) 반도체 소자 및 그 제조 방법
KR20070035362A (ko) 반도체 소자 및 그 제조방법
US6309939B1 (en) Method of manufacturing a semiconductor device
KR100915164B1 (ko) 반도체 소자의 제조방법
KR101204709B1 (ko) 반도체 소자의 제조 방법
KR100412194B1 (ko) 반도체 소자의 제조 방법
KR20010064119A (ko) 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination