KR100915164B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법

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Abstract

본 발명은 단채널 효과를 감소시킬 수 있고, NMOS영역과 PMOS영역의 캐리어 이동도 및 동작 전류를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, NMOS영역과 PMOS영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴을 포함하는 기판 전면에 스페이서용 절연막을 형성하는 단계; 상기 NMOS영역을 오픈시키는 제1마스크패턴을 형성하는 단계; 상기 NMOS영역의 스페이서용 절연막을 식각하여 상기 게이트패턴의 제1측벽스페이서를 형성하는 단계; 상기 NMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘층을 형성하는 단계; 상기 PMOS영역을 오픈시키는 제2마스크패턴을 형성하는 단계; 상기 PMOS영역의 스페이서용 절연막을 식각하여 상기 게이트패턴의 제2측벽스페이서를 형성하는 단계; 상기 PMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘저마늄층을 형성하는 단계를 포함하여, NMOS영역과 PMOS영역에 ESD(Elevated Source/Drain)를 형성하여 단채널 효과를 감소시키고, 특히 PMOS영역은 ESD를 실리콘저마늄으로 형성하여 NMOS영역 및 PMOS영역의 캐리어 이동도 및 동작 전류를 향상시킬 수 있어서 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 제조방법에 관한 것이다.
반도체 소자의 디자인룰이 더욱 감소함에 따라 단채널효과(SCE;Short Channel Effect)가 더욱 크게 나타나게 되고 결국, 소자의 문턱전압(Threshold Voltage)이 급격히 감소하는 등 전체적으로 소자특성이 열화되는 문제점이 있다.
단채널 효과를 감소시키기 위해 에피택셜 공정을 이용한 엘리베이티트된 소스/드레인(Elevated Source/Drain, 이하 ESD라고 한다) 구조의 트랜지스터가 적용되고 있다.
ESD란, 에피택셜실리콘층을 셀 및 주변영역의 기판 상에 일정 두께로 성장시킨 후, 이온주입(Ion Implantation) 공정을 이용하여 셀영역의 접합 및 주변영역의 소스/드레인영역을 에피택셜실리콘층에 형성시킴으로써 단채널 효과의 영향을 크게 감소시킴과 동시에 얕은 접합(Shallow Junction)효과도 얻을 수 있다.
그러나, 반도체 소자가 지속적으로 고집적화되고 디자인룰이 계속 감소하면서 NMOS영역은 물론 PMOS영역의 채널(Channel)에서 캐리어(Carrier)의 이동도(Mobility)를 향상시키고 또한, 소자의 동작전류(On-Current)를 증가시켜야 하는 문제가 대두되고 있으며, 이에 따라 단채널 효과 뿐만 아니라 NMOS영역 및 PMOS영역에서의 이동도 및 동작전류를 향상시키기 위한 필요가 요구되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 단채널 효과를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, PMOS영역의 캐리어 이동도 및 동작 전류를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 NMOS영역과 PMOS영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴을 포함하는 기판 전면에 스페이서용 절연막을 형성하는 단계; 상기 NMOS영역을 오픈시키는 제1마스크패턴을 형성하는 단계; 상기 NMOS영역의 스페이서용 절연막을 식각하여 상기 게이트패턴의 제1측벽스페이서를 형성하는 단계; 상기 NMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘층을 형성하는 단계; 상기 PMOS영역을 오픈시키는 제2마스크패턴을 형성하는 단계; 상기 PMOS영역의 스페이서용 절연막을 식각하여 상기 게이트패턴의 제2측벽스페이서를 형성하는 단계; 상기 PMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘저마늄층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 NMOS영역과 PMOS영역에 ESD(Elevated Source/Drain)를 형성하여 단채널 효과를 감소시키고, 특히 PMOS영역은 ESD를 실리콘저마늄으로 형성하여 캐리어 이동도 및 동작 전류를 향상시킬 수 있어서 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2h는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 ESD를 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트패턴
13 : 절연막 14 : 제1마스크패턴
15 : 에피택셜실리콘층 16 : 제2마스크패턴
17 : 에피택셜실리콘저마늄층
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(11) 상에 게이트패턴(12)을 형성한다. NMOS영역은 셀영역 또는 주변영역일 수 있다. 게이트패턴(12)은 게이트전극(12A)과 게이트하드마스크(12B)의 적층구조일 수 있고, 게이트전극(12A)은 폴리실리콘전극과 금속계전극의 적층구조일 수 있다. 금속계전극은 텅스텐전극 또는 텅스텐실리사이드전극일 수 있고, 게이트하드마스크(12B)는 게이트전극(12A)의 패터닝 및 후속 공정시 게이트전극(12A)을 보호하기 위한 것으로, 질화막으로 형성할 수 있다.
이어서, 게이트패턴(12)을 포함하는 기판(11) 전면에 절연막(13)을 형성한다. 절연막(13)은 후속 공정에서 게이트패턴(12)을 보호하기 위한 것으로, 질화막을 포함하는 단층 또는 다층으로 형성할 수 있다. 예컨대, 절연막(13)은 질화막, 산화막/질화막의 적층구조 및 산화막/질화막/산화막의 적층구조로 이루어진 그룹 중에서 선택된 어느 하나의 구조로 형성할 수 있다.
이어서, NMOS영역을 오픈시키는 제1마스크패턴(14)을 형성한다. 제1마스크패턴(14)은 게이트패턴(12)을 포함하는 기판(11) 전면에 게이트패턴(12)을 충분히 매립하도록 감광막을 코팅(Coating)하고, 노광 및 현상으로 NMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.
도 1b에 도시된 바와 같이, NMOS영역의 절연막(13)을 식각하여 게이트패턴(12)의 측벽에 제1게이트스페이서(13A)를 형성한다. 절연막(13)을 게이트패턴(12)의 측벽에 잔류시키기 위한 식각은 건식식각으로 실시할 수 있고, 건식식각은 에치백(Etch Back)일 수 있으며, 에치백은 기판(11)이 오픈되는 타겟으로 실시할 수 있다.
따라서, NMOS영역에는 제1게이트스페이서(13A)가 형성되고, PMOS영역에는 기판(11) 및 게이트패턴(12)을 덮는 절연막패턴(13B)이 잔류한다.
이어서, 게이트패턴(12)의 양쪽에 오픈된 기판(11)에 전처리 공정을 실시한다. 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 전처리는 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같은, 전처리 공정은 후속 에피택셜실리콘층을 형성하기 전에 기판(11) 상에 자연산화막(Native Oxide) 등을 제거하기 위한 것이다.
도 1c에 도시된 바와 같이, 전처리 후 시간지연(Time Delay) 없이 게이트패턴(12) 양쪽의 기판(11) 상에 에피택셜실리콘층(15)을 형성한다. 이는, 전처리 후 시간지연 없이 바로 에피택셜실리콘층(15)을 형성하면, 자연산화막 등의 불순물이 근본적으로 차단되기 때문이다.
에피택셜실리콘층(15)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜실리콘층(15)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
그리고, 에피택셜실리콘층(15)은 DCS(Dichloro Silane, SiH2Cl2)과 HCl가스를 사용하여, 600℃∼900℃의 온도에서 100Å∼1000Å의 두께로 형성할 수 있고, 도핑되지 않거나, 인시튜(In-Situ)로 도핑된 에피택셜실리콘층(15)으로 형성할 수 있다.
특히, 도핑되지 않은 에피택셜실리콘층(15)을 형성하는 경우, 에피택셜실리콘층(15)의 형성이 끝난 후에 이온주입을 실시할 수 있다. 이때, 이온주입은 정션(Junction) 또는 소스/드레인 형성을 위해 실시하는 것으로, N형 불순물을 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 농도로 주입할 수 있다.
위와 같이, NMOS영역의 게이트패턴(12) 양쪽의 기판(11)에 에피택셜실리콘층(15)을 형성한 후 이온주입을 실시하여 정션 또는 소스/드레인을 형성함으로써 단채널효과(Short Channel Effect) 감소 및 얕은 접합(Shallow Junction)을 형성할 수 있다.
도 1d에 도시된 바와 같이, 제1마스크패턴(14)을 제거한다. 제1마스크패턴(14)이 감광막인 경우, 산소스트립으로 제거할 수 있다.
이어서, PMOS영역을 오픈시키는 제2마스크패턴(16)을 형성한다. 제2마스크패턴(16)은 게이트패턴(12)을 포함하는 기판(11) 전면에 게이트패턴(12)을 충분히 매립하도록 감광막을 코팅(Coating)하고, 노광 및 현상으로 PMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 제2마스크패턴(16)에 의해 오픈된 PMOS영역의 절연막패턴(13B)을 식각하여 게이트패턴(12)의 측벽에 제2게이트스페이서(13C)를 형성한다. 절연막패턴(13B)을 게이트패턴(12)의 측벽에 잔류시키기 위한 식각은 건식식각으로 실시할 수 있고, 건식식각은 에치백(Etch Back)일 수 있으며, 에치백은 기판(11)이 오픈되는 타겟으로 실시할 수 있다.
이어서, 게이트패턴(12)의 양쪽에 오픈된 기판(11)에 전처리 공정을 실시한다. 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 전처리는 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같은, 전처리 공정은 후속 에피택셜실리콘저마늄층을 형성하기 전에 기판(11) 상에 자연산화막(Native Oxide) 등을 제거하기 위한 것이다.
도 1e에 도시된 바와 같이, 전처리 후 시간지연 없이 게이트패턴(12) 양쪽의 기판(11) 상에 에피택셜실리콘저마늄층(17)을 형성한다. 이는, 전처리 후 시간지연 없이 바로 에피택셜실리콘층(15)을 형성하면, 자연산화막 등의 불순물이 근본적으로 차단되기 때문이다.
이와 같이, PMOS영역을 에피택셜실리콘저마늄층(17)으로 형성하면 PMOS영역의 채널 영역이 스트레인드채널(Strained Channel)이 된다. 즉, 에피택셜실리콘저마늄층(17)이 압축응력(Compressive Stress)을 가하여 채널 내에서도 일종의 격자변형(Strained)이 일어나고, 이것이 PMOS영역의 캐리어(Carrier)의 이동도 증가 및 소자의 동작전류를 향상킨다.
이를 위해, 에피택셜실리콘저마늄층(17)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜실리콘저마늄층(17)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
그리고, 에피택셜실리콘저마늄층(17)은 DCS(Dichloro Silane, SiH2Cl2), HCl 및 GeH4가스를 사용하여, 500℃∼800℃의 온도에서 100Å∼1000Å의 두께로 형성할 수 있다. 이때, 에피택셜실리콘저마늄층(17) 내에 저마늄(Ge)의 농도는 소자 특성에 따라 결정되며, 바람직하게는 10％∼70％(부피비)의 범위를 갖도록 형성할 수 있다.
이어서, 에피택셜실리콘저마늄층(17)에 이온주입을 실시한다. 이온주입은 PMOS영역에 소스/드레인 형성을 위해 실시하는 것으로, P형 불순물을 1.0×1018atoms/㎤∼1.0×1021atoms/㎤의 농도로 주입할 수 있다. 이때, P형 불순물은 붕소계 원소 예컨대 11B, BF2 및 BF3로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
위와 같이, PMOS영역의 게이트패턴(12) 양쪽의 기판(11)에 에피택셜실리콘저마늄층(17)을 형성한 후 이온주입을 실시하여 소스/드레인을 형성함으로써 단채널효과(Short Channel Effect) 감소 및 얕은 접합(Shallow Junction)을 형성할 수 있다. 또한, 캐리어의 이동도 및 동작전류를 향상시킬 수 있다.
도 2a 내지 도 2h는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, NMOS영역의 셀영역과 NMOS영역 및 PMOS영역을 포함하는 주변영역을 갖는 기판(21) 상에 게이트패턴(22)을 형성한다. 게이트패턴(22)은 게이트전극(22A)과 게이트하드마스크(22B)의 적층구조일 수 있고, 게이트전극(22A)은 폴리실리콘전극과 금속계전극의 적층구조일 수 있다. 금속계전극은 텅스텐전극 또는 텅스텐실리사이드전극일 수 있고, 게이트하드마스크(22B)는 게이트전극(22A)의 패터닝 및 후속 공정시 게이트전극(22A)을 보호하기 위한 것으로, 질화막으로 형성할 수 있다. 또한, 셀영역과 주변영역의 게이트패턴(22)은 패턴밀도(Pattern Density)에 따라 각각 다른 크기를 갖고 형성될 수 있다.
이어서, 게이트패턴(22)을 포함하는 기판(21) 전면에 제1절연막(23)을 형성한다. 제1절연막(23)은 후속 공정에서 게이트패턴(22)을 보호하기 위한 것으로, 질화막을 포함하는 단층 또는 다층으로 형성할 수 있다. 예컨대, 제1절연막(23)은 질화막, 산화막/질화막의 적층구조 및 산화막/질화막/산화막의 적층구조로 이루어진 그룹 중에서 선택된 어느 하나의 구조로 형성할 수 있다.
이어서, 셀영역 및 주변영역의 NMOS영역을 오픈시키는 제1마스크패턴(24)을 형성한다. 제1마스크패턴(24)은 게이트패턴(22)을 포함하는 기판(21) 전면에 게이트패턴(22)을 충분히 매립하도록 감광막을 코팅(Coating)하고, 노광 및 현상으로 NMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 셀영역 및 주변영역의 NMOS영역의 제1절연막(23)을 식각하여 게이트패턴(22)의 측벽에 제1게이트스페이서(23A)를 형성한다. 제1절연막(23)을 게이트패턴(22)의 측벽에 잔류시키기 위한 식각은 건식식각으로 실시할 수 있고, 건식식각은 에치백(Etch Back)일 수 있으며, 에치백은 기판(21)이 오픈되는 타겟으로 실시할 수 있다.
따라서, 셀영역 및 주변영역의 NMOS영역에는 제1게이트스페이서(23A)가 형성되고, PMOS영역에는 기판(21) 및 게이트패턴(22)을 덮는 절연막패턴(23B)이 잔류한다.
이어서, 게이트패턴(22)의 양쪽에 오픈된 기판(21)에 전처리 공정을 실시한다. 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 전처리는 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같은, 전처리 공정은 후속 에피택셜실리콘층을 형성하기 전에 기판(21) 상에 자연산화막(Native Oxide) 등을 제거하기 위한 것이다.
도 2c에 도시된 바와 같이, 전처리 후 시간지연(Time Delay) 없이 게이트패턴(22) 사이 및 양쪽의 기판(21) 상에 에피택셜실리콘층(25)을 형성한다. 이는, 전처리 후 시간지연 없이 바로 에피택셜실리콘층(25)을 형성하면, 자연산화막 등의 불순물이 근본적으로 차단되기 때문이다.
에피택셜실리콘층(25)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜실리콘층(25)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
그리고, 에피택셜실리콘층(25)은 DCS(Dichloro Silane, SiH2Cl2)과 HCl가스를 사용하여, 600℃∼900℃의 온도에서 100Å∼1000Å의 두께로 형성할 수 있고, 도핑되지 않거나, 인시튜(In-Situ)로 도핑된 에피택셜실리콘층(25)으로 형성할 수 있다.
특히, 도핑되지 않은 에피택셜실리콘층(25)을 형성하는 경우, 에피택셜실리콘층(25)의 형성이 끝난 후에 이온주입을 실시할 수 있다. 이때, 이온주입은 정션(Junction) 또는 소스/드레인 형성을 위해 실시하는 것으로, N형 불순물을 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 농도로 주입할 수 있다.
위와 같이, 셀영역의 주변영역의 NMOS영역의 게이트패턴(22) 사이 및 양쪽의 기판(21)에 에피택셜실리콘층(25)을 형성한 후 이온주입을 실시하여 정션 또는 소스/드레인을 형성함으로써 단채널효과(Short Channel Effect) 감소 및 얕은 접합(Shallow Junction)을 형성할 수 있다.
도 2d에 도시된 바와 같이, 제1마스크패턴(24)을 제거한다. 제1마스크패턴(24)이 감광막인 경우, 산소스트립으로 제거할 수 있다.
이어서, PMOS영역을 오픈시키는 제2마스크패턴(26)을 형성한다. 제2마스크패턴(26)은 게이트패턴(22)을 포함하는 기판(21) 전면에 게이트패턴(22)을 충분히 매립하도록 감광막을 코팅(Coating)하고, 노광 및 현상으로 PMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 제2마스크패턴(26)에 의해 오픈된 PMOS영역의 절연막패턴(23B)을 식각하여 게이트패턴(22)의 측벽에 제2게이트스페이서(23C)를 형성한다. 절연막패턴(23B)을 게이트패턴(22)의 측벽에 잔류시키기 위한 식각은 건식식각으로 실시할 수 있고, 건식식각은 에치백(Etch Back)일 수 있으며, 에치백은 기판(21)이 오픈되는 타겟으로 실시할 수 있다.
이어서, 게이트패턴(22)의 양쪽에 오픈된 기판(21)에 전처리 공정을 실시한다. 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 전처리는 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같은, 전처리 공정은 후속 에피택셜실리콘저마늄층을 형성하기 전에 기판(11) 상에 자연산화막(Native Oxide) 등을 제거하기 위한 것이다.
도 2e에 도시된 바와 같이, 전처리 후 시간지연 없이 게이트패턴(22) 양쪽의 기판(21) 상에 에피택셜실리콘저마늄층(27)을 형성한다. 이는, 전처리 후 시간지연 없이 바로 에피택셜실리콘층(25)을 형성하면, 자연산화막 등의 불순물이 근본적으로 차단되기 때문이다.
이와 같이, PMOS영역을 에피택셜실리콘저마늄층(27)으로 형성하면 PMOS영역의 채널 영역이 스트레인드채널(Strained Channel)이 된다. 즉, 에피택셜실리콘저마늄층(27)이 압축응력(Compressive Stress)을 가하여 채널 내에서도 일종의 격자변형(Strained)이 일어나고, 이것이 PMOS영역의 캐리어(Carrier)의 이동도 증가 및 소자의 동작전류를 향상킨다.
이를 위해, 에피택셜실리콘저마늄층(27)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜실리콘저마늄층(27)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
그리고, 에피택셜실리콘저마늄층(27)은 DCS(Dichloro Silane, SiH2Cl2), HCl 및 GeH4가스를 사용하여, 500℃∼800℃의 온도에서 100Å∼1000Å의 두께로 형성할 수 있다. 이때, 에피택셜실리콘저마늄층(27) 내에 저마늄(Ge)의 농도는 소자 특성에 따라 결정되며, 바람직하게는 10％∼70％(부피비)의 범위를 갖도록 형성할 수 있다.
이어서, 에피택셜실리콘저마늄층(27)에 이온주입을 실시한다. 이온주입은 PMOS영역에 소스/드레인 형성을 위해 실시하는 것으로, P형 불순물을 1.0×1018atoms/㎤∼1.0×1021atoms/㎤의 농도로 주입할 수 있다. 이때, P형 불순물은 붕소계 원소 예컨대 11B, BF2 및 BF3로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
위와 같이, PMOS영역의 게이트패턴(22) 양쪽의 기판(21)에 에피택셜실리콘저마늄층(27)을 형성한 후 이온주입을 실시하여 소스/드레인을 형성함으로써 단채널효과(Short Channel Effect) 감소 및 얕은 접합(Shallow Junction)을 형성할 수 있다. 또한, 캐리어의 이동도 및 동작전류를 향상시킬 수 있다.
도 2f에 도시된 바와 같이, 제2마스크패턴(26)을 제거한다. 제2마스크패턴(26)이 감광막인 경우 산소스트립으로 제거할 수 있다.
이어서, 게이트패턴(22) 사이를 매립하는 제2절연막(28)을 형성한다. 제2절연막(28)은 게이트패턴(22) 사이의 절연 및 상부층과의 층간절연을 위한 것으로, 게이트패턴(22) 사이를 채우도록 산화막을 형성하고, 게이트패턴(22)의 상부가 드러나는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화는 에치백 또는 화학적기계적연마(Chemical Mechanical Polishing)로 실시할 수 있다.
특히, 패턴 밀도가 높은 셀영역에서 게이트패턴(22) 사이에 에피택셜실리콘층(25)을 미리 형성함으로써 제2절연막(28) 형성시 갭필 마진(Gap Fill)을 확보할 수 있다.
이어서, 제2절연막(28)을 포함하는 전체구조 상에 하드마스크패턴(29)을 형성한다. 하드마스크패턴(29)은 제2절연막(28)을 포함하는 전체 구조 상에 하드마스크층을 형성하고, 하드마스크 상에 감광막을 코팅한 후, 노광 및 현상으로 랜딩 플러그 콘택영역(Landing Plug Contact Area)이 오픈되도록 패터닝하여 감광막패턴을 형성하고, 감광막패턴을 이용하여 하드마스크층을 식각한 후, 감광막패턴을 제거하는 공정을 통해 형성할 수 있다.
도 2g에 도시된 바와 같이, 자기정렬콘택식각(Self Aligned Contact Etch)을 실시하여 콘택홀(30)을 오픈시킨다. 자기정렬콘택식각은 식각선택비를 이용하여 제2절연막(28)을 선택적으로 식각하는 공정이고, 게이트패턴(22) 사이 에피택셜실리콘층(25)이 오픈되는 타겟으로 실시할 수 있다.
특히, 게이트패턴(22) 사이에 에피택셜실리콘층(25)이 미리 형성되어, 에피택셜실리콘층(25)의 두께만큼 식각마진을 확보할 수 있다.
도 2h에 도시된 바와 같이, 콘택홀(30)에 도전물질을 매립하고 평탄화하여 랜딩 플러그 콘택(31, Landing Plug Contact)을 형성한다.
랜딩 플러그 콘택(31)을 자세히 살펴보면 먼저, 콘택홀(30) 아래 에피택셜실리콘층(25)에 습식 또는 건식세정으로 전처리를 실시한다. 이어서, 에피택셜실리콘층(25) 상에 게이트패턴(22) 사이를 채우도록 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 게이트패턴(22)의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(31)을 형성할 수 있다. 하드마스크패턴(29)은 콘택홀(30) 형성 후 제거되거나, 랜딩 플러그 콘택(31)의 형성을 위한 평탄화 공정에서 제거될 수 있다.
특히, 랜딩 플러그 콘택(31)으로 에피택셜실리콘층(25)과 금속물질의 적층구조를 형성하는 경우, 콘택홀(30)을 포함하는 기판(21) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜실리콘층(25)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 게이트패턴(22) 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(31)을 에피택셜실리콘층(25)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
후속 공정으로, 주변영역의 NMOS영역 및 PMOS영역에 자기정렬콘택식각을 실시하여 콘택 플러그(Contact Plug)를 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 ESD(Elevated Source/Drain)를 나타내는 TEM(Transmission Electron Microscope, 투과전자현미경)사진이다.
도 3a 및 도 3b를 참조하면, 게이트패턴 양쪽의 기판 상에 에피택셜실리콘층(100)이 형성된 것을 알 수 있다. 도 3a는 셀영역, 도 3b는 주변영역의 NMOS영역이다.
도 3c를 참조하면, PMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘저마늄층(200)이 형성된 것을 알 수 있다.
이렇듯, NMOS영역 및 PMOS영역에 선택적 에피택셜 성장을 이용하여 각각 에피택셜실리콘층 또는 에피택셜실리콘저마늄층을 형성함으로써 단채널효과 감소 및 얕은 접합을 형성할 수 있고, 특히 PMOS영역의 캐리어 이동도 및 동작전류를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (13)

  1. NMOS영역과 PMOS영역을 갖는 기판 상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴을 포함하는 기판 전면에 스페이서용 절연막을 형성하는 단계;
    상기 NMOS영역을 오픈시키는 제1마스크패턴을 형성하는 단계;
    상기 NMOS영역의 스페이서용 절연막을 식각하여 상기 게이트패턴의 제1측벽스페이서를 형성하는 단계;
    상기 NMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘층을 형성하는 단계;
    상기 PMOS영역을 오픈시키는 제2마스크패턴을 형성하는 단계;
    상기 PMOS영역의 스페이서용 절연막을 식각하여 상기 게이트패턴의 제2측벽스페이서를 형성하는 단계; 및
    상기 PMOS영역의 게이트패턴 양쪽의 기판 상에 에피택셜실리콘저마늄층을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1측벽스페이서를 형성하는 단계 후, 상기 에피택셜실리콘층을 형성하는 단계 전에,
    상기 게이트패턴 양쪽의 상기 기판에 전처리를 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 에피택셜실리콘층은 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 에피택셜실리콘층은 언도프드(Undoped) 에피택셜실리콘층 또는 도프드(Doped) 에피택셜실리콘층인 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 에피택셜실리콘층이 언도프드 에피택셜실리콘층인 경우,
    상기 에피택셜실리콘층을 형성하는 단계 후,
    상기 에피택셜실리콘층에 이온주입을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 에피택셜실리콘층은 600℃∼900℃의 온도에서 100Å∼1000Å의 두께로 형성하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 제2측벽스페이서를 형성하는 단계 후, 상기 에피택셜실리콘저마늄층을 형성하는 단계 전에,
    상기 게이트패턴 양쪽의 상기 기판에 전처리를 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 에피택셜실리콘저마늄층은 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 에피택셜실리콘저마늄층 내의 저마늄(Ge)함량은 10％∼70％(부피비)인 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 에피택셜실리콘저마늄층을 형성하는 단계 후,
    상기 에피택셜실리콘저마늄층에 이온주입을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 이온주입은 붕소계 원소를 사용하여 1.0×1018atoms/㎤∼1.0×1021atoms/㎤의 농도로 도핑하는 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 NMOS영역은 반도체 기판의 셀영역과 주변영역인 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 스페이서용 절연막은 질화막을 포함하는 단층 또는 다층구조로 형성하는 반도체 소자의 제조방법.
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