KR20100038631A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20100038631A
KR20100038631A KR1020080097674A KR20080097674A KR20100038631A KR 20100038631 A KR20100038631 A KR 20100038631A KR 1020080097674 A KR1020080097674 A KR 1020080097674A KR 20080097674 A KR20080097674 A KR 20080097674A KR 20100038631 A KR20100038631 A KR 20100038631A
Authority
KR
South Korea
Prior art keywords
epitaxial silicon
layer
germanium layer
substrate
ion implantation
Prior art date
Application number
KR1020080097674A
Other languages
English (en)
Inventor
안태항
전승준
이영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080097674A priority Critical patent/KR20100038631A/ko
Publication of KR20100038631A publication Critical patent/KR20100038631A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 보론의 측면확산을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 복수개의 게이트패턴을 형성하는 단계; 상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘저마늄층을 형성하는 단계; 상기 에피택셜 실리콘저마늄층에 탄소를 틸트 이온주입하는 단계를 포함하여, 에피택셜 실리콘저마늄층에 탄소를 틸트 이온주입하여 이종 에피택셜 물질을 형성함으로써 도펀트의 확산을 억제하면서, 채널에 압축응력을 가하여 캐리어 홀의 이동도를 증가시키고, 따라서, 소자의 동작 전류 향상 및 정상적인 소자 특성 효과를 얻을 수 있다.
도펀트, 확산, 이온주입

Description

반도체 장치 제조 방법{METHOD FOR FABRICAING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 ESD(Elevated Source/Drain)를 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 디자인 룰(Design rule)이 감소하면서 단채널효과(SCE, short channel effect)가 나타나고, 결국 소자의 문턱전압(Threshold voltage)이 급격히 감소하는 등 전체적으로 소자특성이 열화되는 문제점이 있다.
이를 해결하기 위해 엘리베이티드 소스/드레인(Elevated Source/Drain, 이하 ESD 라고 한다.) 공정이 적용되고 있다. ESD는 에피탁셜-실리콘을 셀 및 주변(회로)영역의 기판 위에 일정 두께로 성장시키고, 주로 이온주입(Ion Implantation) 공정을 이용하여 셀영역의 접합영역(Junction)과 주변영역의 소스/드레인영역을 에피탁셜-실리콘에 형성시킴으로써 단채널효과의 영향을 크게 감소시킬 뿐만 아니라, 얕은 접합(Shallow Junction) 효과도 갖게 하려는 것이다.
한편, 소자가 계속 고집적화됨에 따라 NMOS는 물론 PMOS의 채널(Channel)에 서 캐리어(Carrier)의 이동도(Mobility) 향상 및 소자의 동작전류(On-current)를 증가시킬 필요성이 있다.
현재, NMOS는 채널(Channel)에 인장응력(Tensile Stress)을 가하는 스페이서질화막(Spacer Nitride)을, PMOS는 채널에 압축응력(Compressive Stress)을 가하는 SiGe_SEG를 주로 적용하여 소자의 동작전류(Operation Current)를 개선시키고 있다.
한편, 에피택셜 실리콘저마늄층을 이용하는 PMOS는 인시튜 보론도핑 공정을 적용하여 소자의 소스/드레인 역할을 하고 있다.
그러나, 후속 열공정에 의해 에피택셜 실리콘저마늄층에 도핑된 보론이 채널(Channel) 쪽으로 측면 확산(Lateral Diffusion) 되면서, 소자의 문턱전압(Threshold Voltage)을 낮추며, 동작전류 특성에 영향을 미치는 문제점이 있다.
따라서, 보론의 측면 확산을 방지하는 방법이 필요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 도펀트의 측면확산을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판 상에 복수개의 게이트패턴을 형성하는 단계; 상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘저마늄층을 형성하는 단계; 상기 에피택셜 실리콘저마늄층에 탄소를 틸트 이온주입하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 틸트 이온주입은 상기 게이트패턴의 측벽을 기준으로 1°∼30°가 되도록 진행하고, 1.0×1014atoms/cm2 ∼1.0×1018atoms/cm2의 도즈로 상기 에피택셜 실리콘저마늄층 내에 탄소의 최종 함유량이 0.1％∼5.0％가 되도록 진행하는 것을 특징으로 한다.
또한, 상기 기판은 주변영역의 PMOS인 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치 제조 방법은 에피택셜 실리콘저마늄층에 탄소를 이온주입하여 이종 에피택셜 물질을 형성함으로써 도펀트의 확산을 억제하 면서, 채널에 압축응력을 가하여 캐리어 홀의 이동도를 증가시키는 효과가 있다.
따라서, 소자의 동작 전류 향상 및 정상적인 소자 특성 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 게이트 패턴(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있고 특히, PMOS영역의 기판일 수 있다.
게이트 패턴(12)을 형성하기 전에 게이트절연막(도시생략)을 형성할 수 있다. 게이트절연막은 게이트 패턴(12)과 기판(11) 간의 절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
게이트 패턴(12)은 제1전극(12A), 제2전극(12B) 및 게이트하드마스크(12C)의 적층구조일 수 있다. 또한, 제1전극(12A)은 폴리실리콘을 포함할 수 있고, 제2전 극(12B)은 텅스텐 또는 텅스텐실리사이드을 포함할 수 있으며, 게이트하드마스크(12C)는 질화막을 포함할 수 있다.
이어서, 게이트 패턴(12)의 측벽에 게이트 스페이서(13)를 형성한다. 게이트 스페이서(13)는 후속 공정에서 게이트 패턴(12)의 측벽을 보호하기 위한 것으로, 게이트 패턴(12)을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각을 실시하여 게이트 패턴(12)의 측벽에 잔류시킴으로 형성할 수 있다. 게이트 스페이서(13)는 질화막 또는 산화막과 질화막의 적층구조 또는 산화막, 질화막 및 산화막의 적층구조 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 게이트 패턴(12)의 양쪽 기판(11)에 전처리 공정을 실시한다. 전처리 공정은 게이트 패턴(12) 식각 후 부산물 및 기판(11) 상에 형성된 자연산화막을 제거하기 위한 것으로, 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있다.
전처리 공정을 습식세정으로 진행하는 경우, HF 계열 용액을 사용하여 실시할 수 있다. 전처리 공정을 건식세정으로 진행하는 경우, 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시할 수 있다. 또한, 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시할 수 있다.
전처리 공정은 30℃∼900℃의 온도에서 진행할 수 있다.
도 1b에 도시된 바와 같이, 기판(11) 상의 소스/드레인 영역에 에피택셜 실리콘저마늄층(14)을 형성한다. 에피택셜 실리콘저마늄층(14)은 선택적 에피택셜 성 장법(Selective Epitaxial Growth)을 이용하여 형성할 수 있다.
에피택셜 실리콘저마늄층(14)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
에피택셜 실리콘저마늄층(14)은 에피택셜 실리콘저마늄층(14)을 직접 형성하거나, 에피택셜 실리콘층을 성장시킨 후 저마늄을 이온주입하여 형성하거나, 또는 에피택셜 저마늄층을 형성한 후 실리콘을 이온주입하여 형성할 수 있다.
에피택셜 실리콘층을 성장시킨 후 저마늄을 이온하는 경우에는 저마늄을 채널 인접영역에 이온주입하고, 에피택셜 저마늄층을 형성한 후 실리콘을 이온주입하는 경우에는 실리콘이 모든 부위에 이온주입될 수 있다.
에피택셜 실리콘층을 성장시킨 후 저마늄을 이온주입하는 공정은 다음과 같다. 먼저, 에피택셜 실리콘층을 500℃∼900℃의 온도에서 200Å∼2000Å의 두께로 형성한다. 에피택셜 실리콘층은 도프드(Doped) 또는 언도프드(Undoped)로 형성할 수 있다. 에피택셜 실리콘층을 도프드로 형성하는 경우는, 인시튜(In-Situ) 방식의 도프드로 형성하며, 이때 도펀트의 농도는 1.0×1017atoms/㎤∼1.0×1021atoms/㎤로 조절하는 것이 바람직하다. 또한, 에피택셜 실리콘층을 언도프드로 형성하는 경우는, 후속 이온주입 공정을 진행할 수 있는데 이때 이온주입 도즈(Dose)는 1.0× 1013atoms/㎠∼1.0×1016atoms/㎠로 조절하는 것이 바람직하다. 기판(11)이 PMOS인 경우 도펀트는 보론(Boron) 또는 보론계열 화합물을 사용하는 것이 바람직하다.
이어서, 에피택셜 실리콘층에 저마늄(Ge)을 이온주입하여 에피택셜 실리콘저마늄층(14)을 형성한다.
저마늄(Ge)의 이온주입은 틸트 이온주입을 진행할 수 있으며, 채널(Channel) 영역에 인접한 에피택셜 실리콘층에 틸트 방식으로 저마늄을 이온주입 함으로써, 이온주입된 부분만 국부적으로 에피택셜 실리콘저마늄층을 형성할 수 있다. 이때, 틸트는 게이트 패턴(12)의 측벽을 기준으로 1°∼30°가 되도록 조절하는 것이 바람직하다.
에피택셜 실리콘저마늄층을 통해 채널에 압축응력을 가하는 경우, 막 내에 저마늄의 함량이 적어도 20％이상 되어야 하며, 이를 위해 저마늄은 1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈로 조절하여 이온주입하는 것이 바람직하다. 또한, 이온주입시 에너지는 20keV∼80keV의 범위로 조절하는 것이 바람직하다.
기판(11) 상에 에피택셜 실리콘저마늄층(14)을 바로 형성하지 않고 에피택셜 실리콘층을 형성한 후, 이온주입을 통해 국부적으로 에피택셜 실리콘저마늄층(14)을 형성하면 패싯의 발생이 방지된다. 따라서, 패싯에 의해 채널에 가해지는 응력 변화, 응력의 분포 및 이온주입 공정에서 도펀트 프로파일의 불균형 등을 개선하여 소자특성이 개선된다.
또한, 채널 영역과 인접한 부분은 에피택셜 실리콘저마늄층(14)이 형성되어 있으므로, 채널 영역에 충분한 압축응력을 가할 수 있기 때문에 캐리어(Carrier)의 이동도(Mobility) 향상 및 소자의 동작전류(On-current)의 증가가 가능하다.
도 1c에 도시된 바와 같이, 에피택셜 실리콘저마늄층(14)에 탄소(C)를 틸트 이온주입한다. 탄소는 에피택셜 실리콘저마늄층(14)의 막 내에 도펀트가 확산되는 것을 방지하기 위한 것이다.
채널(Channel) 영역에 인접한 에피택셜 실리콘저마늄층(14)에 틸트 방식으로 탄소를 이온주입 함으로써, 이온주입된 부분만 국부적으로 에피택셜 탄화실리콘저마늄층(14A, SiGeC)을 형성할 수 있다. 이때, 틸트는 게이트 패턴(12)의 측벽을 기준으로 1°∼30°가 되도록 조절하는 것이 바람직하다.
에피택셜 탄화실리콘저마늄층(14A)을 형성하기 위해, 탄소를 1.0×1014atoms/cm2 ∼1.0×1018atoms/cm2의 도즈(dose)로 이온주입한다. 또한, 에피택셜 탄화실리콘저마늄층(14A) 막 내에 탄소의 최종 함유량은 0.1％∼5.0％가 되도록 하는 것이 바람직하다.
에피택셜 실리콘저마늄층(14)에 탄소 이온주입을 진행한 후, 후속 열공정이 가해지면 실리콘저마늄과 탄소 간에 상호혼합(Intermixing)이 일어나고 이로 인해 형성된 에피택셜 탄화실리콘저마늄층(14A)이 도펀트의 채널(Channel)영역 쪽으로의 확산을 억제시킨다. 에피택셜 실리콘저마늄층(14)도 저마늄의 함량이 증가할수록 도펀트의 확산을 억제하는 능력이 있으나, 탄소를 추가하여 에피택셜 탄화실리콘저마늄층(14A)을 형성시키면 확산 억제 능력은 극대화된다. 또한, 소량의 탄소가 주입됨으로써 에피택셜 탄화실리콘저마늄층(14A)이 채널 쪽에 미치는 응력은 미미하 다.
결국 에피택셜 실리콘저마늄층(14) 내의 채널 인접 부분에 탄소를 이온주입 함으로써, 도펀트의 확산을 억제하면서 채널에 압축응력(Compressive Stress)를 가하여 이로 인해 캐리어(Carrier) 홀(Hole)의 이동도(Mobility)가 증가되며 결국은 소자의 동작 전류(On-current)가 향상될 뿐만 아니라 정상적인 소자 특성 효과를 얻을 수 있다.
((실시예 2))
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변(회로)영역을 갖는 기판(21) 상에 게이트 패턴(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체 기판일 수 있으며, 주변영역은 NMOS와 PMOS를 갖고 특히, 본 발명의 제2실시예에서는 주변영역의 PMOS를 가정하여 설명하기로 한다.
게이트 패턴(22)을 형성하기 전에 기판(21)에 소자분리막을 형성하여 활성영역을 정의하고, 기판(21) 상에 게이트절연막(도시생략)을 형성할 수 있다. 게이트절연막은 게이트 패턴(22)과 기판(21) 간의 절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
게이트 패턴(22)은 제1전극(22A), 제2전극(22B) 및 게이트하드마스크(22C)의 적층구조일 수 있다. 또한, 제1전극(22A)은 폴리실리콘을 포함할 수 있고, 제2전 극(22B)은 텅스텐 또는 텅스텐실리사이드를 포함할 수 있으며, 게이트하드마스크(22C)는 질화막을 포함할 수 있다. 특히, 셀영역과 주변영역은 게이트 패턴(22)의 밀집도 및 선폭이 서로 다르게 형성된다.
이어서, 게이트 패턴(22)의 측벽에 게이트 스페이서(23)를 형성한다. 게이트 스페이서(23)는 후속 공정에서 게이트 패턴(22)의 측벽을 보호하기 위한 것으로, 게이트 패턴(22)을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각을 실시하여 게이트 패턴(22)의 측벽에 잔류시킴으로 형성할 수 있다. 게이트 스페이서(23)는 질화막 또는 산화막과 질화막의 적층구조 또는 산화막, 질화막 및 산화막의 적층구조 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 게이트 패턴(22)의 양쪽 기판(21)에 전처리 공정을 실시한다. 전처리 공정은 게이트 패턴(22) 식각 후 부산물 및 기판(21) 상에 형성된 자연산화막을 제거하기 위한 것으로, 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있다.
전처리 공정을 습식세정으로 진행하는 경우, HF 계열 용액을 사용하여 실시할 수 있다. 전처리 공정을 건식세정으로 진행하는 경우, 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시할 수 있다. 또한, 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시할 수 있다.
전처리 공정은 30℃∼900℃의 온도에서 진행할 수 있다.
이어서, 기판(21) 상의 소스/드레인 영역에 셀영역에는 에피택셜 실리콘 층(24)을 형성하고, 주변영역(PMOS)에는 에피택셜 실리콘저마늄층(24A)을 형성한다. 에피택셜 실리콘층(24) 및 실리콘저마늄층(24A)은 선택적 에피택셜 성장법(Selective Epitaxial Growth)을 이용하여 형성할 수 있다.
에피택셜 실리콘층(24) 및 에피택셜 실리콘저마늄층(24A)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
특히, 주변영역의 에피택셜 실리콘저마늄층(24A)은 에피택셜 실리콘저마늄층(24A)을 직접 형성하거나, 에피택셜 실리콘층을 성장시킨 후 저마늄을 이온주입하여 형성하거나, 또는 에피택셜 저마늄층을 형성한 후 실리콘을 이온주입하여 형성할 수 있다.
에피택셜 실리콘층을 성장시킨 후 저마늄을 이온하는 경우에는 저마늄을 채널 인접영역에 이온주입하고, 에피택셜 저마늄층을 형성한 후 실리콘을 이온주입하는 경우에는 실리콘이 모든 부위에 이온주입될 수 있다.
에피택셜 실리콘층을 성장시킨 후 저마늄을 이온주입하는 공정은 다음과 같다. 먼저, 에피택셜 실리콘층을 500℃∼900℃의 온도에서 200Å∼2000Å의 두께로 형성한다. 에피택셜 실리콘층은 도프드(Doped) 또는 언도프드(Undoped)로 형성할 수 있다. 에피택셜 실리콘층을 도프드로 형성하는 경우는, 인시튜(In-Situ) 방식의 도프드로 형성하며, 이때 도펀트의 농도는 1.0×1017atoms/㎤∼1.0×1021atoms/㎤로 조절하는 것이 바람직하다. 또한, 에피택셜 실리콘층을 언도프드로 형성하는 경우는, 후속 이온주입 공정을 진행할 수 있는데 이때 이온주입 도즈(Dose)는 1.0×1013atoms/㎠∼1.0×1016atoms/㎠로 조절하는 것이 바람직하다. 기판(21)이 PMOS인 경우 도펀트는 보론(Boron) 또는 보론계열 화합물을 사용하는 것이 바람직하다.
이어서, 에피택셜 실리콘층에 저마늄(Ge)을 이온주입하여 에피택셜 실리콘저마늄층(24A)을 형성한다.
저마늄(Ge)의 이온주입은 틸트 이온주입을 진행할 수 있으며, 채널(Channel) 영역에 인접한 에피택셜 실리콘층에 틸트 방식으로 저마늄을 이온주입 함으로써, 이온주입된 부분만 국부적으로 에피택셜 실리콘저마늄층을 형성할 수 있다. 이때, 틸트는 게이트 패턴(22)의 측벽을 기준으로 1°∼30°가 되도록 조절하는 것이 바람직하다.
에피택셜 실리콘저마늄층을 통해 채널에 압축응력을 가하는 경우, 막 내에 저마늄의 함량이 적어도 20％이상 되어야 하며, 이를 위해 저마늄은 1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈로 조절하여 이온주입하는 것이 바람직하다. 또한, 이온주입시 에너지는 20keV∼80keV의 범위로 조절하는 것이 바람직하다.
기판(21) 상에 에피택셜 실리콘저마늄층(24A)을 바로 형성하지 않고 에피택셜 실리콘층을 형성한 후, 이온주입을 통해 국부적으로 에피택셜 실리콘저마늄층(24A)을 형성하면 패싯의 발생이 방지된다. 따라서, 패싯에 의해 채널에 가해지는 응력 변화, 응력의 분포 및 이온주입 공정에서 도펀트 프로파일의 불균형 등을 개선하여 소자특성이 개선된다.
또한, 채널 영역과 인접한 부분은 에피택셜 실리콘저마늄층(24A)이 형성되어 있으므로, 채널 영역에 충분한 압축응력을 가할 수 있기 때문에 캐리어(Carrier)의 이동도(Mobility) 향상 및 소자의 동작전류(On-current)의 증가가 가능하다.
도 2b에 도시된 바와 같이, 셀영역의 에피택셜 실리콘층(24) 및 게이트 패턴(22) 상에 주변영역을 오픈시키는 감광막 패턴(25)을 형성한다. 감광막 패턴(25)은 전체 구조 상에 후속 이온주입시 셀영역을 충분히 보호하도록 게이트 패턴(22)의 높이보다 높은 두께로 감광막을 형성하고, 노광 및 현상으로 주변영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 주변영역의 에피택셜 실리콘저마늄층(24A)에 탄소(C)를 틸트 이온주입한다. 탄소는 에피택셜 실리콘저마늄층(24A)의 막 내에 도펀트가 확산되는 것을 방지하기 위한 것이다.
채널(Channel) 영역에 인접한 에피택셜 실리콘저마늄층(24A)에 틸트 방식으로 탄소를 이온주입 함으로써, 이온주입된 부분만 국부적으로 에피택셜 탄화실리콘저마늄층(24B, SiGeC)을 형성할 수 있다. 이때, 틸트는 게이트 패턴(22)의 측벽을 기준으로 1°∼30°가 되도록 조절하는 것이 바람직하다.
에피택셜 탄화실리콘저마늄층(24B)을 형성하기 위해, 탄소를 1.0×1014atoms/cm2 ∼1.0×1018atoms/cm2의 도즈(dose)로 이온주입한다. 또한, 에피택셜 탄화실리콘저마늄층(24B) 막 내에 탄소의 최종 함유량은 0.1％∼5.0％가 되도록 하는 것이 바람직하다.
에피택셜 실리콘저마늄층(24A)에 탄소 이온주입을 진행한 후, 후속 열공정이 가해지면 실리콘저마늄과 탄소 간에 상호혼합(Intermixing)이 일어나고 이로 인해 형성된 에피택셜 탄화실리콘저마늄층(24B)이 도펀트의 채널(Channel)영역 쪽으로의 확산을 억제시킨다. 에피택셜 실리콘저마늄층(24A)도 저마늄의 함량이 증가할수록 도펀트의 확산을 억제하는 능력이 있으나, 탄소를 추가하여 에피택셜 탄화실리콘저마늄층(24B)을 형성시키면 확산 억제 능력은 극대화된다. 또한, 소량의 탄소가 주입됨으로써 에피택셜 탄화실리콘저마늄층(24B)이 채널 쪽에 미치는 응력은 미미하다.
결국 에피택셜 실리콘저마늄층(24A) 내의 채널 인접 부분에 탄소를 이온주입 함으로써, 도펀트의 확산을 억제하면서 채널에 압축응력(Compressive Stress)를 가하여 이로 인해 캐리어(Carrier) 홀(Hole)의 이동도(Mobility)가 증가되며 결국은 소자의 동작 전류(On-current)가 향상될 뿐만 아니라 정상적인 소자 특성 효과를 얻을 수 있다.
도 2c에 도시된 바와 같이, 감광막 패턴(25)을 제거한다. 감광막 패턴(25)은 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정으로 진행할 수 있다.
이어서, 에피택셜 실리콘층(24) 및 에피택셜 탄화실리콘저마늄층(24B) 상에 게이트 패턴(22) 사이를 매립하는 층간절연막(26)을 형성한다. 층간절연막(26)은 게이트 패턴(22) 간의 절연 및 상부층과의 절연을 위한 것으로, 게이트 패턴(22) 사이를 충분히 매립하도록 게이트 패턴(22)의 높이보다 높은 두께로 산화막을 형성 한 후, 게이트 패턴(22)의 상부가 드러나는 타겟으로 평탄화하여 형성할 수 있다. 평탄화는 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
이어서, 층간절연막(26) 상에 마스크 패턴(27)을 형성한다. 마스크 패턴(27)은 층간절연막(26) 상에 감광막을 코팅하고 노광 및 현상으로 랜딩 플러그 콘택 영역을 오픈시키도록 패터닝하여 형성할 수 있다. 또한, 감광막만으로는 부족할 수 있는 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크를 추가로 형성할 수 있다.
도 2d에 도시된 바와 같이, 마스크 패턴(27)을 식각장벽으로 자기정렬콘택식각(SAC; Self Aligned Contact Etch)을 진행한다. 따라서, 셀영역의 층간절연막(26)이 식각되어 에피택셜 실리콘층(24)을 오픈시키는 랜딩 플러그 콘택홀(28, Landing Plug Contact Hole)가 형성된다. 자기정렬콘택식각이란, 소자의 고집적화에 따라 패터닝이 어려워지는 문제를 해결하기 위해 산화막과 질화막 간의 선택비를 이용하여 산화막질인 층간절연막(26)만 선택적으로 식각하는 것이다.
이어서, 에피택셜 실리콘층(24)에 전처리 공정을 실시할 수 있다.
도 2e에 도시된 바와 같이, 마스크 패턴(27)을 제거한다. 마스크 패턴(27)이 감광막 패턴인 경우 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립공정으로 진행할 수 있다.
이어서, 에피택셜 실리콘층(24) 상에 도전물질을 매립하여 랜딩 플러그 콘택(29, Landing Plug Contact)을 형성한다.
구체적으로, 랜딩 플러그 콘택(29)을 형성하기 위해 먼저 에피택셜 실리콘층(24) 상에 게이트 패턴(22)을 매립하는 도전물질 예컨대 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 게이트 패턴(22)의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(29)을 형성할 수 있다. 평탄화는 에치백 또는 화학적기계적연마공정으로 진행할 수 있다.
특히, 랜딩 플러그 콘택(29)으로 에피택셜 실리콘층(24)과 금속물질의 적층구조를 형성하는 경우, 랜딩 플러그 콘택홀(28)을 포함하는 기판(21) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜 실리콘층(24)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 게이트패턴 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(29)을 에피택셜 실리콘층(24)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트 패턴
13 : 게이트 스페이서 14 : Si_SEG

Claims (5)

  1. 기판 상에 복수개의 게이트패턴을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘저마늄층을 형성하는 단계; 및
    상기 에피택셜 실리콘저마늄층에 탄소를 틸트 이온주입하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 틸트 이온주입은 상기 게이트패턴의 측벽을 기준으로 1°∼30°가 되도록 진행하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 틸트 이온주입은 1.0×1014atoms/cm2 ∼1.0×1018atoms/cm2의 도즈로 진행하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 틸트 이온주입은 상기 에피택셜 실리콘저마늄층 내에 탄소의 최종 함유량이 0.1％∼5.0％가 되도록 진행하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 기판은 주변영역의 PMOS인 반도체 장치 제조 방법.
KR1020080097674A 2008-10-06 2008-10-06 반도체 장치 제조 방법 KR20100038631A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080097674A KR20100038631A (ko) 2008-10-06 2008-10-06 반도체 장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080097674A KR20100038631A (ko) 2008-10-06 2008-10-06 반도체 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20100038631A true KR20100038631A (ko) 2010-04-15

Family

ID=42215309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080097674A KR20100038631A (ko) 2008-10-06 2008-10-06 반도체 장치 제조 방법

Country Status (1)

Country Link
KR (1) KR20100038631A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014071754A1 (zh) * 2012-11-06 2014-05-15 中国科学院微电子研究所 半导体结构及其制造方法
US9054189B1 (en) 2014-01-06 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10043806B2 (en) 2015-10-06 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014071754A1 (zh) * 2012-11-06 2014-05-15 中国科学院微电子研究所 半导体结构及其制造方法
US9054189B1 (en) 2014-01-06 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10043806B2 (en) 2015-10-06 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US10411011B2 (en) 2015-10-06 2019-09-10 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

Similar Documents

Publication Publication Date Title
US7402872B2 (en) Method for forming an integrated circuit
US8318571B2 (en) Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment
KR20110081334A (ko) 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역
US6924182B1 (en) Strained silicon MOSFET having reduced leakage and method of its formation
KR20100038631A (ko) 반도체 장치 제조 방법
KR100752201B1 (ko) 반도체 소자의 제조 방법
US7118977B2 (en) System and method for improved dopant profiles in CMOS transistors
KR100898581B1 (ko) 반도체 소자의 콘택 형성방법
US6274448B1 (en) Method of suppressing junction capacitance of source/drain regions
KR100618680B1 (ko) 폴리 실리콘층 형성 방법
KR100539157B1 (ko) 반도체 소자의 제조 방법
KR100955266B1 (ko) 반도체 소자의 제조방법
KR100915165B1 (ko) 반도체 소자의 제조방법
KR101116336B1 (ko) 반도체 장치 제조 방법
KR100861282B1 (ko) 반도체소자의 제조 방법
KR20090044550A (ko) 반도체 소자 형성 방법
KR20100122651A (ko) 듀얼 게이트의 게이트 전극 형성방법
KR20110121163A (ko) 매립 게이트를 갖는 반도체 장치 제조 방법
KR100393964B1 (ko) 에스램 소자의 게이트 형성 방법
KR100744689B1 (ko) 반도체 소자의 콘택 형성 방법
KR20100037903A (ko) 반도체 장치 제조 방법
KR100915164B1 (ko) 반도체 소자의 제조방법
KR100691937B1 (ko) 반도체 소자의 제조 방법
KR100672757B1 (ko) 얕은 접합 형성을 위한 반도체 소자 제조 방법
KR20030050196A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination