KR100672757B1 - 얕은 접합 형성을 위한 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 층간절연 물질의 고온 및 압축 강도에 의한 소스/드레인 도펀트의 확산을 방지하여 얕은 접합 형성에 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 반도체 기판에 LDD를 위한 이온 주입을 실시하는 단계; 상기 게이트 패턴 측면에 스페이서를 형성하는 단계; 상기 반도체 기판에 소스/드레인을 위한 이온 주입을 실시하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 인장 스트레스를 갖는 박막을 형성하는 단계; 상기 인장 스트레스를 갖는 박막 상에 층간절연막 역할을 하는 ALD 산화막을 형성하는 단계; 및 상기 ALD 산화막과 상기 인장 스트레스를 갖는 박막을 관통하여 상기 소스/드레인에 콘택되는 메탈 라인을 형성하는 단계를 포함한다.
얕은 접합, 소스/드레인, ALD 산화막, 완충막

Description

얕은 접합 형성을 위한 반도체 소자 제조 방법{METHOD OF FORMING SHALLOW JUCNTION IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도,
도 2a는 층간절연막 종류에 따라 박막의 두께와 기계적 강도(mechanical stress)의 상관 관계를 나타낸 그래프,
도 2b는 동일한 이온 주입 조건으로 층간절연막을 증착한 후 SIMS 프로파일을 나타낸 그래프,
도 2c는 tensile stress를 갖는 층간절연막에 의한 하부 Si 격자의 변형 모델을 나타낸 그래프,
도 3a 및 도 3b는 본 발명의 제 1실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 단면도,
도 3c는 도 3b에 대응하는 소자의 TEM 사진,
도 4a 및 도 4b는 본 발명의 제 2실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트 절연막 34 : 게이트 전도막
35 : 게이트 하드마스크 36 : LDD
37 : 게이트 스페이서 38 : 소스/드레인
39 : 완충 스트레스를 갖는 박막 40 : ALD 산화막
41 : 메탈콘택플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트랜지스터의 얕은 접합 (shallow junction)제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 집적도의 증가는 소자의 크기를 지속적으로 감소시키고, 이에 상응하는 소스/드레인의 접합 깊이의 감소가 불가피하다.
반도체 소자 분야에서 서브미크론급 채널 길이는 기본이 되었고, 서브하프나 서브쿼터미크론급 반도체 소자도 등장하고 있다.
트랜지스터의 소스/드레인의 접합 깊이는 초기 이온 주입 조건 및 후속 열공정에 의한 확산에 의하여 결정되며, 접합 깊이의 감소는 소스/드레인의 측방확산을 감소시키므로서 펀치 쓰루(punch through) 및 드레인 전류 등 단채널 효과를 감소 시킬 수 있다. 대부분의 반도체 공정에서 측면크기는 축소되었으나 웰(well) 접합 깊이와 같은 수직 크기는 종래의 수준을 유지하고 있다.
Lmin ∝(xjtox(ＷS+ＷD)2)1/3
Lmin : 심각한 숏 채널 효과 없는 최소
xj, ＷS/D : 소스/드레인 접합 깊이, 소스/드레인 공핍층 폭
반도체 소자의 슈링크(shrinkage)에 따라 숏채널 효과(short channel effect)는 매우 중요한 문제로, 수학식 (1)과 같이 이러한 숏 채널 효과를 최소화하기 위해 접합 깊이(junction depth; xj)를 얇게 구현하는 것을 필수적이다.
또한, 숏채널 효과를 방지하기 위한 하나의 방법인 LDD(Lightly Doped Drain) 영역의 형성을 도입하게 되었다. 그런데, 반도체 소자의 고집적화가 가속화되면서 다양한 반도체 제조 기술들이 개발됨에 따라, 최근에 들어서는 LDD 영역을 형성하기 위한 수단 이외에, 인접하는 게이트 전극들간의 전기적 차단 수단으로서게이트 스페이서를 적용하게 되었다.
한편, 소스/드레인 접합 형성은 소스/드레인 영역을 오픈한 후 소스/드레인 이온을 각각 진행한 후, 도펀트(dopant)를 활성화하기 위해 고온의 급속열처리(Rapid Thermal Process; 'RTP')을 진행한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 얕은 접합 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(12)을 형성한다. 이 때, 소자분리막(12)은 잘 알려진 것과 같은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한 것으로, 트렌치에 고밀도플라즈마산화막(High Density Plasma oxide)을 매립시킨 것이다.
이어서, 소자분리막(12)에 의해 정의된 반도체 기판(11)의 활성 영역 상부에 게이트 패턴을 형성한다. 이 때, 게이트 패턴은 게이트 절연막(13), 게이트 전도막(14) 및 게이트 하드마스크(15)의 순서로 적층된 패턴이다.
이 때, 게이트 전도막(14)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Ti, TiN 등의 단독 또는 조합된 구조를 포함하며, 게이트 하드마스크(15)는 질화막 계열 또는 산화막 계열의 절연성 막을 포함한다.
상기한 게이트 패턴의 형성은 먼저 게이트 전도막(14), 게이트하드마스크(15)의 순서로 적층한 후, 게이트하드마스크(15) 상부에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트 마스크(도시하지 않음)를 형성하고, 이 게이트 마스크를 식각마스크로, 게이트 하드마스크(15), 게이트 전도막(14) 및 게이트 절연막(13)을 식각하는 것에 의해 이루어진다.
이어서, 게이트 패턴을 이온 주입마스크로 이용한 이온 주입공정을 진행하여 반도체 기판(11)의 활성 영역에 소스/드레인을 형성한다. 이 때, 이온주입은 N형 불순물인 비소(As) 또는 인(P)을 이온 주입하여 LDD(16)를 형성한다.
다음으로, 게이트 패턴을 포함한 전면에 스페이서 물질을 증착한다. 이 때, 스페이서 물질은 질화막 단독 또는 질화막과 산화막이 조합된 형태로 증착한 다음, 에치백(etch back) 공정 또는 건식 식각(dry etch)을 통하여 게이트 전극 패턴의 양측벽에 접하는 스페이서(17)를 형성한다. 스페이서(17)는 후속 식각 공정에서 게이트 전극이 어택받는 것을 방지하기 위한 것이다.
이어서, N+형 불순물을 도핑시킨 후, 열처리를 통해 고농도 소스/드레인 영역(18)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 구조 전면에 층간절연막(19)을 증착하는데, 층간절연막(19)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
층간절연막(19)의 증착은, TEOS, TMP 및 TMB 가스를 반응시켜 600℃∼700℃ 온도, 360 mTorr ∼ 440 mTorr의 압력 조건에서 진행된다.
계속해서, 층간절연막(19) 상부에 메탈콘택플러그를 형성하기 위한 마스크 패턴(도시하지 않음)을 형성한 다음 마스크 패턴을 식각마스크로 층간절연막(19)을 식각하고, 메탈을 매립하여 소스/드레인 영역(18)과 전기적으로 접속된 메탈콘택플러그(20)를 형성한다.
상술한 것처럼, 종래 기술에서 살펴본 바와 같이, 종래의 경우 층간절연막을 500℃∼700℃의 고온에서 증착하기 때문에, 활성화된 도펀트의 확산을 촉진하여 얕 은 접합을 형성하기 어려웠고, 또한 층간절연막을 SiH4와 TEOS base 산화막으로 이용하는 경우 박막의 압축 강도(compressive stress)가 기판 Si의 [100] 방향에 압력(tension)을 주어 격자 간격이 좁아져 도펀트의 확산이 더 심각하였다.
따라서, 얕은 접합을 형성하기 위해서는 층간절연막의 고온 및 압축 강도에 의한 소스/드레인의 확산을 억제해야 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 층간절연 물질의 고온 및 압축 강도에 의한 소스/드레인 도펀트의 확산을 방지하여 얕은 접합 형성에 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 반도체 기판에 LDD를 위한 이온 주입을 실시하는 단계; 상기 게이트 패턴 측면에 스페이서를 형성하는 단계; 상기 반도체 기판에 소스/드레인을 위한 이온 주입을 실시하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 인장 스트레스를 갖는 실리콘질화막(Si3N4)을 형성하는 단계; 상기 실리콘질화막 상에 층간절연막 역할을 하는 ALD 산화막을 100℃∼300℃의 온도에서 형성하는 단계; 및 상기 ALD 산화막과 상기 실리콘질화막을 관통하여 상기 소스/드레인에 콘택되는 메탈 라인을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 프로파일을 따라 완충막을 형성하는 단계; 상기 반도체 기판에 LDD를 위한 이온 주입을 실시하는 단계; 상기 게이트 패턴 측면에 스페이서를 형성하는 단계; 상기 반도체 기판에 소스/드레인을 위한 이온 주입을 실시하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 인장 스트레스를 갖는 실리콘질화막(Si3N4)을 형성하는 단계; 상기 실리콘질화막 상에 층간절연막 역할을 하는 ALD 산화막을 100℃∼300℃의 온도에서 형성하는 단계; 및 상기 ALD 산화막과 상기 실리콘질화막을 관통하여 상기 소스 트레인에 콘택되는 메탈 라인을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예를 위한 기초 데이타를 나타낸 그래프 이다.
도 2a는 층간절연막 종류에 따라 박막의 두께와 기계적 스트레스(mechanical stress)의 상관 관계를 나타낸 그래프로서, 산화막의 종류에 따라 박막의 기계적 스트레스는 다른 값을 갖는다. 즉, SiH4 base 및 TEOS base 산화막은 압축 (compressive) 기계적 스트레스를 받고, HCD(Si2Cl6) 소스를 이용한 저온 증착에서 ALD(Atomic Layer Deposition) 방법으로 증착한 산화막은 5nm∼30nm 두께에서는 스트레스를 받지 않고, SiH4 base Nitride(Si3N4)는 인장(tension) 기계적 스트레스를 받는다.
도 2b는, 동일한 이온(P) 주입 조건으로 층간절연막을 증착한 후 SIMS 프로파일을 나타낸 것으로, 층간절연 물질로 ALD SiO2(A), SiH4 base Oxide(B), TEOS base Oxide(C)를 사용한다. SiH4(B)와 TEOS based Oxide(C)의 증착 온도는 각각 750℃와 685℃이다. 각 물질에 같은 기계적 강도를 주었을 때, SiH4 base Oxide(B)가 가장 많이 확산되고, TEOS base Oxide(C), ALD SiO2(A)의 순서로 확산 속도가 작아짐을 알 수 있다.
밀도(D)를 기준으로, ALD SiO2(A)의 접합 영역 밀도가 가장 높고, SiH4 base Oxide(B)의 접합 영역 밀도가 가장 낮음을 알 수 있다. 접합 영역 밀도가 높다는 것은, 접합 영역의 도펀트가 덜 확산되고, 접합 영역 밀도가 낮다는 것을 접합 영역의 도펀트가 많이 확산되는 것이다. 이는 상대적으로 고온 증착 온도에 의한 도펀트의 확산이 활발하다고 볼 수 있다.
도 2c는, 인장 기계적 스트레스를 갖는 층간절연막(예컨대 Si3N4 혹은 DCS based Si3N4)에 의한 하부 Si 격자의 변형 모델을 나타내는 것으로서, 인장 기계적 스트레스를 갖는 층간절연막이 증착되면 하부 실리콘 기판은 박막의 스트레스에 반대 방향의 압축 스트레스를 받게 되고, 이에 의해 실리콘 기판의 Si 격자 간격이 변화하게 된다.
즉, 도면에 도시된 바와 같이 격자 간격이 [100] 방향으로 길어진다.
따라서, 도 2a 내지 도 2c를 통해서 설명된 바와 같이, 인장 스트레스를 갖는 박막을 실리콘 기판 상에 증착하여 실리콘 기판의 격자 간격이 [100] 방향으로 길어지게 하므로써, 접합 도펀트의 확산이 [100] 방향으로 억제되도록 할 수 있고, 이에 의해 얕은 접합의 형성이 가능하며, 또한 실리콘질화막(Si3N4)과 같은 인장 스트레스 박막 만을 전체의 층간절연막으로 사용하면 고온 공정이 되기 때문에, 후속 층간절연막으로서 저온 공정의 ALD 산화막을 적용하면 효과적으로 얕은 접합을 형성할 수 있다.
(제 1실시예)
도 3a 내지 도 3c는 본 발명의 제 1실시예에 따른 반도체 소자의 얕은 접합 제조 방법을 도시한 공정 단면도 및 TEM 사진이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 소자분리막(32)을 형성한다. 이 때, 소자분리막(32)은 잘 알려진 것과 같은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한 것으로, 트렌치에 고밀도플라즈마산화막(High Density Plasma oxide)을 매립시킨 것이다.
이어서, 소자분리막(32)에 의해 정의된 반도체 기판(31)의 활성 영역 상부에 게이트 패턴을 형성한다. 이 때, 게이트 패턴은 게이트 절연막(33),게이트 전도막(34) 및 게이트 하드마스크(35)의 순서로 적층된 패턴이다.
이 때, 게이트 전도막(34)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Ti, TiN 등의 단독 또는 조합된 구조를 포함하며, 게이트 하드마스크(35)는 질화막 계열 또는 산화막 계열의 절연성 막을 포함한다.
상기한 게이트 패턴의 형성 방법은 먼저 게이트 전도막(34), 게이트 하드마스크(35)의 순서로 적층한 후, 게이트 하드마스크(35) 상부에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트 마스크(도시하지 않음)를 형성하고, 이 게이트 마스크를 식각마스크로, 게이트 하드마스크(35), 게이트 전도막(34) 및 게이트 절연막(33)을 식각한다.
계속해서, LDD 이온 주입 공정을 진행하여 반도체 기판(31)의 활성 영역에 소스/드레인을 형성한다. 이 때, 이온 주입은 N형 불순물인 비소(As) 또는 인(P)을 이온 주입하여 LDD(36) 구조를 이루는 저농도 소스/드레인 영역을 형성한다.
다음으로, 게이트 패턴을 포함한 전면에 스페이서 물질을 증착한다. 이 때, 스페이서 물질은 질화막 단독 또는 질화막과 산화막이 조합된 형태로 증착한다.
이어서, 에치백(etch back) 공정 또는 건식 식각(dry etch)을 통하여 게이트 전극 패턴의 양측벽에 접하는 스페이서(37)를 형성한다. 스페이서(37)는 후속 식각 공정에서 게이트 전극 패턴이 어택받는 것을 방지하기 위한 것이다.
이어서, 불순물을 도핑시킨 후, 800℃∼900℃의 온도로 열처리를 통해 고농도 소스/드레인(38) 영역을 형성한다.
이 때, NMOS 트랜지스터의 소스/드레인 이온 주입은 P, As, Sb등을 주입하고, PMOS 트랜지스터의 소스/드레인 이온 주입은 B, BF2 등을 주입하고, 도펀트의 활성을 위해, 700℃∼900℃ 온도로 30초∼3분 동안 급속열공정(RTP) 또는 애널링 (annealing)을 진행한다.
계속해서, 게이트 패턴을 따라 인장 스트레스를 갖는 박막(39)으로서, 예컨대, 인장 스트레스를 갖는 박막(39)은 Si3N4 또는 DCS based Si3N4 박막을 형성한다.
이 때, 인장 스트레스를 갖는 박막(39)은 반도체 기판이 압축 스트레스를 갖도록 하여 소스/드레인 영역에서 도펀트의 확산을 억제할 수 있다.
계속해서, 기판 전면에 100℃∼300℃ 온도의 저온 공정으로 ALD 산화막(40)을 증착한다.
이 때, ALD 산화막(40)의 두께는 500Å∼5000Å, 기계적 스트레스는 1x109dyne/cm2 갖도록 형성한다. 또한 ALD 산화막(40)의 막의 밀도를 증가시키기 위해 어닐링(annealing)을 진행할 수 있다.
ALD 산화막(40)을 형성할 때, Si의 소스 가스로 TEOS, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4, SiF6 등의 Si을 포함한 기체를 사용할 수 있고, O2 소스로는 O2, O3, H2O, D2O, NO, N2O 등을 사용할 수 있으며 H2O 소스 공급을 위해 H2와 O2를 사용하는 수증기압발진기(water vapor generator)를 이용할 수 있다.
또한, ALD 산화막(40)은 Thermal, Plasma Enhanced, Remote(RF) 또는 Microwave Plasma를 이용하여 소스 가스를 활성화시키거나 ALD 방법 및 Pyridine(C5H5N), NH3 를 촉매로 이용하여 반응에너지를 낮추어 증착할 수 있다.
또한, Dilute 혹은 캐리어 가스(Carrier gas)로 Ar, N2, H2를 사용할 수 있다.
또한, ALD 산화막(40)으로 SiO2 외에, SiOxNy, SiOxFy에서 선택된 물질을 사용할 수도 있다. 여기서 x, y는 0∼4.0의 값을 갖는다.
계속해서, 도 3b에 도시된 바와 같이, ALD 산화막(40) 상부에 메탈콘택플러그를 형성하기 위한 마스크 패턴(도시하지 않음)을 형성한 다음 마스크 패턴을 식각마스크로 ALD 산화막(40)을 식각하고, 메탈을 매립하여 소스/드레인 영역(38)과 콘택되는 메탈콘택플러그(41)를 형성한다.
도 3c의 TEM 사진에서 보는 바와 같이, 게이트 패턴 상에 증착한 인장 스트레스를 갖는 박막(39)과 소스/드레인 영역(38) 상에 형성된 메탈콘택플러그(41)를 볼 수 있다.
제 1실시예에서 전술한 바와 같이, 저온의 ILD 물질, 그 중에서도 ALD 산화막(40)을 층간절연막으로 사용하고, 층간절연막 증착 전 인장 스트레스를 갖는 박막(39)(예컨대, Si3N4 혹은 DCS based Si3N4)을 적용하므로써, 소스/드레인의 도펀트의 확산을 방지하여 얕은 접합을 형성할 수 있다.
(제 2실시예)
도 4a 및 도 4b는 본 발명의 제 2실시예에 따른 반도체 소자의 얕은 접합 제조 방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(51)의 소정 영역에 소자분리막(52)을 형성한다. 이 때, 소자분리막(52)은 잘 알려진 것과 같은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한 것으로, 트렌치에 고밀도플라즈마산화막(High Density Plasma oxide)을 매립시킨 것이다.
이어서, 소자분리막(52)에 의해 정의된 반도체 기판(51)의 활성 영역 상부에 게이트 패턴을 형성한다. 이 때, 게이트 패턴은 게이트 절연막(53), 게이트 전도막(54) 및 게이트 하드마스크(55)의 순서로 적층된 패턴이다.
이 때, 게이트 전도막(54)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Ti, TiN 등의 단독 또는 조합된 구조를 포함하며, 게이트 하드마스크(55)는 질화막 계열 또는 산화막 계열의 절연성 막을 포함한다.
상기한 게이트 패턴의 형성 방법은 먼저 게이트 전도막(54), 게이트 하드마스크(55)의 순서로 적층한 후, 게이트 하드마스크(55) 상부에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트 마스크(도시하지 않음)를 형성하고, 이 게이트 마스크를 식각마스크로, 게이트 하드마스크(55), 게이트 전도막(54) 및 게이트 절연막(53)을 식각한다.
계속해서, 게이트 패터닝 후, 완충막(stress buffer layer)(56)을 미리 증착한다. 이 완충막은 후에 증착될 질화막(60)이 tensile stress 성질을 갖는 박막이므로 GIDL(Gate Induced Drain Leakage) 전류와 핫 캐리어를 방지하기 위해 증착하 는 것이다. 이 때, 완충막(56)을 버퍼 스페이서(buffer spacer)라고도 한다.
또한, 이온 주입시 사용되는 에너지가 클수록 접합 깊이가 깊어지므로 접합 깊이를 얕게 하기 위해서는 이온 주입 에너지가 작아야한다. 따라서 이온 주입 에너지 조절이 힘든 단점을 보완하기 위해 완충막(56)을 증착하므로써, 이온 주입 에너지를 용이하게 조절하여 원하는 접합 깊이를 결정할 수 있다.
또한, 완충막(56)의 기계적 스트레스를 이용하여 소스/드레인 이온 주입의 Rp(Project Tange)를 컨트롤 할 수 있다.
이어서, LDD 이온 주입 공정을 진행하여 반도체 기판(51)의 활성 영역에 소스/드레인을 형성한다. 이 때, 이온 주입은 N형 불순물인 비소(As) 또는 인(P)을 이온 주입하여 LDD(57) 구조를 이루는 저농도 소스/드레인 영역을 형성한다.
계속해서, 완충막(56)이 덮인 게이트 전극 패턴을 포함한 전면에 스페이서 물질을 증착한다. 이 때, 스페이서 물질은 질화막 단독 또는 질화막과 산화막이 조합된 형태로 증착한다. 이어서, 에치백(etch back) 공정 또는 건식 식각(dry etch)을 통하여 게이트 전극 패턴의 양측벽에 접하는 스페이서(58)를 형성한다. 이 때, 스페이서 물질을 식각할 때, 반도체 기판(51)이 노출되지 않도록, 완충막(56)에서 식각을 멈춘다.
스페이서(58)는 후속 식각 공정에서 게이트 전극이 어택받는 것을 방지하기 위한 것이다.
이어서, 불순물을 도핑시킨 후, 열처리를 통해 고농도 소스/드레인(59) 영역 을 형성한다.
이 때, NMOS 트랜지스터의 소스/드레인 이온 주입은 P, As, Sb등을 주입하고, PMOS 트랜지스터의 소스/드레인 이온 주입은 B, BF2 등을 주입하고, 도펀트의 활성을 위해, 700℃∼900℃ 온도로 30초∼3분 동안 급속열공정(RTP) 또는 어닐링 (annealing)을 진행한다.
계속해서, 게이트 패턴의 프로파일을 따라 인장 스트레스를 갖는 박막(60)으로서, 예컨대 Si3N4 또는 DCS based Si3N4 박막을 형성한다. 이 때, 인장 스트레스를 갖는 박막(60)은 반도체 기판(51)이 압축 스트레스를 갖도록 하여 소스/드레인 영역(59)에서 도펀트의 확산을 억제할 수 있다.
계속해서, 층간절연막으로 100℃∼300℃ 온도의 저온 공정으로 ALD 산화막(61)을 증착한다.
이 때, ALD 산화막(61)의 두께는 500Å∼5000Å, 기계적 스트레스는 1x109dyne/cm2 갖도록 형성한다. 또한 ALD 산화막(61)의 밀도를 증가시키기 위해 어닐링을 진행한다.
ALD 산화막(61)을 형성할 때, Si의 소스 가스로 TEOS, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4, SiF6 등의 Si을 포함한 기체를 사용할 수 있고, O2 소스로는 O2, O3, H2O, D2O, NO, N2O 등을 사용할 수 있으며 H2O 소스 공급을 위해 H2와 O2를 사용하는 수증기압발진기(water vapor generator)를 이용할 수 있다.
또한, ALD 산화막(61)은 Thermal, Plasma Enhanced, Remote(RF) 또는 Microwave Plasma를 이용하여 소스 가스를 활성화시키거나 ALD 방법 및 Pyridine(C5H5N), NH3를 촉매로 이용하여 반응에너지를 낮추어 증착할 수 있다.
또한, Dilute 혹은 캐리어 가스(Carrier gas)로 Ar, N2, H2를 사용할 수 있다.
또한, ALD 산화막(61)으 SiO2 외에, SiOxNy, SiOxFy에서 선택된 물질을 사용할 수도 있다. 여기서 x, y는 0∼4.0의 값을 갖는다.
계속해서, 도 4b에 도시된 바와 같이, ALD 산화막(61) 상부에 메탈콘택플러그를 형성하기 위한 마스크 패턴(도시하지 않음)을 형성한 다음 마스크 패턴을 식각마스크로 ALD 산화막(61)을 식각하고, 메탈을 매립하여 소스/드레인 영역(59)과 콘택되는 메탈콘택플러그(62)를 형성한다.
제 2실시예에서 전술한 바와 같이, 게이트 패터닝한 후 LDD 이온 주입 전 또는 후에 이온 주입에 따른 접합 깊이를 아주 얕게 형성할 경우, 이온 주입 에너지가 작아야한다. 그러므로, 이온 주입 에너지 조절이 힘든 단점을 보완하기 위해 완충막을 증착하므로써, 이온 주입 에너지를 용이하게 조절하여 원하는 접합 깊이를 결정할 수 있다.
또한, 완충막을 적용하므로써, 이온 주입시 완충막을 적용하지 않을 때보다 이온 주입 에너지에 의한 접합 깊이가 얕아지므로, 더 편리하게 얕은 접합을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 차후 다양한 디바이스에서 얕은 접합 구현에 광범위하게 사용할 수 있다.
상술한 본 발명은 100℃∼300℃의 온도, 기계적 스트레스에 강한 물질을 층간절연막으로 사용하여, 소스/드레인 영역에서 도펀트의 확산을 제어하므로써 얕은 접합을 구현할 수 있는 효과가 있다.
또한, 완충막을 적용하여 핫 캐리어 효과 및 펀치 스루를 방지하여 반도체 소자의 신뢰도를 향상시키고, 소자의 특성을 향상시키는 효과가 있다.

Claims (12)

  1. 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 반도체 기판에 LDD를 위한 이온 주입을 실시하는 단계;
    상기 게이트 패턴 측면에 스페이서를 형성하는 단계;
    상기 반도체 기판에 소스/드레인을 위한 이온 주입을 실시하는 단계;
    상기 게이트 패턴을 포함하는 결과물의 전면에 인장 스트레스를 갖는 실리콘질화막(Si3N4)을 형성하는 단계;
    상기 실리콘질화막 상에 층간절연막 역할을 하는 ALD 산화막을 100℃∼300℃의 온도에서 형성하는 단계; 및
    상기 ALD 산화막과 상기 실리콘질화막을 관통하여 상기 소스/드레인에 콘택되는 메탈 라인을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 ALD 산화막은 TEOS, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4, TEOS 및 SiF4로 이루어진 그룹 중에서 선택된 Si를 포함하는 기체를 사용하여 형성하는 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 ALD 산화막은 O2, O3, H2O, D2O, NO 및 N2O로 이루어진 그룹 중에서 선택된 소스 가스를 사용하는 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 H2O 공급을 위해 H2와 O2를 사용하는 수증기압발전기를 이용하는 반도체 소자 제조 방법.
  7. 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 프로파일을 따라 완충막을 형성하는 단계;
    상기 반도체 기판에 LDD를 위한 이온 주입을 실시하는 단계;
    상기 게이트 패턴 측면에 스페이서를 형성하는 단계;
    상기 반도체 기판에 소스/드레인을 위한 이온 주입을 실시하는 단계;
    상기 게이트 패턴을 포함하는 결과물의 전면에 인장 스트레스를 갖는 실리콘질화막(Si3N4)을 형성하는 단계;
    상기 실리콘질화막 상에 층간절연막 역할을 하는 ALD 산화막을 100℃∼300℃의 온도에서 형성하는 단계; 및
    상기 ALD 산화막과 상기 실리콘질화막을 관통하여 상기 소스 트레인에 콘택되는 메탈 라인을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 7항에 있어서,
    상기 ALD 산화막은 TEOS, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4, TEOS 및 SiF4로 이루어진 그룹 중에서 선택된 Si를 포함하는 기체를 사용하여 형성하는 반도체 소자 제조 방법.
  11. 제 7항에 있어서,
    상기 ALD 산화막은 O2, O3, H2O, D2O, NO 및 N2O로 이루어진 그룹 중에서 선택된 소스 가스를 사용하는 반도체 소자 제조 방법.
  12. 제 7항에 있어서,
    상기 H2O 공급을 위해 H2와 O2를 사용하는 수증기압발전기를 이용하는 반도체 소자 제조 방법.
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