KR100537269B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 다마신 기법을 적용하여 게이트가 형성될 개구부를 형성하고, 개구부의 저면을 이루는 반도체 기판에 채널 영역을 형성하고, 채널 영역 상에 게이트 산화막 및 게이트를 형성하고, 이후 소오스/드레인 접합부를 형성하므로, 게이트 선폭의 조절을 용이하게 할 수 있고, 쇼트 채널 효과를 개선시킬 수 있고, 소오스/드레인 접합부의 도핑 농도를 균일하게 할 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 트랜지스터의 전기적 특성을 향상시키면서 고집적화를 실현시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 트랜지스터의 게이트 선폭은 좁아지고 채널 길이는 짧아지고 있다. 그럼에도 불구하고 고성능의 트랜지스터가 요구되고 있다. 게이트의 채널 길이가 짧아짐에 따라 쇼트 채널 효과(short channel effect) 및 문턱 전압의 변화(variation)에 반도체 소자의 특성이 매우 민감하게 반응한다. 또한, 소오스/드레인 접합부 역시 반도체 소자가 고집적화 되어감에 따라 얕은 깊이(shallow depth)로 형성해야 하는데, 소오스/드레인 접합부 형성을 위한 소오스/드레인 이온 주입 공정 전에 실시되는 다른 이온 주입 공정에 의해 얕은 접합 깊이(shallow junction depth)를 구현하기가 어려운 실정이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자 격리를 위해 쉘로우 트렌치 아이솔레이션(shallow trench isolation; STI) 공정을 실시하여 반도체 기판(11)에 소자 격리막(12)을 형성한다. 소자 격리막(12)이 형성된 반도체 기판(11) 상에 스크린 산화막(13)을 형성한 후, 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시하여 반도체 기판(11)에 웰 영역(14) 및 채널 영역(15)을 형성한다.
도 1b를 참조하면, 채널 영역(15)이 형성된 반도체 기판(11)의 일부분 상에 게이트 산화막(16) 및 게이트(17)를 형성하고, LDD(Lightly Doped Drain) 이온 주입 공정을 실시하여 게이트(17) 양측의 반도체 기판(11)에 LDD 영역(18)을 형성한다.
도 1c를 참조하면, 쇼트 채널 효과를 개선하기 위하여 할로(halo) 이온 주입 공정을 실시하여 채널 영역(15)쪽에 할로 영역(19)을 형성한다.
도 1d를 참조하면, 게이트(17)의 측벽에 절연막 스페이서(20)를 형성한 후, 소오스/드레인 이온 주입 공정을 실시하여 반도체 기판(11)에 소오스/드레인 접합부(21)를 형성한다.
상기한 종래 방법에서, 문턱전압 이온 주입 공정시 소오스/드레인 접합부(21)가 형성될 부분에도 이온이 주입되고, 또한 할로 이온 주입 공정시 소오스/드레인 접합부(21)가 형성될 부분에도 이온이 주입되기 때문에, 소오스/드레인 접합부(21)는 원하는 접합 도핑 농도보다 낮게되며 원하는 접합 깊이보다 깊게되는 현상이 발생되고, 이러한 현상은 고집적 소자에 필요한 얕은 접합 깊이의 소오스/드레인 접합부(21)를 구현하기 어려운 문제가 되고 있다. 또한, 반도체 소자의 고집적화에 따라 선폭이 좁은 게이트(17)가 요구되고 있으며, 게이트 선폭이 100 nm 이하의 경우 현재 일반적으로 적용되고 있는 장비로 정의(define)하기 어려우며, 이를 위해 고가의 새로운 마스킹(masking) 장비와 고가의 식각 장비가 필요하게 된다. 더욱이, 할로 이온 주입 공정은 반도체 소자의 고집적화에 따라 짧아지는 채널 영역의 길이로 인해 발생되는 쇼트 채널 효과를 개선하기 위해 적용되는데, 이온 주입을 경사(tilt)를 주어 진행하므로 게이트 선폭이 100 nm 이하의 경우 이온 주입 공정의 공정 윈도우(window)가 작아지는 문제가 있다.
따라서, 본 발명은 게이트 선폭의 조절을 용이하게 할 수 있고, 쇼트 채널 효과를 개선시킬 수 있고, 소오스/드레인 접합부의 도핑 농도를 균일하게 할 수 있게 하여 트랜지스터의 전기적 특성을 향상시키면서 고집적화를 실현시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 스크린 산화막 및 식각 배리어막을 형성한 후, 쉘로우 트렌치 아이솔레이션 공정으로 소자 격리용 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 구조 상부에 절연막을 형성한 후, 상기 절연막의 일부분을 식각 하여 상기 식각 배리어막의 일부분을 노출시키는 단계; 상기 노출된 식각 배리어막을 제거하여 게이트용 개구부를 형성하는 단계; 상기 개구부를 통해 문턱전압 이온을 주입하여 채널 영역을 형성하는 단계; 상기 개구부 저면의 스크린 산화막을 제거한 후, 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 개구부에 게이트를 형성하는 단계; 상기 절연막을 일정 두께 식각 하여 상기 트렌치 내에 소자 격리막을 형성하는 단계; 및 상기 식각 배리어막 및 상기 스크린 산화막을 제거하고, 소오스/드레인 접합부를 형성하는 단계를 포함한다.
상기에서, 상기 스크린 산화막은 80 내지 120 Å의 두께로 형성한다.
상기 식각 배리어막은 상기 질화물을 사용하여 상기 게이트의 두께와 동일하거나 두껍게 형성한다.
상기 절연막은 상기 식각 배리어막과 식각 선택비가 높은 절연물을 사용하여 두껍게 증착한 후, 상기 식각 배리어막으로부터 2500 내지 3500 Å의 두께가 유지되도록 타겟을 설정한 표면 평탄화 공정으로 형성된다.
상기 절연막은 고밀도 플라즈마 방식으로 산화물을 증착하여 형성한다.
상기 개구부를 형성하는 단계 전에 상기 절연막의 식각면에 절연막 스페이서를 형성하는 단계를 더 포함하며, 상기 절연막 스페이서는 증착 두께와 식각량을 조절하여 상기 게이트의 선폭을 조절하며, 상기 절연막 스페이서는 저온 저압 방식으로 산화물을 증착하여 형성한다.
상기 게이트 절연막은 SiO2, SiON 및 고유전율 절연물 중에 적어도 어느 하나로 사용하여 단층 또는 다층으로 형성한다.
상기 게이트는 상기 게이트 절연막이 형성된 상기 개구부를 포함한 전체 구조 상부에 도전층을 형성하고, 평탄화 공정을 상기 식각 배리어막이 노출될 때까지 실시하여 형성되며, 상기 도전층은 폴리실리콘, 금속 및 금속 화합물 중에 어느 하나를 사용하여 단층 구조로 형성하거나, 이들을 적층한 다층 구조로 형성한다.
상기 소자 격리막은 상기 절연막을 상기 스크린 산화막의 높이 까지 식각 하여 형성된다.
상기 소오스/드레인 접합부는, 상기 식각 배리어막 및 상기 스크린 산화막을 제거한 후에 LDD 이온 주입 공정으로 LDD 영역을 형성하는 단계; 상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 및 소오스/드레인 이온 주입 공정 및 이온 활성화를 위한 급속 열처리 공정을 실시하는 단계를 포함하여 LDD 구조로 형성된다.
상기 소오스/드레인 접합부를 형성한 후에 자기 정렬 실리사이드 공정으로 상기 게이트 및 상기 소오스/드레인 접합부에 금속-실리사이드층을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(31) 상에 스크린 산화막(32)을 형성한 후, 웰 이온 주입 공정 및 급속 열처리를 실시하여 반도체 기판(31)에 웰 영역(33)을 형성한다. 스크린 산화막(32) 상에 식각 배리어막(etch barrier film; 34)을 형성한다.
상기에서, 스크린 산화막(32)은 80 내지 120 Å의 두께로 형성한다. 식각 배리어막(34)은 소자 격리를 위한 쉘로우 트렌치 아이솔레이션(shallow trench isolation; STI) 공정시 식각 배리어 역할을 하면서 후에 형성될 게이트의 두께를 결정하는 역할을 한다. 따라서 식각 배리어막(34)은 질화물로 형성하며, 증착 두께는 적어도 게이트의 두께보다 두꺼워야 한다. 식각 배리어막(34)의 두께가 게이트의 두께보다 두껍게 형성될 경우 화학적 기계적 연마 공정에 의해 원하는 게이트의 두께를 만들 수 있다.
도 2b를 참조하면, 소자 격리를 위한 쉘로우 트렌치 아이솔레이션 공정으로 식각 배리어막(34)의 일부분을 식각 하여 소자 격리 영역이 개방되도록 하고, 계속해서 스크린 산화막(32) 및 반도체 기판(31)을 식각 하여 소자 격리용 트렌치(35)를 형성한다. 트렌치(35)가 형성된 전체 구조 상부에 절연막(36)을 형성한다.
상기에서, 절연막(36)은 트렌치(35) 내에 매립되어 후속 화학적 기계적 연마 공정 등을 거쳐 소자 격리막이 되며, 후속 식각 배리어막(34) 식각으로 게이트의 선폭을 결정하는 역할을 한다. 따라서 절연막(36)은 식각 배리어막(34)과 식각 선택비가 높은 예를 들어, 식각 배리어막(34)이 질화물로 형성된 경우 산화물로 형성하며, 바람직하게는 고밀도 플라즈마(high density plasma; HDP) 방식으로 산화물을 증착하여 형성한다. 또한, 절연막(36)은 게이트의 선폭을 결정하기 위해서 충분한 두께로 증착한 후 식각 배리어막(34)으로부터 2500 내지 3500 Å의 두께가 유지되는 타겟으로 표면 평탄화 공정을 실시하여 형성된다.
도 2c를 참조하면, 게이트가 형성될 영역을 개방(open)하기 위한 마스킹(masking) 공정 및 식각 공정으로 절연막(36)을 식각하고, 게이트의 선폭을 조절하기 위하여 절연막(36)의 식각면에 제 1 절연막 스페이서(37)를 형성한다. 절연막(36) 및 제 1 절연막 스페이서(37)를 식각 마스크로 한 식각 공정으로 식각 배리어막(34)을 식각 하여 게이트가 형성될 개구부(38)를 형성한다.
상기에서, 제 1 절연막 스페이서(37)는 게이트의 선폭을 조절하는 것으로, 게이트 선폭을 현재 일반적으로 적용되고 있는 장비로 정의(define)하기 용이할 경우에는 형성할 필요가 없지만, 최근 반도체 고집적화에 따라 100 nm 이하의 게이트 선폭이 요구되고 있는 시점에서 일반적으로 적용되고 있는 장비로 정의(define)하기 어렵기 때문에 게이트의 선폭을 제 1 절연막 스페이서(37)로 조절하는 것이 유리하다. 게이트 선폭은 제 1 절연막 스페이서(37)의 증착 두께와 식각량으로 조절이 가능하며, 모든 영역에서 균일한 증착 두께를 얻기 위하여 저온 저압 방식으로 산화물을 증착하여 형성하는 것이 바람직하다.
도 2d를 참조하면, 문턱전압 이온 주입 공정을 실시하여 스크린 산화막(32)이 저면을 이루는 개구부(38)를 통해 반도체 기판(31)에 이온을 주입하여 채널 영역(39)을 형성한다.
도 2e를 참조하면, 개구부(39)의 저면을 이루는 스크린 산화막(32)을 제거하여 반도체 기판(31)을 노출시키고, 노출된 반도체 기판(31) 상에 게이트 절연막(40)을 형성한다. 게이트용 도전층(41)을 형성하여 게이트 절연막(41)이 형성된 개구부(38)를 매립시킨다.
상기에서, 스크린 산화막(32)은 HF 용액으로 제거한다. 게이트 절연막(40)은 SiO2, SiON, 고유전율 절연물 등을 사용하여 단층 또는 다층으로 형성할 수 있다. 도전층(41)은 폴리실리콘, 금속, 금속 화합물 등으로 단층 구조로 형성하거나, 이들을 적층한 다층 구조로 형성할 수 있다.
도 2f를 참조하면, 화학적 기계적 연마 공정과 같은 평탄화 공정을 식각 배리어막(34)이 노출될 때까지 실시하여 개구부(38)의 게이트 절연막(40) 상에 게이트(41G)를 형성한다. 게이트(41G)는 상기한 바와 같이 다마신 기법에 의해 제조된다.
도 2g를 참조하면, 절연막(36)을 스크린 산화막(32)의 높이 까지 식각 하여 트렌치(35) 내에 절연막(36)으로 된 소자 격리막(36T)을 형성한다. 식각 배리어막(34) 및 스크린 산화막(36)을 제거한다. 식각 배리어막(34)이 질화물로 형성된 경우 인산 용액으로 제거한다. LDD(Lightly Doped Drain) 이온 주입 공정을 실시하여 게이트(41G) 양측의 반도체 기판(31)에 LDD 영역(42)을 형성한다.
한편, 동일한 칩 상에 NMOS, PMOS, CMOS 등의 타입이 다른 트랜지스터들이 동시에 형성되고, 게이트(41G)의 형성 물질로 폴리실리콘이 적용될 경우, 식각 배리어막(34) 및 스크린 산화막(36)을 제거하기 전에 NMOS 트랜지스터가 형성될 영역의 게이트(41G)에 선택적으로 N-타입 불순물 이온을 주입한 후 850 내지 950 ℃의 온도에서 N2 분위기로 30 내지 180초간 급속 열처리하여 게이트 도핑 농도를 높일 수 있다.
도 2h를 참조하면, 게이트(41G)의 측벽에 제 2 절연막 스페이서(43)를 형성한 후, 소오스/드레인 이온 주입 공정 및 이온 활성화를 위한 급속 열처리 공정을 실시하여 반도체 기판(31)에 LDD 구조의 소오스/드레인 접합부(44)를 형성한다. 제 2 절연막 스페이서(43)는 산화물이나 질화물 등과 같은 절연물로 단층 또는 다층 구조로 형성할 수 있다.
도 2i를 참조하면, 자기 정렬 실리사이드 공정으로 게이트(41G) 및 소오스/드레인 접합부(44)에 금속-실리사이드층(45)을 형성하여, 게이트(41G)의 면저항 및 소오스/드레인 접합부(44)의 콘택 저항을 개선시킨다. 이후, 층간 절연막 형성 공정, 콘택 공정 및 배선 공정 등을 실시하여 트랜지스터를 완성시킨다.
상술한 바와 같이, 본 발명은 종래 방법과 비교하여 다음과 같은 효과를 얻을 수 있다.
첫째, 종래의 제조 방법으로는 게이트의 선폭이 100 nm 이하일 경우 게이트를 정의(define)하기가 매우 어려우며, 이를 위해 새롭고 고가인 마스킹 장비 및 식각 장비가 필요하게 되지만, 본 발명은 별도의 추가적인 장비 없이 소자의 게이트 선폭을 절연막 스페이서의 증착 두께와 식각량을 조절함에 따라 20 nm까지도 구현할 수 있다.
둘째, 종래의 제조 방법은 트랜지스터의 문턱전압 조절을 위한 이온 주입 공정시 소오스/드레인 접합부가 형성될 영역에도 이온 주입이 이루어져 얕은 접합 깊이를 구현하는데 어려움이 있지만, 본 발명은 게이트가 형성될 개구부를 통해 선택적으로 문턱전압 조절을 위한 이온을 주입할 수 있어 얕은 접합 깊이를 구현할 수 있다.
셋째, 종래의 제조 방법은 쇼트 채널 효과(SCE)를 개선하기 위해 할로 이온 주입을 경사(tilt)를 주어 실시하는데, 소자의 소오스/드레인 접합부가 형성될 영역에도 이온 주입이 이루어져 접합 도핑 농도가 낮아지고 접합 깊이가 깊이지게 되어 얕은 접합부를 형성하기에 어려움이 있고, 접합 캐패시턴스(junction capacitance)가 증가되는 문제가 있지만, 본 발명은 소오스/드레인 접합부가 형성될 영역으로부터 떨어진 게이트 영역에만 문턱전압 이온이 주입되게 하므로 채널 영역에서 높은 도판트(dopant) 농도를 가져 할로 이온 주입 공정을 생략할 수 있어 상기의 문제점을 해결할 수 있다.
넷째, 종래의 제조 방법은 할로 이온 주입을 경사를 주어 진행하므로 게이트의 선폭이 100 nm 이하에서는 할로 이온 주입에 의해 채널 영역의 길이가 너무 작아지거나 게이트 하부에서 할로 이온 주입 영역이 서로 만나게 되는 문제가 발생하지만, 본 발명은 할로 이온 주입 공정을 생략할 수 있으므로 상기의 문제를 해결할 수 있다.
다섯째, 종래의 제조 방법은 트랜치형 소자 격리막이 후속 식각 공정에 의해 식각 되어 모우트(moat) 발생으로 험프(hump) 등의 소자 신뢰성 저하를 야기하지만, 본 발명은 도 2g를 참조하여 설명한 소자 격리막을 최종적으로 형성하기 위한 절연막 식각 공정시 절연막의 높이를 높게 조절하여 모우트 발생을 억제할 수 있으므로 상기의 문제를 해결할 수 있다.
따라서 본 발명은 게이트 선폭의 조절을 용이하게 할 수 있고, 쇼트 채널 효과를 개선시킬 수 있고, 소오스/드레인 접합부의 도핑 농도를 균일하게 할 수 있게 하여 트랜지스터의 전기적 특성을 향상시키면서 고집적화를 실현시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
31: 반도체 기판 32: 스크린 산화막
33: 웰 영역 34: 식각 배리어막
35: 트렌치 36: 절연막
36T: 소자 격리막 37: 제 1 절연막 스페이서
38: 개구부 39: 채널 영역
40: 게이트 절연막 41: 도전층
41G: 게이트 42: LDD 영역
43: 제 2 절연막 스페이서 44: 소오스/드레인 접합부
45: 금속-실리사이드층
Claims (14)
- 반도체 기판 상에 스크린 산화막 및 식각 배리어막을 형성한 후, 쉘로우 트렌치 아이솔레이션 공정으로 소자 격리용 트렌치를 형성하는 단계;상기 트렌치가 형성된 전체 구조 상부에 절연막을 형성한 후, 상기 절연막의 일부분을 식각 하여 상기 식각 배리어막의 일부분을 노출시키는 단계;상기 노출된 식각 배리어막을 제거하여 게이트용 개구부를 형성하는 단계;상기 개구부를 통해 문턱전압 이온을 주입하여 채널 영역을 형성하는 단계;상기 개구부 저면의 스크린 산화막을 제거한 후, 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 상기 개구부에 게이트를 형성하는 단계;상기 절연막을 일정 두께 식각 하여 상기 트렌치 내에 소자 격리막을 형성하는 단계; 및상기 식각 배리어막 및 상기 스크린 산화막을 제거하고, 소오스/드레인 접합부를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 스크린 산화막은 80 내지 120 Å의 두께로 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 식각 배리어막은 상기 질화물을 사용하여 상기 게이트의 두께와 동일하거나 두껍게 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 절연막은 상기 식각 배리어막과 식각 선택비가 높은 절연물을 사용하여 두껍게 증착한 후, 상기 식각 배리어막으로부터 2500 내지 3500 Å의 두께가 유지되도록 타겟을 설정한 표면 평탄화 공정으로 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 절연막은 고밀도 플라즈마 방식으로 산화물을 증착하여 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 개구부를 형성하는 단계 전에 상기 절연막의 식각면에 절연막 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 절연막 스페이서는 증착 두께와 식각량을 조절하여 상기 게이트의 선폭을 조절하는 반도체 소자의 트랜지스터 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 절연막 스페이서는 저온 저압 방식으로 산화물을 증착하여 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막은 SiO2, SiON 및 고유전율 절연물 중에 적어도 어느 하나를 사용하여 단층 또는 다층으로 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트는 상기 게이트 절연막이 형성된 상기 개구부를 포함한 전체 구조 상부에 도전층을 형성하고, 평탄화 공정을 상기 식각 배리어막이 노출될 때까지 실시하여 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 도전층은 폴리실리콘, 금속 및 금속 화합물 중에 어느 하나를 사용하여 단층 구조로 형성하거나, 이들을 적층한 다층 구조로 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소자 격리막은 상기 절연막을 상기 스크린 산화막의 높이 까지 식각 하여 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 접합부는,상기 식각 배리어막 및 상기 스크린 산화막을 제거한 후에 LDD 이온 주입 공정으로 LDD 영역을 형성하는 단계;상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 및소오스/드레인 이온 주입 공정 및 이온 활성화를 위한 급속 열처리 공정을 실시하는 단계를 포함하여 LDD 구조로 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 접합부를 형성한 후에 자기 정렬 실리사이드 공정으로 상기 게이트 및 상기 소오스/드레인 접합부에 금속-실리사이드층을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
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| KR1020040043594A KR100537269B1 (ko) | 2004-06-14 | 2004-06-14 | 반도체 소자의 트랜지스터 제조 방법 |
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| KR1020040043594A KR100537269B1 (ko) | 2004-06-14 | 2004-06-14 | 반도체 소자의 트랜지스터 제조 방법 |
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-
2004
- 2004-06-14 KR KR1020040043594A patent/KR100537269B1/ko active IP Right Grant
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