KR20050048125A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 제조 공정에서 식각정지용 질화막의 스트레스를 조절하여 반도체 소자의 전류 특성을 개선할 수 있는 방법을 개시한다. 개시된 본 발명은, 소자분리막을 구비한 반도체 기판 상에 측벽 스페이서를 포함한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 표면 및 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계와, 상기 기판 결과물 상에 식각정지용 질화막 및 층간절연막을 차례로 형성하는 단계와, 상기 질화막을 식각정지막으로 이용하여 소오스/드레인 영역 및 소자분리막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 질화막을 형성하는 단계는 플라즈마 파워 500W이상으로 하는 PE CVD 방식에 따라 형성하는 것을 특징으로 한다. 본 발명에 따르면, 보더리스 콘택 형성시 오정렬로 인해 소자분리막에 인접한 실리콘 가장자리 부분에 발생하는 트렌치를 방지하기 위해 실리콘 기판 상에 금속 실리사이드막을 형성한 후에 식각정지용 질화막을 플라즈마를 사용하여 PE CVD 방식에 따라 형성하고, 질화막 형성시 필름 스트레스를 조절함으로써 반도체 소자의 전류 특성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 반도체 제조 공정에서 식각정지용 질화막의 스트레스를 조절함으로써 반도체 소자의 전류 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 제조 공정에서 있어서 금속 실리사이드막 형성 이후에 질화막을 형성하고 보더리스 콘택(Boderless Contact)을 진행한다. 여기에서, 질화막은 콘택 형성시 식각정지용막으로 사용되며, 질화막은 단순히 HDP 산화막의 손상을 막기 위한 식각 선택비만을 갖추면 되었다. 따라서, 질화막은 LP 퍼니스(Furnace), 매엽식 장치, PE CVD 방식를 사용하여 형성하였다.
또한, 질화막은 주로 산화막과 실리콘의 식각 선택비만을 고려하며, 콘택 형성시 산화막 계열 물질을 과도 식각하게 된다. 이때, 소오스와 드레인 콘택 영역에 오정렬(Misalign)이 발생하여 소자분리막에 인접한 실리콘 기판의 가장자리 부분과 중첩될 경우, 도 1에 도시된 바와 같이, HDP 산화막이 식각되어 트렌치(A)를 형성시킬 수 있다.
상기와 같이, 질화막은 소자의 상부에 직접적으로 콘택되는 막으로써 콘택 형성시 트렌치가 형성되고, 이로 인해 질화막의 스트레스에 의한 소자의 특성 열화가 유발될 수 있는 문제점을 가지고 있다.
또한, 반도체 소자는 PMOS 트랜지스터의 전류 특성을 만족시키기 어려우며, PMOS 트랜지스터의 경우에는 확산 계수가 높은 보론 계열의 도펀트(Dopant)가 불순물 이온으로 주입되면, 쇼트 채널(Short Channel) 효과가 발생하며, 정공의 이동도(Mobility)가 전자에 비해 낮아 전류가 낮아지는 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 식각정지용 질화막의 스트레스를 조절함으로써 반도체 소자의 전류 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소자분리막을 구비한 반도체 기판 상에 측벽 스페이서를 포함한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 표면 및 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계와, 상기 기판 결과물 상에 식각정지용 질화막 및 층간절연막을 차례로 형성하는 단계와, 상기 질화막을 식각정지막으로 이용하여 소오스/드레인 영역 및 소자분리막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 질화막을 형성하는 단계는 플라즈마 파워 500W이상으로 하는 PE CVD 방식에 따라 형성하는 것을 특징으로 한다.
여기에서, 상기 질화막을 형성하는 단계는 플라즈마 파워 400~700W를 사용하여 형성하며, 상기 질화막은 400~600℃의 온도에서 150~500Å의 두께로 형성한다.
또한, 본 발명은 소자분리막을 구비한 반도체 기판 상에 측벽 스페이서를 포함한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 표면 및 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계와, 상기 기판 결과물 상에 식각정지용 질화막 및 층간절연막을 차례로 형성하는 단계와, 상기 질화막을 식각정지막으로 이용하여 소오스/드레인 영역 및 소자분리막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 질화막을 형성하는 단계는 플라즈마 파워 400W이하로 하는 PE CVD 방식에 따라 형성하는 것을 특징으로 한다.
여기에서, 상기 질화막을 형성하는 단계는 NMOS 트랜지스터인 경우에 플라즈마 파워 100~400W를 사용하여 형성한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21)의 적소에 STI 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막(23)을 형성한다. 그 다음, 상기 소자분리막(23)을 포함한 기판의 전 영역 상에 게이트 산화막(25) 및 게이트 전극용 폴리실리콘막(27)을 차례로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 폴리실리콘막(27)과 게이트 산화막(25)을 선택적으로 식각하여 게이트 전극(29)을 형성한 후에 상기 게이트 전극(29) 양측 기판 상에 이온을 주입하여 LDD(Lightly Doped Drain : 31a, 31b) 영역을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 게이트 전극(29) 양측벽 및 기판(21) 상에 버퍼 산화막(33)과 질화막(35)을 형성한 후 식각 공정을 진행하여 상기 게이트 전극(33) 측벽에 스페이서를 형성한다. 계속해서, 상기 게이트 전극(29) 및 기판(21) 상에 N형 및 P형 불순물 이온을 주입하여 트랜지스터의 소오스 및 드레인 영역(37a, 37b)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 게이트 전극(29)의 표면 및 소오스 및 드레인 영역의 표면에 금속 실리사이드막(39a, 39b)을 형성한 후에 게이트 전극을 포함한 기판 결과물 상에 식각정지용 질화막(41)을 형성한다. 이때, 식각정지용 질화막(35)은 PE(Plasma Enhanced) CVD 방식에 따라 400~600℃의 온도에서 플라즈마 파워 400~700W를 사용하여 150~500Å의 두께로 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 식각정지용 질화막(41)을 포함한 기판 결과물 상에 층간절연막(43)을 형성하고, 상기 질화막(41)을 식각정지용막으로 사용하여 층간절연막(43)에 식각 공정을 진행함으로써 상기 소오스/드레인 영역(37a, 37b) 및 소자분리막(23)을 노출시키는 콘택홀(45)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명에 따른 반도체 소자를 완성한다.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 전류 특성을 보여주는 도면이다.
본 발명에서는 반도체 소자의 전류 특성을 개선하기 위해 실리콘 기판 상에 금속 실리사이드막을 형성한 후에 플라즈마 파워 400~700W를 사용하여 PE CVD 방식에 따라 식각정지용 질화막을 형성한다. 여기에서, 식각정지용 질화막을 형성할 때에 플라즈마 파워를 조절함으로써 필름에 인가되는 스트레스를 조절하고 이로 인해 반도체 소자의 전류 특성을 조절할 수 있다. 또한, PMOS 트랜지스터의 전류 특성을 개선하기 위해서는 강한 압축 응력(Compressive Stress)이 인가되도록 조절하며, NMOS 트랜지스터의 전류 특성을 개선하기 위해서는 인장력(Tensile Stress)이 인가되도록 조절한다.
도 3a에 도시된 바와 같이, 식각정지용 질화막에 플라즈마 파워 400~700W를 사용하여 5000MPa이상의 압축 응력(Compressive Stress)이 인가된 경우에는 PMOS 트랜지스터의 전류 특성이 개선될 수 있다.
도 3b에 도시된 바와 같이, 식각정지용 질화막에 플라즈마 파워 100~400W를 사용하여 5000MPa이상의 인장력(Tensile Stress)이 인가된 경우에는 NMOS 트랜지스터의 전류 특성이 개선될 수 있다.
상기와 같이, 본 발명은 보더리스 콘택 형성시 오정렬로 인해 소자분리막에 인접한 실리콘 가장자리 부분에 발생하는 트렌치를 방지하기 위해 실리콘 기판 상에 금속 실리사이드막을 형성한 후에 식각정지용 질화막을 플라즈마를 사용하여 PE CVD 방식에 따라 형성하고, 질화막 형성시 필름 스트레스를 조절함으로써 반도체 소자의 전류 특성을 향상시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 의하면, 질화막 형성시 필름의 스트레스를 조절함으로써 소오스와 드래인 영역에 콘택 형성시 발생하는 오정렬을 방지할 수 있으며, 이로 인해 트랜지스터의 특성 저하는 물론 소자 특성의 저하를 방지할 수 있다.
도 1은 종래의 반도체 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 전류 특성을 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 3 : 소자분리막
5 : 게이트 산화막 7 : 폴리실리콘막
9 : 게이트 전극 11a, 31b : LDD 영역
13 : 버퍼 산화막 15 : 질화막
17a, 17b : 소오스 및 드레인 영역 19a, 39b : 금속 실리사이드막
20 : 층간절연막 20a : 콘택홀

Claims (5)

  1. 소자분리막을 구비한 반도체 기판 상에 측벽 스페이서를 포함한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 표면 및 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계와, 상기 기판 결과물 상에 식각정지용 질화막 및 층간절연막을 차례로 형성하는 단계와, 상기 질화막을 식각정지막으로 이용하여 소오스/드레인 영역 및 소자분리막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 질화막을 형성하는 단계는 플라즈마 파워 500W이상으로 하는 PE CVD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 질화막을 형성하는 단계는 플라즈마 파워 400~700W를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 질화막은 400~600℃의 온도에서 150~500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 소자분리막을 구비한 반도체 기판 상에 측벽 스페이서를 포함한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 표면 및 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계와, 상기 기판 결과물 상에 식각정지용 질화막 및 층간절연막을 차례로 형성하는 단계와, 상기 질화막을 식각정지막으로 이용하여 소오스/드레인 영역 및 소자분리막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 질화막을 형성하는 단계는 플라즈마 파워 400W이하로 하는 PE CVD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 질화막을 형성하는 단계는 NMOS 트랜지스터인 경우에는 플라즈마 파워 100~400W를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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