JP2005012075A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11と、この半導体基板11の表面に形成されたチャンネル領域27a,27bと、半導体基板11の表面にチャンネル領域27a,27bを隔てて形成された第1のソースドレイン領域20,21と、チャンネル領域27a,27b及び第1のソースドレイン領域20,21の間に形成された第2のソースドレイン領域22,23と、チャンネル領域27a,27b及び第2のソースドレイン領域22,23の上に形成されたゲート絶縁膜15と、第2のソースドレイン領域22,23の上に形成された絶縁膜18と、ゲート絶縁膜15及び絶縁膜18の上に形成された金属シリサイドのみからなるゲート電極25a,25bと、第1のソースドレイン領域20,21の上に形成された金属シリサイド膜26a、26bを有する。
【選択図】 図10
Description
【発明の属する技術分野】
本発明は、ゲート電極として高融点金属のみを用いた、いわゆるMOS型の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来、MOFETのゲート電極は、多結晶シリコンを用いることが一般的であった。しかし、近年の微細化による高性能化を推し進めるに当たり、多結晶シリコンゲートでは、以下のような問題が顕在化し始めた。
【0003】
まず、P型の多結晶シリコンの場合、不純物であるボロンがゲート絶縁膜を突き抜けて基板のチャンネル層にまで到達し、閾値電圧をばらつかせるという問題がある。
【0004】
次に、多結晶シリコンでは、不純物の導入に限界があり、必然的にゲート絶縁膜との界面に空乏層ができてしまう。これにより、微細化のためにゲート絶縁膜を薄膜化する際にはこの空乏層分を考慮し、あらかじめゲート絶縁膜を数Å薄くしなければならず、ゲート絶縁膜のトンネルリーク電流が増大してしまう。
【0005】
また、ゲート電極の微細化に伴い、多結晶シリコンを用いたゲート電極では、ゲート抵抗の増加が著しく、高性能化の障害となっていた。
【0006】
このような多結晶シリコンゲートを用いた場合の問題を解決するために、ゲート電極として高融点金属を用いた半導体装置がある。さらに、高融点金属を用いた場合の加工性や寸法の制御性を改善し、その後の熱処理工程によりゲート絶縁膜やゲート電極の劣化を防ぐために、ゲート電極として高融点金属のみを用いた半導体装置も考えられている(例えば、特許文献1参照)。
【0007】
【特許文献1】
特開2000−252462号公報(第3−4頁、第1図)
【0008】
【発明が解決しようとする課題】
しかし、ゲート電極として高融点金属のみを用いた従来の半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量が高くなり、性能が劣化するという問題があった。
【0009】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる半導体装置及びその製造方法を得るものである。
【0010】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、この半導体基板の表面に形成されたチャンネル領域と、半導体基板の表面にチャンネル領域を隔てて形成された第1のソースドレイン領域と、チャンネル領域及び第1のソースドレイン領域の間に形成された第2のソースドレイン領域と、チャンネル領域及び第2のソースドレイン領域の上に形成されたゲート絶縁膜と、第2のソースドレイン領域の上に形成された絶縁膜と、ゲート絶縁膜及び絶縁膜の上に形成された金属シリサイドのみからなるゲート電極と、第1のソースドレイン領域の上に形成された金属シリサイド膜を有する。本発明のその他の特徴は以下に明らかにする。
【0011】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。図1〜10は本発明の半導体装置の製造法を示す工程断面図である。
【0012】
まず、図1に示すように、シリコンからなる半導体基板11に素子分離領域12a、12b、12cを形成する。そして、素子分離領域12aと12bの間にPウェル13を形成し、素子分離領域12bと12cの間にNウェル14を形成する。
【0013】
次に、Pウェル13及びNウェル14に閾値電圧調整用の不純物をそれぞれ導入した後、図2に示すように、半導体基板11上にゲート絶縁膜15を形成する。このゲート絶縁膜15は、例えば、酸化温度850℃の酸化雰囲気中で膜厚0.5〜2.0nmのシリコン酸化膜を形成した後、NOガス雰囲気中でこのシリコン酸化膜の表面を窒化することで形成される。あるいは、Al2O3、HfO2、ZrO2又はこれらの混合物を2.0〜5.0nmの膜厚で成膜してもよい。次に、ゲート絶縁膜15上に、SiH4又はSiD4を原材料としたLPCVD法で、多結晶シリコン膜16を100〜200nmの膜厚で成膜する。
【0014】
次に、パターニングしたフォトレジストをマスクにして、多結晶シリコン膜16を異方性エッチングすることで、図3に示すように、Pウェル13上とNウェル14上のゲート絶縁膜15上に、それぞれパターニングされた多結晶シリコン膜16a、16bを形成する。
【0015】
次に、図4に示すように、全面にシリコン酸化膜からなる絶縁膜18を形成する。この絶縁膜18は、TEOSとO3を原材料としたプラズマCVD法により成膜する。成膜温度は450〜550℃で、膜厚は1.0〜5.0nmとする。
【0016】
次に、LPCVD法により全面にシリコン窒化膜を成膜後、エッチバックすることにより、図5に示すように、絶縁膜18で覆われた多結晶シリコン膜16a、16bの側部に、ダミーのサイドウォールスペーサ19を形成する。そして、サイドウォールスペーサ19に覆われていない絶縁膜18及びゲート絶縁膜15を除去する。
【0017】
次に、図6に示すように、多結晶シリコン膜16a及びサイドウォールスペーサ19をマスクにN型イオンを注入して、Pウェル13に第1のソースドレイン領域20を形成する。また、同様にP型イオンを注入して、Nウェル14に第1のソースドレイン領域21を形成する。
【0018】
次に、図7に示すように、サイドウォールスペーサ19をホット燐酸処理により除去する。そして、多結晶シリコン膜16aをマスクにしてN型イオンを注入して、Pウェル13に第2のソースドレイン領域22を形成する。また、同様にP型イオンを注入して、Nウェル14に第2のソースドレイン領域23を形成する。ここで、第2のソースドレイン領域22,23は、第1のソースドレイン領域20,21よりも不純物濃度が低いLDD領域である。
【0019】
次に、図8に示すように、フッ酸により、多結晶シリコン膜16a、16bの側部を覆う絶縁膜18のみを除去する。この際に、多結晶シリコン膜16a、16bの側部を覆う絶縁膜18のフッ酸に対するエッチングレートが、それ以外の部分に成膜された絶縁膜18のものと比べて数倍大きいことを利用する。その後、熱処理により、Pウェル13、Nウェル14、第1のソースドレイン領域20,21、第2のソースドレイン領域22,23の不純物の活性化を行う。
【0020】
次に、図9に示すように、スパッタ法を用いて、全面に、金属材料として、TiN/Co又はTiN/Niの積層膜24を堆積する。ただし、Co又はNiの膜厚は5〜20nmとし、TiNの膜厚は10〜20nmとする。この積層膜24の膜厚は、少なくとも多結晶シリコン膜16a,16bの全てをシリサイド化するに十分な厚さにする。
【0021】
ここで、Coを用いた場合、シリコンと反応して形成される金属シリサイドはCoSi2である。この際、消費されるシリコンの膜厚は、堆積直後のCoの膜厚の約3.6倍である。ただし、Coは多結晶シリコン膜16a,16bの両側の側壁に堆積するため、消費されるシリコンは、堆積直後のCoの膜厚の約7.2倍となる。したがって、例えば、膜厚が72nmの多結晶シリコン膜16a,16bを全て金属シリサイドにするためには、Coの膜厚は10nm以上にする必要がある。
【0022】
一方、Niを用いた場合、シリコンと反応して形成される金属シリサイドは比抵抗の小さいNiSiである。この際、消費されるシリコンの膜厚は、堆積直後のNiの膜厚の約1.8倍である。ただし、Niは多結晶シリコン膜16a,16bの両側の側壁にNiが堆積するため、消費されるシリコンは、堆積直後のNiの膜厚の約3.6倍となる。したがって、例えば膜厚が36nmの多結晶シリコン膜16a,16bを全て金属シリサイドにするためには、Niの膜厚は10nm以上にする必要がある。
【0023】
そして、窒素雰囲気中、温度450〜550℃、30秒間の熱処理を行って、図10に示すように、多結晶シリコン膜16a,16bを全て金属シリサイドに置換させ、金属シリサイドのみからなるゲート電極25a,25bを形成する。また、同時に、第1のソースドレイン領域20,21上に金属シリサイド膜26a、26bを形成する。次に、アニール処理で反応せずに残った積層膜24は、硫酸に過酸化水素水を加えた液等で除去する。なお、Coを用いた場合は、さらに窒素雰囲気中で温度700〜800℃で30秒間アニール処理をし、低抵抗のCoSi2に転換させる。
【0024】
この後は、図示は省略するが、全面に絶縁膜を成膜し、CMP処理により平坦化を行い、ソース、ドレイン、ゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、MOSFETは完成する。
【0025】
本発明の半導体装置は、図10に示すように、半導体基板11と、この半導体基板11の表面に形成されたチャンネル領域27a,27bと、半導体基板11の表面にチャンネル領域27a,27bを隔てて形成された第1のソースドレイン領域20,21と、チャンネル領域27a,27b及び第1のソースドレイン領域20,21の間に形成された第2のソースドレイン領域22,23と、チャンネル領域27a,27b及び第2のソースドレイン領域22,23の上に形成されたゲート絶縁膜15と、第2のソースドレイン領域22,23の上に形成された絶縁膜18と、ゲート絶縁膜15及び絶縁膜18の上に形成された金属シリサイドのみからなるゲート電極25a,25bと、第1のソースドレイン領域20,21の上に形成された金属シリサイド膜26a、26bを有する。このように、ゲート電極25a,25bと第2のソースドレイン領域22,23の間にゲート絶縁膜15だけでなく、絶縁膜18も形成されているため、寄生容量を低減し、高性能化を図ることができる。
【0026】
【発明の効果】
本発明は以上説明したように、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造法を示す工程断面図(その1)である。
【図2】本発明の半導体装置の製造法を示す工程断面図(その2)である。
【図3】本発明の半導体装置の製造法を示す工程断面図(その3)である。
【図4】本発明の半導体装置の製造法を示す工程断面図(その4)である。
【図5】本発明の半導体装置の製造法を示す工程断面図(その5)である。
【図6】本発明の半導体装置の製造法を示す工程断面図(その6)である。
【図7】本発明の半導体装置の製造法を示す工程断面図(その7)である。
【図8】本発明の半導体装置の製造法を示す工程断面図(その8)である。
【図9】本発明の半導体装置の製造法を示す工程断面図(その9)である。
【図10】本発明の半導体装置の製造法を示す工程断面図(その10)である。
【符号の説明】
11 半導体基板
15 ゲート絶縁膜
18 絶縁膜
20,21 第1のソースドレイン領域
22,23 第2のソースドレイン領域
25a,25b ゲート電極
26a、26b 金属シリサイド膜
27a,27b チャンネル領域
Claims (5)
- 半導体基板と、
この半導体基板の表面に形成されたチャンネル領域と、
前記半導体基板の表面に前記チャンネル領域を隔てて形成された第1のソースドレイン領域と、
前記チャンネル領域及び前記第1のソースドレイン領域の間に形成された第2のソースドレイン領域と、
前記チャンネル領域及び前記第2のソースドレイン領域の上に形成されたゲート絶縁膜と、
前記第2のソースドレイン領域の上に形成された絶縁膜と、
前記ゲート絶縁膜及び前記絶縁膜の上に形成された金属シリサイドのみからなるゲート電極と、
前記第1のソースドレイン領域の上に形成された金属シリサイド膜を有することを特徴とする半導体装置。 - 前記第2のソースドレイン領域は、前記第1のソースドレイン領域よりも不純物濃度が低いことを特徴とする請求項1記載の半導体装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に選択的に多結晶シリコン膜を形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜で覆われた前記多結晶シリコン膜の側部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサに覆われていない前記絶縁膜及び前記ゲート絶縁膜を除去する工程と、
前記多結晶シリコン膜及び前記サイドウォールスペーサをマスクにしてイオン注入し、第1のソースドレイン領域を形成する工程と、
前記サイドウォールスペーサを除去する工程と、
前記多結晶シリコン膜をマスクにしてイオン注入し、第2のソースドレイン領域を形成する工程と、
前記多結晶シリコン膜の側部を覆う前記絶縁膜のみを除去する工程と、
少なくとも前記多結晶シリコン膜の全てをシリサイド化するに十分な厚さの金属材料で全面を覆う工程と、
熱処理により、前記多結晶シリコン膜を全て金属シリサイドに置換させ、前記第1のソースドレイン領域上に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第2のソースドレイン領域は、前記第1のソースドレイン領域よりも不純物濃度が低いことを特徴とする請求項3記載の半導体装置の製造方法。
- 前記絶縁膜をTEOSとO3を原材料としたプラズマCVD法により形成することを特徴とする請求項3記載の半導体装置の製造方法。
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JP2008537347A (ja) * | 2005-04-21 | 2008-09-11 | フリースケール セミコンダクター インコーポレイテッド | 非SiO2ゲート誘電体を有するMOSデバイスの製造方法 |
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