JP2005012075A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005012075A JP2005012075A JP2003176374A JP2003176374A JP2005012075A JP 2005012075 A JP2005012075 A JP 2005012075A JP 2003176374 A JP2003176374 A JP 2003176374A JP 2003176374 A JP2003176374 A JP 2003176374A JP 2005012075 A JP2005012075 A JP 2005012075A
- Authority
- JP
- Japan
- Prior art keywords
- source
- insulating film
- drain region
- polycrystalline silicon
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図る。
【解決手段】半導体基板１１と、この半導体基板１１の表面に形成されたチャンネル領域２７ａ，２７ｂと、半導体基板１１の表面にチャンネル領域２７ａ，２７ｂを隔てて形成された第１のソースドレイン領域２０，２１と、チャンネル領域２７ａ，２７ｂ及び第１のソースドレイン領域２０，２１の間に形成された第２のソースドレイン領域２２，２３と、チャンネル領域２７ａ，２７ｂ及び第２のソースドレイン領域２２，２３の上に形成されたゲート絶縁膜１５と、第２のソースドレイン領域２２，２３の上に形成された絶縁膜１８と、ゲート絶縁膜１５及び絶縁膜１８の上に形成された金属シリサイドのみからなるゲート電極２５ａ，２５ｂと、第１のソースドレイン領域２０，２１の上に形成された金属シリサイド膜２６ａ、２６ｂを有する。
【選択図】 図１０
【解決手段】半導体基板１１と、この半導体基板１１の表面に形成されたチャンネル領域２７ａ，２７ｂと、半導体基板１１の表面にチャンネル領域２７ａ，２７ｂを隔てて形成された第１のソースドレイン領域２０，２１と、チャンネル領域２７ａ，２７ｂ及び第１のソースドレイン領域２０，２１の間に形成された第２のソースドレイン領域２２，２３と、チャンネル領域２７ａ，２７ｂ及び第２のソースドレイン領域２２，２３の上に形成されたゲート絶縁膜１５と、第２のソースドレイン領域２２，２３の上に形成された絶縁膜１８と、ゲート絶縁膜１５及び絶縁膜１８の上に形成された金属シリサイドのみからなるゲート電極２５ａ，２５ｂと、第１のソースドレイン領域２０，２１の上に形成された金属シリサイド膜２６ａ、２６ｂを有する。
【選択図】 図１０
Description
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極として高融点金属のみを用いた、いわゆるＭＯＳ型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＦＥＴのゲート電極は、多結晶シリコンを用いることが一般的であった。しかし、近年の微細化による高性能化を推し進めるに当たり、多結晶シリコンゲートでは、以下のような問題が顕在化し始めた。
【０００３】
まず、Ｐ型の多結晶シリコンの場合、不純物であるボロンがゲート絶縁膜を突き抜けて基板のチャンネル層にまで到達し、閾値電圧をばらつかせるという問題がある。
【０００４】
次に、多結晶シリコンでは、不純物の導入に限界があり、必然的にゲート絶縁膜との界面に空乏層ができてしまう。これにより、微細化のためにゲート絶縁膜を薄膜化する際にはこの空乏層分を考慮し、あらかじめゲート絶縁膜を数Å薄くしなければならず、ゲート絶縁膜のトンネルリーク電流が増大してしまう。
【０００５】
また、ゲート電極の微細化に伴い、多結晶シリコンを用いたゲート電極では、ゲート抵抗の増加が著しく、高性能化の障害となっていた。
【０００６】
このような多結晶シリコンゲートを用いた場合の問題を解決するために、ゲート電極として高融点金属を用いた半導体装置がある。さらに、高融点金属を用いた場合の加工性や寸法の制御性を改善し、その後の熱処理工程によりゲート絶縁膜やゲート電極の劣化を防ぐために、ゲート電極として高融点金属のみを用いた半導体装置も考えられている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開２０００−２５２４６２号公報（第３−４頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかし、ゲート電極として高融点金属のみを用いた従来の半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量が高くなり、性能が劣化するという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる半導体装置及びその製造方法を得るものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、この半導体基板の表面に形成されたチャンネル領域と、半導体基板の表面にチャンネル領域を隔てて形成された第１のソースドレイン領域と、チャンネル領域及び第１のソースドレイン領域の間に形成された第２のソースドレイン領域と、チャンネル領域及び第２のソースドレイン領域の上に形成されたゲート絶縁膜と、第２のソースドレイン領域の上に形成された絶縁膜と、ゲート絶縁膜及び絶縁膜の上に形成された金属シリサイドのみからなるゲート電極と、第１のソースドレイン領域の上に形成された金属シリサイド膜を有する。本発明のその他の特徴は以下に明らかにする。
【００１１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。図１〜１０は本発明の半導体装置の製造法を示す工程断面図である。
【００１２】
まず、図１に示すように、シリコンからなる半導体基板１１に素子分離領域１２ａ、１２ｂ、１２ｃを形成する。そして、素子分離領域１２ａと１２ｂの間にＰウェル１３を形成し、素子分離領域１２ｂと１２ｃの間にＮウェル１４を形成する。
【００１３】
次に、Ｐウェル１３及びＮウェル１４に閾値電圧調整用の不純物をそれぞれ導入した後、図２に示すように、半導体基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、例えば、酸化温度８５０℃の酸化雰囲気中で膜厚０．５〜２．０ｎｍのシリコン酸化膜を形成した後、ＮＯガス雰囲気中でこのシリコン酸化膜の表面を窒化することで形成される。あるいは、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２又はこれらの混合物を２．０〜５．０ｎｍの膜厚で成膜してもよい。次に、ゲート絶縁膜１５上に、ＳｉＨ４又はＳｉＤ４を原材料としたＬＰＣＶＤ法で、多結晶シリコン膜１６を１００〜２００ｎｍの膜厚で成膜する。
【００１４】
次に、パターニングしたフォトレジストをマスクにして、多結晶シリコン膜１６を異方性エッチングすることで、図３に示すように、Ｐウェル１３上とＮウェル１４上のゲート絶縁膜１５上に、それぞれパターニングされた多結晶シリコン膜１６ａ、１６ｂを形成する。
【００１５】
次に、図４に示すように、全面にシリコン酸化膜からなる絶縁膜１８を形成する。この絶縁膜１８は、ＴＥＯＳとＯ３を原材料としたプラズマＣＶＤ法により成膜する。成膜温度は４５０〜５５０℃で、膜厚は１．０〜５．０ｎｍとする。
【００１６】
次に、ＬＰＣＶＤ法により全面にシリコン窒化膜を成膜後、エッチバックすることにより、図５に示すように、絶縁膜１８で覆われた多結晶シリコン膜１６ａ、１６ｂの側部に、ダミーのサイドウォールスペーサ１９を形成する。そして、サイドウォールスペーサ１９に覆われていない絶縁膜１８及びゲート絶縁膜１５を除去する。
【００１７】
次に、図６に示すように、多結晶シリコン膜１６ａ及びサイドウォールスペーサ１９をマスクにＮ型イオンを注入して、Ｐウェル１３に第１のソースドレイン領域２０を形成する。また、同様にＰ型イオンを注入して、Ｎウェル１４に第１のソースドレイン領域２１を形成する。
【００１８】
次に、図７に示すように、サイドウォールスペーサ１９をホット燐酸処理により除去する。そして、多結晶シリコン膜１６ａをマスクにしてＮ型イオンを注入して、Ｐウェル１３に第２のソースドレイン領域２２を形成する。また、同様にＰ型イオンを注入して、Ｎウェル１４に第２のソースドレイン領域２３を形成する。ここで、第２のソースドレイン領域２２，２３は、第１のソースドレイン領域２０，２１よりも不純物濃度が低いＬＤＤ領域である。
【００１９】
次に、図８に示すように、フッ酸により、多結晶シリコン膜１６ａ、１６ｂの側部を覆う絶縁膜１８のみを除去する。この際に、多結晶シリコン膜１６ａ、１６ｂの側部を覆う絶縁膜１８のフッ酸に対するエッチングレートが、それ以外の部分に成膜された絶縁膜１８のものと比べて数倍大きいことを利用する。その後、熱処理により、Ｐウェル１３、Ｎウェル１４、第１のソースドレイン領域２０，２１、第２のソースドレイン領域２２，２３の不純物の活性化を行う。
【００２０】
次に、図９に示すように、スパッタ法を用いて、全面に、金属材料として、ＴｉＮ／Ｃｏ又はＴｉＮ／Ｎｉの積層膜２４を堆積する。ただし、Ｃｏ又はＮｉの膜厚は５〜２０ｎｍとし、ＴｉＮの膜厚は１０〜２０ｎｍとする。この積層膜２４の膜厚は、少なくとも多結晶シリコン膜１６ａ，１６ｂの全てをシリサイド化するに十分な厚さにする。
【００２１】
ここで、Ｃｏを用いた場合、シリコンと反応して形成される金属シリサイドはＣｏＳｉ２である。この際、消費されるシリコンの膜厚は、堆積直後のＣｏの膜厚の約３．６倍である。ただし、Ｃｏは多結晶シリコン膜１６ａ，１６ｂの両側の側壁に堆積するため、消費されるシリコンは、堆積直後のＣｏの膜厚の約７．２倍となる。したがって、例えば、膜厚が７２ｎｍの多結晶シリコン膜１６ａ，１６ｂを全て金属シリサイドにするためには、Ｃｏの膜厚は１０ｎｍ以上にする必要がある。
【００２２】
一方、Ｎｉを用いた場合、シリコンと反応して形成される金属シリサイドは比抵抗の小さいＮｉＳｉである。この際、消費されるシリコンの膜厚は、堆積直後のＮｉの膜厚の約１．８倍である。ただし、Ｎｉは多結晶シリコン膜１６ａ，１６ｂの両側の側壁にＮｉが堆積するため、消費されるシリコンは、堆積直後のＮｉの膜厚の約３．６倍となる。したがって、例えば膜厚が３６ｎｍの多結晶シリコン膜１６ａ，１６ｂを全て金属シリサイドにするためには、Ｎｉの膜厚は１０ｎｍ以上にする必要がある。
【００２３】
そして、窒素雰囲気中、温度４５０〜５５０℃、３０秒間の熱処理を行って、図１０に示すように、多結晶シリコン膜１６ａ，１６ｂを全て金属シリサイドに置換させ、金属シリサイドのみからなるゲート電極２５ａ，２５ｂを形成する。また、同時に、第１のソースドレイン領域２０，２１上に金属シリサイド膜２６ａ、２６ｂを形成する。次に、アニール処理で反応せずに残った積層膜２４は、硫酸に過酸化水素水を加えた液等で除去する。なお、Ｃｏを用いた場合は、さらに窒素雰囲気中で温度７００〜８００℃で３０秒間アニール処理をし、低抵抗のＣｏＳｉ２に転換させる。
【００２４】
この後は、図示は省略するが、全面に絶縁膜を成膜し、ＣＭＰ処理により平坦化を行い、ソース、ドレイン、ゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、ＭＯＳＦＥＴは完成する。
【００２５】
本発明の半導体装置は、図１０に示すように、半導体基板１１と、この半導体基板１１の表面に形成されたチャンネル領域２７ａ，２７ｂと、半導体基板１１の表面にチャンネル領域２７ａ，２７ｂを隔てて形成された第１のソースドレイン領域２０，２１と、チャンネル領域２７ａ，２７ｂ及び第１のソースドレイン領域２０，２１の間に形成された第２のソースドレイン領域２２，２３と、チャンネル領域２７ａ，２７ｂ及び第２のソースドレイン領域２２，２３の上に形成されたゲート絶縁膜１５と、第２のソースドレイン領域２２，２３の上に形成された絶縁膜１８と、ゲート絶縁膜１５及び絶縁膜１８の上に形成された金属シリサイドのみからなるゲート電極２５ａ，２５ｂと、第１のソースドレイン領域２０，２１の上に形成された金属シリサイド膜２６ａ、２６ｂを有する。このように、ゲート電極２５ａ，２５ｂと第２のソースドレイン領域２２，２３の間にゲート絶縁膜１５だけでなく、絶縁膜１８も形成されているため、寄生容量を低減し、高性能化を図ることができる。
【００２６】
【発明の効果】
本発明は以上説明したように、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造法を示す工程断面図（その１）である。
【図２】本発明の半導体装置の製造法を示す工程断面図（その２）である。
【図３】本発明の半導体装置の製造法を示す工程断面図（その３）である。
【図４】本発明の半導体装置の製造法を示す工程断面図（その４）である。
【図５】本発明の半導体装置の製造法を示す工程断面図（その５）である。
【図６】本発明の半導体装置の製造法を示す工程断面図（その６）である。
【図７】本発明の半導体装置の製造法を示す工程断面図（その７）である。
【図８】本発明の半導体装置の製造法を示す工程断面図（その８）である。
【図９】本発明の半導体装置の製造法を示す工程断面図（その９）である。
【図１０】本発明の半導体装置の製造法を示す工程断面図（その１０）である。
【符号の説明】
１１ 半導体基板
１５ ゲート絶縁膜
１８ 絶縁膜
２０，２１ 第１のソースドレイン領域
２２，２３ 第２のソースドレイン領域
２５ａ，２５ｂ ゲート電極
２６ａ、２６ｂ 金属シリサイド膜
２７ａ，２７ｂ チャンネル領域
【発明の属する技術分野】
本発明は、ゲート電極として高融点金属のみを用いた、いわゆるＭＯＳ型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＦＥＴのゲート電極は、多結晶シリコンを用いることが一般的であった。しかし、近年の微細化による高性能化を推し進めるに当たり、多結晶シリコンゲートでは、以下のような問題が顕在化し始めた。
【０００３】
まず、Ｐ型の多結晶シリコンの場合、不純物であるボロンがゲート絶縁膜を突き抜けて基板のチャンネル層にまで到達し、閾値電圧をばらつかせるという問題がある。
【０００４】
次に、多結晶シリコンでは、不純物の導入に限界があり、必然的にゲート絶縁膜との界面に空乏層ができてしまう。これにより、微細化のためにゲート絶縁膜を薄膜化する際にはこの空乏層分を考慮し、あらかじめゲート絶縁膜を数Å薄くしなければならず、ゲート絶縁膜のトンネルリーク電流が増大してしまう。
【０００５】
また、ゲート電極の微細化に伴い、多結晶シリコンを用いたゲート電極では、ゲート抵抗の増加が著しく、高性能化の障害となっていた。
【０００６】
このような多結晶シリコンゲートを用いた場合の問題を解決するために、ゲート電極として高融点金属を用いた半導体装置がある。さらに、高融点金属を用いた場合の加工性や寸法の制御性を改善し、その後の熱処理工程によりゲート絶縁膜やゲート電極の劣化を防ぐために、ゲート電極として高融点金属のみを用いた半導体装置も考えられている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開２０００−２５２４６２号公報（第３−４頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかし、ゲート電極として高融点金属のみを用いた従来の半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量が高くなり、性能が劣化するという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる半導体装置及びその製造方法を得るものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、この半導体基板の表面に形成されたチャンネル領域と、半導体基板の表面にチャンネル領域を隔てて形成された第１のソースドレイン領域と、チャンネル領域及び第１のソースドレイン領域の間に形成された第２のソースドレイン領域と、チャンネル領域及び第２のソースドレイン領域の上に形成されたゲート絶縁膜と、第２のソースドレイン領域の上に形成された絶縁膜と、ゲート絶縁膜及び絶縁膜の上に形成された金属シリサイドのみからなるゲート電極と、第１のソースドレイン領域の上に形成された金属シリサイド膜を有する。本発明のその他の特徴は以下に明らかにする。
【００１１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。図１〜１０は本発明の半導体装置の製造法を示す工程断面図である。
【００１２】
まず、図１に示すように、シリコンからなる半導体基板１１に素子分離領域１２ａ、１２ｂ、１２ｃを形成する。そして、素子分離領域１２ａと１２ｂの間にＰウェル１３を形成し、素子分離領域１２ｂと１２ｃの間にＮウェル１４を形成する。
【００１３】
次に、Ｐウェル１３及びＮウェル１４に閾値電圧調整用の不純物をそれぞれ導入した後、図２に示すように、半導体基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、例えば、酸化温度８５０℃の酸化雰囲気中で膜厚０．５〜２．０ｎｍのシリコン酸化膜を形成した後、ＮＯガス雰囲気中でこのシリコン酸化膜の表面を窒化することで形成される。あるいは、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２又はこれらの混合物を２．０〜５．０ｎｍの膜厚で成膜してもよい。次に、ゲート絶縁膜１５上に、ＳｉＨ４又はＳｉＤ４を原材料としたＬＰＣＶＤ法で、多結晶シリコン膜１６を１００〜２００ｎｍの膜厚で成膜する。
【００１４】
次に、パターニングしたフォトレジストをマスクにして、多結晶シリコン膜１６を異方性エッチングすることで、図３に示すように、Ｐウェル１３上とＮウェル１４上のゲート絶縁膜１５上に、それぞれパターニングされた多結晶シリコン膜１６ａ、１６ｂを形成する。
【００１５】
次に、図４に示すように、全面にシリコン酸化膜からなる絶縁膜１８を形成する。この絶縁膜１８は、ＴＥＯＳとＯ３を原材料としたプラズマＣＶＤ法により成膜する。成膜温度は４５０〜５５０℃で、膜厚は１．０〜５．０ｎｍとする。
【００１６】
次に、ＬＰＣＶＤ法により全面にシリコン窒化膜を成膜後、エッチバックすることにより、図５に示すように、絶縁膜１８で覆われた多結晶シリコン膜１６ａ、１６ｂの側部に、ダミーのサイドウォールスペーサ１９を形成する。そして、サイドウォールスペーサ１９に覆われていない絶縁膜１８及びゲート絶縁膜１５を除去する。
【００１７】
次に、図６に示すように、多結晶シリコン膜１６ａ及びサイドウォールスペーサ１９をマスクにＮ型イオンを注入して、Ｐウェル１３に第１のソースドレイン領域２０を形成する。また、同様にＰ型イオンを注入して、Ｎウェル１４に第１のソースドレイン領域２１を形成する。
【００１８】
次に、図７に示すように、サイドウォールスペーサ１９をホット燐酸処理により除去する。そして、多結晶シリコン膜１６ａをマスクにしてＮ型イオンを注入して、Ｐウェル１３に第２のソースドレイン領域２２を形成する。また、同様にＰ型イオンを注入して、Ｎウェル１４に第２のソースドレイン領域２３を形成する。ここで、第２のソースドレイン領域２２，２３は、第１のソースドレイン領域２０，２１よりも不純物濃度が低いＬＤＤ領域である。
【００１９】
次に、図８に示すように、フッ酸により、多結晶シリコン膜１６ａ、１６ｂの側部を覆う絶縁膜１８のみを除去する。この際に、多結晶シリコン膜１６ａ、１６ｂの側部を覆う絶縁膜１８のフッ酸に対するエッチングレートが、それ以外の部分に成膜された絶縁膜１８のものと比べて数倍大きいことを利用する。その後、熱処理により、Ｐウェル１３、Ｎウェル１４、第１のソースドレイン領域２０，２１、第２のソースドレイン領域２２，２３の不純物の活性化を行う。
【００２０】
次に、図９に示すように、スパッタ法を用いて、全面に、金属材料として、ＴｉＮ／Ｃｏ又はＴｉＮ／Ｎｉの積層膜２４を堆積する。ただし、Ｃｏ又はＮｉの膜厚は５〜２０ｎｍとし、ＴｉＮの膜厚は１０〜２０ｎｍとする。この積層膜２４の膜厚は、少なくとも多結晶シリコン膜１６ａ，１６ｂの全てをシリサイド化するに十分な厚さにする。
【００２１】
ここで、Ｃｏを用いた場合、シリコンと反応して形成される金属シリサイドはＣｏＳｉ２である。この際、消費されるシリコンの膜厚は、堆積直後のＣｏの膜厚の約３．６倍である。ただし、Ｃｏは多結晶シリコン膜１６ａ，１６ｂの両側の側壁に堆積するため、消費されるシリコンは、堆積直後のＣｏの膜厚の約７．２倍となる。したがって、例えば、膜厚が７２ｎｍの多結晶シリコン膜１６ａ，１６ｂを全て金属シリサイドにするためには、Ｃｏの膜厚は１０ｎｍ以上にする必要がある。
【００２２】
一方、Ｎｉを用いた場合、シリコンと反応して形成される金属シリサイドは比抵抗の小さいＮｉＳｉである。この際、消費されるシリコンの膜厚は、堆積直後のＮｉの膜厚の約１．８倍である。ただし、Ｎｉは多結晶シリコン膜１６ａ，１６ｂの両側の側壁にＮｉが堆積するため、消費されるシリコンは、堆積直後のＮｉの膜厚の約３．６倍となる。したがって、例えば膜厚が３６ｎｍの多結晶シリコン膜１６ａ，１６ｂを全て金属シリサイドにするためには、Ｎｉの膜厚は１０ｎｍ以上にする必要がある。
【００２３】
そして、窒素雰囲気中、温度４５０〜５５０℃、３０秒間の熱処理を行って、図１０に示すように、多結晶シリコン膜１６ａ，１６ｂを全て金属シリサイドに置換させ、金属シリサイドのみからなるゲート電極２５ａ，２５ｂを形成する。また、同時に、第１のソースドレイン領域２０，２１上に金属シリサイド膜２６ａ、２６ｂを形成する。次に、アニール処理で反応せずに残った積層膜２４は、硫酸に過酸化水素水を加えた液等で除去する。なお、Ｃｏを用いた場合は、さらに窒素雰囲気中で温度７００〜８００℃で３０秒間アニール処理をし、低抵抗のＣｏＳｉ２に転換させる。
【００２４】
この後は、図示は省略するが、全面に絶縁膜を成膜し、ＣＭＰ処理により平坦化を行い、ソース、ドレイン、ゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、ＭＯＳＦＥＴは完成する。
【００２５】
本発明の半導体装置は、図１０に示すように、半導体基板１１と、この半導体基板１１の表面に形成されたチャンネル領域２７ａ，２７ｂと、半導体基板１１の表面にチャンネル領域２７ａ，２７ｂを隔てて形成された第１のソースドレイン領域２０，２１と、チャンネル領域２７ａ，２７ｂ及び第１のソースドレイン領域２０，２１の間に形成された第２のソースドレイン領域２２，２３と、チャンネル領域２７ａ，２７ｂ及び第２のソースドレイン領域２２，２３の上に形成されたゲート絶縁膜１５と、第２のソースドレイン領域２２，２３の上に形成された絶縁膜１８と、ゲート絶縁膜１５及び絶縁膜１８の上に形成された金属シリサイドのみからなるゲート電極２５ａ，２５ｂと、第１のソースドレイン領域２０，２１の上に形成された金属シリサイド膜２６ａ、２６ｂを有する。このように、ゲート電極２５ａ，２５ｂと第２のソースドレイン領域２２，２３の間にゲート絶縁膜１５だけでなく、絶縁膜１８も形成されているため、寄生容量を低減し、高性能化を図ることができる。
【００２６】
【発明の効果】
本発明は以上説明したように、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造法を示す工程断面図（その１）である。
【図２】本発明の半導体装置の製造法を示す工程断面図（その２）である。
【図３】本発明の半導体装置の製造法を示す工程断面図（その３）である。
【図４】本発明の半導体装置の製造法を示す工程断面図（その４）である。
【図５】本発明の半導体装置の製造法を示す工程断面図（その５）である。
【図６】本発明の半導体装置の製造法を示す工程断面図（その６）である。
【図７】本発明の半導体装置の製造法を示す工程断面図（その７）である。
【図８】本発明の半導体装置の製造法を示す工程断面図（その８）である。
【図９】本発明の半導体装置の製造法を示す工程断面図（その９）である。
【図１０】本発明の半導体装置の製造法を示す工程断面図（その１０）である。
【符号の説明】
１１ 半導体基板
１５ ゲート絶縁膜
１８ 絶縁膜
２０，２１ 第１のソースドレイン領域
２２，２３ 第２のソースドレイン領域
２５ａ，２５ｂ ゲート電極
２６ａ、２６ｂ 金属シリサイド膜
２７ａ，２７ｂ チャンネル領域
Claims (5)
- 半導体基板と、
この半導体基板の表面に形成されたチャンネル領域と、
前記半導体基板の表面に前記チャンネル領域を隔てて形成された第１のソースドレイン領域と、
前記チャンネル領域及び前記第１のソースドレイン領域の間に形成された第２のソースドレイン領域と、
前記チャンネル領域及び前記第２のソースドレイン領域の上に形成されたゲート絶縁膜と、
前記第２のソースドレイン領域の上に形成された絶縁膜と、
前記ゲート絶縁膜及び前記絶縁膜の上に形成された金属シリサイドのみからなるゲート電極と、
前記第１のソースドレイン領域の上に形成された金属シリサイド膜を有することを特徴とする半導体装置。 - 前記第２のソースドレイン領域は、前記第１のソースドレイン領域よりも不純物濃度が低いことを特徴とする請求項１記載の半導体装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に選択的に多結晶シリコン膜を形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜で覆われた前記多結晶シリコン膜の側部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサに覆われていない前記絶縁膜及び前記ゲート絶縁膜を除去する工程と、
前記多結晶シリコン膜及び前記サイドウォールスペーサをマスクにしてイオン注入し、第１のソースドレイン領域を形成する工程と、
前記サイドウォールスペーサを除去する工程と、
前記多結晶シリコン膜をマスクにしてイオン注入し、第２のソースドレイン領域を形成する工程と、
前記多結晶シリコン膜の側部を覆う前記絶縁膜のみを除去する工程と、
少なくとも前記多結晶シリコン膜の全てをシリサイド化するに十分な厚さの金属材料で全面を覆う工程と、
熱処理により、前記多結晶シリコン膜を全て金属シリサイドに置換させ、前記第１のソースドレイン領域上に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第２のソースドレイン領域は、前記第１のソースドレイン領域よりも不純物濃度が低いことを特徴とする請求項３記載の半導体装置の製造方法。
- 前記絶縁膜をＴＥＯＳとＯ３を原材料としたプラズマＣＶＤ法により形成することを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176374A JP4152265B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176374A JP4152265B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005012075A true JP2005012075A (ja) | 2005-01-13 |
| JP4152265B2 JP4152265B2 (ja) | 2008-09-17 |
Family
ID=34099270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003176374A Expired - Fee Related JP4152265B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4152265B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008537347A (ja) * | 2005-04-21 | 2008-09-11 | フリースケール セミコンダクター インコーポレイテッド | 非ＳｉＯ２ゲート誘電体を有するＭＯＳデバイスの製造方法 |
| US7790622B2 (en) | 2007-07-14 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes |
| US7872316B2 (en) | 2007-05-17 | 2011-01-18 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
-
2003
- 2003-06-20 JP JP2003176374A patent/JP4152265B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008537347A (ja) * | 2005-04-21 | 2008-09-11 | フリースケール セミコンダクター インコーポレイテッド | 非ＳｉＯ２ゲート誘電体を有するＭＯＳデバイスの製造方法 |
| US7872316B2 (en) | 2007-05-17 | 2011-01-18 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US7790622B2 (en) | 2007-07-14 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4152265B2 (ja) | 2008-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080164530A1 (en) | Integrated circuits with stress memory effect and fabrication methods thereof | |
| JPH10173177A (ja) | Ｍｉｓトランジスタの製造方法 | |
| US20090181504A1 (en) | Method for manufacturing a cmos device having dual metal gate | |
| JP2007335834A (ja) | 半導体装置およびその製造方法 | |
| US7776695B2 (en) | Semiconductor device structure having low and high performance devices of same conductive type on same substrate | |
| JP2005217275A (ja) | 半導体装置およびその製造方法 | |
| WO2007069299A1 (ja) | 半導体装置の製造方法 | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| JP2006128427A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2006005056A (ja) | 半導体装置およびその製造方法 | |
| JP2008227165A (ja) | 半導体装置およびその製造方法 | |
| JP4152265B2 (ja) | 半導体装置の製造方法 | |
| KR20050006984A (ko) | 완전 게이트 실리사이드화 공정을 사용하여 모스트랜지스터를 제조하는 방법 | |
| JP2005228761A (ja) | 半導体装置及びその製造方法 | |
| KR100685898B1 (ko) | 반도체 소자의 제조방법 | |
| JP2008198762A (ja) | 半導体装置及びその製造方法 | |
| US7078347B2 (en) | Method for forming MOS transistors with improved sidewall structures | |
| JPH09121050A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| KR100549001B1 (ko) | 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법 | |
| JP2005252192A (ja) | 相補型半導体装置の製造方法 | |
| US7169655B2 (en) | Field effect transistors and methods for manufacturing field effect transistors | |
| KR100546390B1 (ko) | 듀얼 실리사이드화 공정을 이용한 ｍｏｓ 트랜지스터의제조 방법 | |
| JP2006049779A (ja) | 半導体装置およびその製造方法 | |
| TWI255553B (en) | Silicon on partial insulator MOSFET and method for manufacturing the same | |
| JP2003258251A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050420 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080701 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |