JP2008198762A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】シリコンゲート電極のシリサイド化に際し、電極の体積膨張に起因するゲートの側壁絶縁膜の破壊を防止する。
【解決手段】電極シリコン層のパターニング、ゲート電極のための第１及び第２側壁絶縁膜２１０、２２０の形成、及び、電極シリコン層及び側壁絶縁膜２１０、２２０と自己整合的なソース・ドレイン拡散領域１０３へのイオン注入を行った後に、電極シリコン層に接する第１の側壁絶縁膜２１０を、底部付近の一部を残してエッチング除去して、電極シリコン層の側面に空隙２１１を形成する。その後、金属層を堆積し、電極シリコン層のシリサイド化を行って、電極シリサイド層１２１を形成する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、更に詳しくは、金属シリサイド層を含むゲート電極を有する半導体装置の構造及びその製造方法に関する。

半導体装置の微細化を進めるには、ゲート絶縁膜の薄膜化が必須である。ゲート絶縁膜の薄膜化により、ゲート容量が増加し、同じ動作電圧でより高速に半導体デバイスを動作させることが可能になる。ゲート絶縁膜には、従来から二酸化シリコン（ＳｉＯ_２）膜が用いられており、現在その膜厚は１．５ｎｍ程度にまで薄膜化が進められている。しかし、ＳｉＯ_２膜の薄膜化に伴って、ゲートリーク電流が指数関数的に増加するため、微細化によって消費電力が増加するという問題が発生している。そのため、ゲート容量を増加させる技術として、従来の多結晶シリコンからなるゲート電極に代えて、金属からなるゲート電極を形成する技術の開発が進められている。

多結晶シリコンからなる従来のゲート電極は、リンやボロンなどを多量にイオン注入することで、高濃度のＮ型又はＰ型の半導体電極として形成し、その電極抵抗を下げるとともに、Ｎ型ＦＥＴ及びＰ型ＦＥＴに適した仕事関数を実現している。しかし、デバイスの動作時には、電極の多結晶シリコンが反転状態になるようにゲート電圧が印加されるので、ゲート容量に電極の反転容量が付加されるという問題がある。この容量付加によって、ＳｉＯ_２の膜厚に換算して、およそ０．３ｎｍに相当するゲート容量の低下が発生する。

ゲート電極を金属材料から形成すると、ゲート電極での反転容量が消滅するため、上記０．３ｎｍ分のゲート容量の低下を消滅させることが出来る。しかし、その一方で金属電極を形成する上での課題も多く、主なものだけでも、以下に述べる課題が、解決すべき課題として挙げられる。つまり、
１）Ｎ型ＦＥＴ及びＰ型ＦＥＴのそれぞれに適した仕事関数を持つ材料を用いること、
２）５０ｎｍ程度の細いゲート長に合わせて加工が出来ること、
３）１０００℃にも達するソース・ドレイン拡散領域の不純物活性化熱処理に対して耐熱性を持つこと、及び
４）製造設備に金属汚染を発生させないこと
である。

Ｎ型ＦＥＴに適した小さな仕事関数を持つ金属は、一般的に反応性が高く、例えば１０００℃の不純物活性化熱処理によって、ゲート絶縁膜と反応を起こし、或いは、空気に曝されるだけでも酸化反応を起こすなど、取り扱いが困難である。またＰ型ＦＥＴに適した小さな仕事関数を持つ金属は、貴金属など反応性に乏しい材料が多く、加工が困難である。また、Ｎ型ＦＥＴ形成領域及びＰ型ＦＥＴ形成領域で、異なる金属を成膜することも、工程が複雑化するという問題がある。

上記問題を解決する手法として、置換ゲート構造を用いたシリサイド電極形成プロセスが、非特許文献１などに提案されている。この置換ゲートプロセスでは、まず多結晶シリコンを用いてゲート電極形状を形成することでゲート領域を規定し、そのゲート領域をマスクとして不純物注入を行い、ソース及びドレイン領域を構成する不純物拡散層を形成する。次いで、ゲート領域上に金属層を成膜し、熱処理により電極シリコン中の多結晶シリコンと反応させ、金属シリサイド電極を得る。このように、ゲート電極周辺の構造を全て形成した後に、ゲート領域内の多結晶シリコンをシリサイド化することによって、先に挙げた課題の内で、課題２）及び３）を回避できると共に、現状のプロセスからの変更点も少なく、量産性に優れたプロセスが得られる。以下に、一般的な置換ゲートプロセスを用いたシリサイド電極の形成プロセスを示す。

まず、シリコン基板上に、ＳＴＩ（Shallow Trench Isolation)などの素子分離構造を形成し、次いでゲート絶縁膜を形成し、その上に、多結晶シリコン層と、そのシリサイド化を防止するためのＳｉＯ_２マスク層とを含む積層構造を形成する。マスク層は、ＳｉＯ_２でなく窒化シリコン（ＳｉＮ）などでも構わない。この積層構造を加工してゲート領域を形成し、これをマスクとして不純物の注入を行う。その後に基板表面全体を覆うようにＳｉＯ_２膜を成膜し、エッチバックを行って多結晶シリコン電極の側面に側壁を形成する。さらにイオン注入を行って、ソース・ドレイン拡散領域を形成し、不純物を活性化するための熱処理を行う。その後に、基板全面にＮｉなどの金属を成膜し、ソース・ドレイン拡散領域で浅いシリサイド化を行う。通常のシリサイド化プロセスでは、多結晶シリコン電極上にＳｉＯ_２マスク層が存在しないため、この工程で多結晶シリコン電極の上部もシリサイド化される。しかし、置換ゲートプロセスでは、ＳｉＯ_２マスク層が存在するため、多結晶シリコン電極のシリサイド化が起こらない。

その後、基板全面にＳｉＯ_２やＳｉＮなどで層間絶縁膜を形成し、ＣＭＰを行って層間絶縁膜を平坦化する。さらにＣＭＰ、或いは、ドライエッチバックやウェットエッチなどで層間絶縁膜を薄くし、ＳｉＯ_２マスク層を露出させる。露出したＳｉＯ_２マスク層を除去し、多結晶ポリシリコン層を露出させることで、電極シリコン層の表面は露出しているが、ソース・ドレイン拡散領域は層間絶縁膜で覆われている構造を形成する。この状態で、Ｎｉなどの金属層を成膜し、熱処理によってシリサイド化反応を起こさせる。これにより、ソース・ドレイン拡散領域のシリサイド層を薄く維持したまま、電極シリコン層のみを完全にシリサイド化した、フルシリサイド化ゲート電極を形成することが出来る。

前記のような、置換ゲートプロセスを用いたフルシリサイド化ゲート電極に対し、Ｎ型ＦＥＴとＰ型ＦＥＴとでシリサイド化する金属の種類を変える手法（特許文献１）、或いは、シリサイドの組成を変えることで電極の仕事関数を制御する手法（特許文献１、２）も提案されている。特に、シリサイドの組成を変えて仕事関数を制御する手法（特許文献２）は、単一の金属種のみを用いて、電極の製造が可能になるので、設備投資や汚染管理の観点からも好ましい。
"Threshold voltage control in NiSi-gated MOSFETs through silicidation induced impurity segregation (SIIS)"0-7803-7873-3/03/$17.00 (c) 2003, IEEE. 特開２００４−１５８５９３号公報 国際公開２００６／００１２７１号パンフレット 特開２００４−０８００３６号公報 特開平０９−２４６５４４号公報

しかし、上記置換ゲートプロセスでは、金属の組成比が高いシリサイド電極を形成する場合には、以下のような問題点がある。

ゲート電極のシリサイド中の金属組成比を高めるためには、多量の金属を多結晶シリコンと反応させる必要があるものの、金属量が多すぎると、シリサイド化が基板まで進み、電極と基板が短絡するという問題が発生する。これは、電極シリコン層が膨張してゲート側面を押し拡げるため、ゲート側面と側壁絶縁膜との界面に亀裂が生じ、膨張した電極シリコンが亀裂に侵入するためである。電極シリコンが基板に接触すると、基板もシリコンで構成されているため、電極シリコン層と同様に基板もシリサイド化される。本来は、ゲート電極とシリコン基板とは側壁絶縁膜及びゲート絶縁膜で相互から完全に分離・絶縁されているが、電極シリコンの膨張によって、側壁絶縁膜が破壊されてこのような現象が起こる。この問題は、シリサイド中の金属組成比が高い程、またゲート長が短いほど発生し易くなる傾向がある。

図２は、各種金属シリサイドにおいて、シリサイド化前のシリコン体積に対するシリサイド体積の比を、金属組成比に対して示すグラフである。金属組成比が高いほど、シリコンとシリサイドの体積差が大きいため、シリサイド電極の金属組成比を高めるほど、側壁絶縁膜の破壊が起こりやすくなることが理解できる。

上記側壁絶縁膜の破壊は、シリサイド化反応の際に電極シリコン層が高融点金属で覆われているために、ゲート長が短いＦＥＴで特に発生しやすい。置換型ゲート構造を用いてシリサイド化反応を起こす場合には、側壁絶縁膜に囲まれた電極シリコンに上方から金属原子が供給され、上方から順次に反応が進み体積膨張が発生する。このとき、電極シリコン層は、側壁絶縁膜に囲まれているため、基板の平面方向への膨張は起こらず、上下方向に体積膨張をする。電極シリコン層の上部は金属が覆っているが、シリサイド化反応が進むにつれて、電極上部の金属が消費され、シリサイドが膨張する余地が発生する。

シリサイド化反応が起こると、図２に示すように、シリサイドの体積は電極シリコンよりは大きくなるが、反応前の電極シリコンと金属の体積の和よりは小さくなる。そのため、電極シリコンが高融点金属で覆われていても、それによって蓋をされて上方向へのシリサイドの成長が妨げられるという事態は原則として起こらない。しかし、高融点金属は、電極直上だけでなく基板全面を覆っているため、電極シリコン層の直上以外の領域にある高融点金属が回り込んでシリコンと反応する。従って、電極シリコン層の直上にある高融点金属が消費されないままシリサイド化反応が進み、実質的に高融点金属によってシリサイド層が蓋をされた状態になる。

上記のように、上方向への電極シリサイド層の成長が阻害されると、電極シリサイド層は横方向に体積膨張しようとし、横方向に強い圧力が生じて側壁絶縁膜の破壊に至る。回り込む金属の量は、電極シリコン層の周囲長に比例するため、ゲート長が短いほど電極シリコン層の直上の金属量に対して回りこむ金属量の相対比が高くなり、破壊が起こりやすくなる。様々な条件で電極シリコン層のシリサイド化を行った結果、ゲート長が電極シリコン層の高さ寸法よりも小さくなると、側壁絶縁膜の破壊が発生し始めることが判った。

半導体装置の高性能化のために年々ゲート長は縮小されており、現在では電極シリコン層の高さがおよそ１００ｎｍ程度であるのに対し、ゲート長は５０ｎｍ以下の寸法が必要とされており、この形状において金属組成比の高いシリサイド電極を形成すると、側壁絶縁膜の破壊による歩留まりの低下が深刻な問題となる。

また、シリサイド化の際の膨張率が小さく、側壁絶縁膜の破壊にまで至らない条件であっても、電極の膨張圧力によって、トランジスタのチャネル部分に引っ張り歪みが発生する。引っ張り歪みは、電子の移動度を向上させ、Ｎ型ＦＥＴの動作電流を増加させる効果がある。しかし、逆に正孔の移動度を低下させるため、Ｐ型ＦＥＴに引っ張り歪みがかかると、Ｐ型ＦＥＴの動作電流が減少する。ＮｉやＷなどの高融点金属を用いたシリサイド電極では、金属組成比を高くするにつれて仕事関数が大きくなるため、Ｎ型ＦＥＴには金属組成比が低いシリサイド電極を用い、Ｐ型ＦＥＴには金属組成比が高いシリサイド電極を用いることが望ましい。その結果として、Ｎ型ＦＥＴでは引っ張り歪みが小さいため動作電流が増加せず、Ｐ型ＦＥＴでは引っ張り歪みが大きいため動作電流が減少し、デバイス特性が劣化するという問題が発生する。

さらに、一般に金属的な性質を持つシリサイドの熱膨張係数はシリコン基板よりも大きいため、シリサイドゲート電極の形成以降の工程で熱負荷がかかると、ゲート電極の熱膨張によって側壁絶縁膜の破壊が誘発される。更には、製品としての動作中に発熱などで温度が上昇すると、ゲート電極の熱膨張により引っ張り歪みが発生し、トランジスタ特性が劣化するという問題もある。

本発明は、上記従来の置換ゲートプロセスを採用する半導体装置の製造プロセスの問題に鑑み、シリサイド化の際あるいはデバイス動作時に発生するゲート電極の膨張に際して、好ましくない歪の発生を抑制することにより、ゲート電極の側壁絶縁膜の破壊やデバイス特性の劣化を防止する置換ゲートプロセスを有する半導体装置の製造方法を提供することを目的とする。

本発明は、更に、上記本発明の半導体装置の製造方法によって製造される半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してシリコン含有層を堆積する工程と、前記シリコン含有層をパターニングしてゲート電極の形状を有する電極シリコン層を形成する工程と、少なくとも前記半導体基板の上部を覆い且つ前記電極シリコン層の表面の少なくとも一部を露出する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜から露出する電極シリコン層の表面部分を少なくとも覆う金属層を堆積する工程と、前記電極シリコン層中のシリコンと前記金属層中の金属とをシリサイド化反応させて金属シリサイド層を含むゲート電極を形成する工程とを有する半導体装置の製造方法において、
前記電極シリコン層の側面に近接して空隙を形成し、前記シリサイド化反応においてゲート電極材料を空隙方向に体積膨張させることを特徴とする。

また、本発明の第１の態様に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成された、金属シリサイド層を含むゲート電極と、該ゲート電極の側面に隣接する側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜に自己整合的に形成されたソース・ドレイン拡散領域と、該ソース・ドレイン拡散領域に隣接するエクステンション拡散領域とを有するＭＩＳＦＥＴを備える半導体装置において、
前記側壁絶縁膜が、前記ゲート電極の側面に隣接する第１の側壁絶縁膜と該第１の側壁絶縁膜の側面を覆う第２の側壁絶縁膜とを有し、前記第１の側壁絶縁膜は、前記第２の側壁絶縁膜及び前記ゲート電極の何れよりも高さが低く、且つ、前記ゲート電極の一部が上部に張り出していることを特徴とする。

本発明の第２の態様に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成された、金属シリサイド層を含むゲート電極と、該ゲート電極の側面に隣接する側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜に自己整合的に形成されたソース・ドレイン拡散領域と、該ソース・ドレイン拡散領域を囲むエクステンション領域とを有するＭＩＳＦＥＴを備える半導体装置において、
前記側壁絶縁膜が、前記ゲート電極の側面から順次に配設された第１〜第３の側壁絶縁膜を含み、前記第１及び第２の側壁絶縁膜は、前記第３の側壁絶縁膜よりも高さが低く、且つ、前記第ゲート電極の一部が少なくとも前記第１の側壁絶縁膜の上部に張り出していることを特徴とする。

本発明の第３の態様に係る半導体装置は、導体基板上にゲート絶縁膜を介して形成された、金属シリサイド層を含むゲート電極と、該ゲート電極の側面に隣接する側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜に自己整合的に形成されたソース・ドレイン拡散領域と、該ソース・ドレイン拡散領域を囲むエクステンション領域とを有するＭＩＳＦＥＴを備える半導体装置において、
前記側壁絶縁膜が、前記ゲート電極の側面から順次に配設された第１〜第３の側壁絶縁膜を含み、前記第２の側壁絶縁膜は、前記第１及び第３の側壁絶縁膜よりも高さが低く、且つ、前記第１の側壁絶縁膜の一部が前記第２の側壁絶縁膜の上部に張り出していることを特徴とする。

本発明の半導体装置、及び、本発明の半導体装置の製造方法で製造される半導体装置では、電極が体積膨脹する場面において電極とそれを囲む側壁絶縁膜との間に予め空隙を形成しておき、電極の膨脹による影響を緩和する。本発明の製造方法では電極シリコン層のシリコンと金属とを反応させるシリサイド化工程において、電極シリコン層に近接して空隙を形成しており、電極シリコン層が膨張しても、膨張によって発生する応力が空隙に吸収されるので、ゲート電極に近接する領域での歪みが低減できる。これにより、側壁絶縁膜の破壊が抑制され、従来は高い歩留まりで作製することが困難であった、金属組成比の高い金属シリサイドを有するゲート長の細い電極の形成が可能となる。

また本発明による製造方法の第２の効果として、デバイス特性の向上が挙げられる。従来構造では電極のシリサイド化によって発生する応力が側壁絶縁膜の破壊に至るほど大きくない場合においても、電極からの応力によってチャンネル領域に好ましくない歪が加わり、デバイスの特性が劣化するという問題があった。しかし本発明の構造、製法を用いることにより応力を低減し、デバイス特性を向上させることができる。

また、本発明の構造を持つ半導体装置は、シリサイド電極と側壁絶縁膜との間に空隙を残していてもよい。この場合には、デバイス使用時の特性劣化を防止する新たな効果が得られる。デバイスは使用時に発熱するため温度が上昇する。この時、電極とシリコン基板との熱膨脹係数の違いによってチャンネル領域に好ましくない歪が加わり、デバイス特性が劣化する。しかし、上記構造を用いることによって電極の膨脹が空隙に吸収され、好ましくない歪を抑制でき、高い性能を維持できる。

電極の体積膨脹による歪の発生を抑制するためには電極とそれを囲む側壁絶縁膜との間に充分な間隔の空隙が形成されていれば良い。必要な空隙幅はゲート電極の体積変化量、ゲート長、ゲート高さによって決まる。

体積変化が最も大きいのはゲート電極をシリサイド化する工程である。この場合、電極の体積はおよそ２倍に増加するが、ゲート長がゲート高さより大きい場合はシリサイド化によって上方向への体積膨脹が起こるためシリサイド化による側壁絶縁膜の破壊は起こらず、空隙を形成する必要はない。

ゲート長がゲート高さより小さい場合は上方向への体積膨脹が充分に起こらず、シリサイド化による破壊が起こるため空隙が必要となる。特許文献2によるとシリサイドの金属とシリコンの組成比は３：１程度まで高めることが好ましく、この場合電極の体積はおよそ２倍になる。このとき電極の横方向への膨張は最大で２^１／３倍、つまり、１．２６倍であるため、ゲート側面の両側に形成される空隙の幅はゲート長の０．１３倍あれば足りる。

一方、熱膨張係数の違いによる体積変化の場合は、膨脹量が０．１％程度と小さいため、極僅かの空隙が形成されていれば充分である。空隙幅が１ｎｍあればゲート長が１μｍの巨大なトランジスタの電極の熱膨張を吸収できる。

本発明と同様にゲート電極の側面に近接して空隙を形成する構造には、特許文献３、特許文献４のような先行例がある。これらの先行例は、いずれも側壁を介したゲート電極と基板間の寄生容量を低減させるために、電極側面の横に空隙を形成している。これら引例では、その目的ため、より基板に近い領域に空隙が形成されていることが望ましく、空隙は基板又はゲート絶縁膜に接して形成されている。

しかし空隙は、基板又はゲート絶縁膜に接していると、以下のような問題が生じる。
１．空隙の下部でシリコン基板が露出し、ゲート電極と短絡を起こす。
２．電極の体積膨脹によりゲート長が長くなるため、デバイス特性が劣化する。

これらの問題を解決するため、シリコン基板近傍では側壁絶縁膜を除去せず残しておく構造が好ましい。ゲート長が電極シリコン層の高さ以上であれば側壁絶縁膜の破壊は発生しないため、残す側壁絶縁膜の高さ、つまり空隙の底面とシリコン基板との距離がゲート長以下であれば側壁絶縁膜の破壊は生じない。

また、熱膨張による歪も電極と側壁絶縁膜が接している面積が小さくなればそれに比例して小さくなるため、デバイス特性の改善効果は得られる。

上記で説明したような半導体装置を製造する方法、およびそれによって得られた構造の最良の形態は下記のようになる。

電極のシリサイド化による側壁絶縁膜の破壊を防止する場合は、シリサイド化工程で空隙を形成する必要がある。この工程を図１３（ａ）〜（ｄ）に示す。まず基板上にゲート絶縁膜１１０と電極シリコン層１２０が順次積層されたゲートと、それを囲むように側壁絶縁膜が形成されてする（図１３（ａ）)。側壁絶縁膜は、空隙を形成するために除去するスペーサー領域２１０と除去しない領域２２０とから成っている。次にスペーサー２１０を選択的に除去して空隙２１１を形成する（図１３（ｂ））。空隙２１１を形成した後に、シリサイド化反応を起こさせる金属層４００を堆積する（図１３（ｃ））。空隙２１１に金属が侵入すると電極上部の金属の消費量が減少するため、空隙２１１には金属が入らないような埋め込み特性の悪い方法で金属を堆積することが望ましい。

空隙２１１の深さは、スペーサー２１０の残膜高さがゲート長より小さくなる方が、また空隙幅はゲート長の１３％より大きくなる方が破壊の防止にはより好ましい。このような構造を形成して電極シリコン層１２０をシリサイド化することにより、図１３（ｄ）に示すように、元々の電極シリコン層１２０の２倍の体積を持つ金属シリサイド電極１２１を破壊なく形成することが可能となる。

なお、電極の熱膨張によるデバイス特性の劣化を抑制する場合は、金属電極が形成された後に空隙２１１が存在する必要がある。形成する空隙２１１は、前述したように極く僅かの幅があれば充分であり、空隙２１１の深さも深いほど抑制効果が高くなる。シリサイド化後の空隙は、図１３（ｂ）における空隙２１１の形成の際に、空隙の幅を側壁の破壊を防止するのに必要な値以上にしておくことで形成できる（図１４（ａ））。この場合、シリサイド電極１２１の側部に空隙２１１ａが残される（図１４（ｂ））。

本発明の半導体装置の製造方法では、前記シリコン含有層を堆積する工程が、シリコンを堆積する処理と該シリコン中に不純物を導入する処理とを含んでもよい。

また、前記ゲート電極及び第１の層間絶縁膜を覆って第２の層間絶縁膜を形成する工程を更に有し、該第２の層間絶縁膜を形成する工程は、前記空隙の少なくとも一部を残すようなプロセス条件を採用してもよい。

前記第１の層間絶縁膜を形成する工程に先だって、前記電極シリコン層の側面に第１の側壁絶縁膜を形成する工程と、前記第１の側壁絶縁膜と少なくとも一部の材質が異なる第２の側壁絶縁膜を前記第１の側壁絶縁膜の側面に形成する工程とを有し、前記第１の層間絶縁膜を形成する工程に後続して、前記第１の側壁絶縁膜の上部部分を除去して前記空隙を形成する工程を有してもよい。

更に、前記第１の側壁絶縁膜を形成する工程と前記第２の側壁絶縁膜を形成する工程との間、及び、前記第２の側壁絶縁膜を形成する工程と前記第１の層間絶縁膜を形成する工程との間に、それぞれ、前記半導体基板の表面部分に不純物を注入する工程を更に有してもよい。

更に、前記第２の側壁絶縁膜が、前記第１の側壁絶縁膜と隣接する部分に該第１の側壁絶縁膜と同じ材質を有する第１の領域を含み、該第１の領域が、前記空隙を形成するステップで前記第１の側壁絶縁膜と共に除去されて前記空隙を形成してもよい。

更に、前記第１の側壁絶縁膜が、前記電極シリコン層に隣接する第１の領域と前記第２の側壁絶縁膜に隣接する第２の領域とを含み、前記空隙を形成するステップは、前記第２の領域を除去して空隙を形成してもよい。

更に、前記半導体基板がシリコン基板であり、前記第２の側壁絶縁膜を形成する工程に後続する不純物の注入工程と前記第１の層間絶縁膜を形成する工程との間に、前記シリコン基板の露出した表面部分のシリコンと金属とを反応させて金属シリサイド層を形成する工程を有してもよい。

更に、前記第１の側壁絶縁膜を形成する工程が、絶縁物を堆積する工程と該絶縁物をエッチバックする工程とを含み、該エッチバック工程は前記ゲート絶縁膜を選択的に除去する処理を含んでもよい。

本発明の第２及び第３の態様の半導体装置では、前記エクステンション拡散領域が、前記第１の側壁絶縁膜と自己整合的に形成されていてもよい。また、前記第３の側壁絶縁膜の底面と前記半導体基板との間には、前記第２の側壁絶縁膜の一部が介在していてもよい。

本発明の半導体装置では、前記側壁絶縁膜の少なくとも一部と前記半導体基板との間には、前記ゲート絶縁膜が介在していてもよい。また、前記ゲート絶縁膜が、高誘電率金属酸化物を含む構成を採用してもよい。

シリサイド化を行うための金属を堆積する際、基板の面内の一部の領域で電極シリコン層を覆うマスクが形成されており、全ての電極シリコン層がシリサイド化されなくても良い。

以下、図面を参照し、本発明の実施形態について説明する。図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。同図において、半導体装置は、シリコン基板１００の表面部分に形成された、ＳＴＩ構造を形成する素子分離絶縁膜１０１を有する。素子分離絶縁膜１０１は、シリコン基板１００を複数の素子形成領域に区画している。各素子形成領域のシリコン基板１００の表面部分には、一対のソース・ドレイン拡散領域１０３が形成され、ソース・ドレイン拡散領域１０３には、エクステンション拡散領域（Ｅｘｔ領域）１０２が付属しており、また、表面に形成された金属シリサイド層１０４を介して、図示しないソース・ドレインコンタクト層に接している。

ゲート電極（電極シリサイド層）１２１は、パターン化された電極シリコン層の全体が金属シリサイド層となるシリサイド化反応によって形成されたフルシリサイド化ゲート電極として構成され、ゲート絶縁膜１１０を介してシリコン基板１００のチャネル領域に対向している。ゲート電極１２１の側方には、隙間（空隙）２１１を介してゲート電極１２１に対向する側壁絶縁膜２２０が形成されており、空隙２１１の底部には、ゲート電極１２１とシリコン基板１００とを隔てる絶縁物であるスペーサー２１０が形成されている。

図３（ａ）〜（ｄ）を参照して、本発明の一実施形態に係る半導体装置の製造プロセスを説明する。同図（ａ）は、図１の半導体装置を、その製造プロセスにおける一工程段階で示す断面図である。シリコン基板１００の表面部分に、まず素子分離絶縁膜１０１を形成し、素子分離絶縁膜１０１によって素子形成領域を区画する。素子形成領域のシリコン基板１００上に、ゲート絶縁膜１１０を形成し、その上に、パターニングされた電極シリコン層１２０が形成されている。電極シリコン層１２０の上部にマスク層１３０を形成し、また、電極シリコン層１２０の側面には、第１の側壁絶縁膜（酸化膜）を構成するスペーサー２１０、及び、第２の側壁絶縁膜（酸化膜）２２０を形成する。

シリコン基板１００の表面部分には、スペーサー２１０と電極シリコン層１２０をマスクとして、不純物をイオン注入してＥｘｔ領域１０２を形成し、また、第２の側壁絶縁膜２２０、スペーサー２１０、及び、電極シリコン層１２０をマスクとして、不純物をイオン注入してソース・ドレイン拡散領域１０３を形成する。ソース・ドレイン拡散領域１０３の表面部分には、薄い金属シリサイド層１０４が形成されている。上記トランジスタ構造を含むシリコン基板１００の全体を覆うように層間絶縁膜３１０を形成し、ＣＭＰなどの手法で平坦化し、電極シリコン層１２０を覆うマスク層１３０の表面を覆う層間絶縁膜３１０を除去する。図３（ａ）は、この工程段階で半導体装置を示している。

その後、ウェットエッチングなどによって、マスク層１３０を除去し、次いで第１の側壁絶縁膜を構成するスペーサー２１０の底部を残し、その上部部分を除去する。これによって、電極シリコン層１２０と第２の側壁絶縁膜（以下、単に側壁絶縁膜と呼ぶ）２２０との間に空隙２１１を形成する。残存しているスペーサー２１０の高さを、ゲートシリコン層のパターン幅、つまり、ゲート長以下にする。その後、基板全面に金属層４００を成膜することにより、図３（ｂ）の構造を得る。

図３（ｃ）は、図３（ｂ）の状態から、金属組成比の高いシリサイド電極を形成した後の状態を示す。金属層４００をシリサイド化することにより、電極シリコン層１２０を電極シリサイド層１２１とする。このとき、電極材料は、体積膨張を起こす。従って、ゲート電極の側面に存在する空隙２１１の体積が減少する。空隙２１１の体積によっては、電極シリサイド層１２１と側壁絶縁膜２２０とが接する部分が形成される場合があるものの、側壁絶縁膜２２０の破壊が抑制される。これによって、金属組成比が高い電極シリサイド層１２１が、側壁絶縁膜２２０の破壊を伴うことなく形成される。形成された電極シリサイド層１２１は、スペーサー２１０が残されている底部付近の高さ位置では、その幅がゲート長と等しく、また、スペーサーが除去されて空隙２１１が形成された上部の高さ位置では、その幅がゲート長よりも広い形状となり、全体として略Ｔ字の形状となる。

その後、図３（ｄ）に示すように、ゲート電極構造の全体を覆うように、上部の層間絶縁膜３１０を堆積する。空隙２１１が残っている場合は埋め込み性が比較的に低いプロセス条件で、上部の層間絶縁膜３１０を堆積し、電極シリサイド層１２１と側壁絶縁膜との間に、空隙２１１をできるだけ残した状態で成膜する。その後、層間絶縁膜３１０のエッチング等を行い、また、層間絶縁膜３１０の上部に配線を形成する。

従来の置換型ゲート構造では、金属組成比が高いシリサイド電極を形成すると、ゲート電極の側面に側壁絶縁膜が接して形成されているため、シリサイド化による電極材料の体積膨張によって、側壁絶縁膜やシリコン基板に圧力がかかり、側壁絶縁膜が破壊され、或いは、チャネル領域に引っ張り歪みが発生する。しかし、本実施形態の構造によると、ゲート電極と側壁絶縁膜との間に、空隙が存在するため、シリサイド化時に電極材料が膨張しても大きな圧力は発生せず、側壁絶縁膜の破壊やチャネル領域の引っ張り歪みが発生しない。

また、シリサイド化後に空隙２１１が残っている場合は上部の層間絶縁膜３１０の成膜時に、空隙２１１を残すようなプロセス条件を採用するので、層間絶縁膜３１０の形成以降の配線工程で、熱負荷により電極が熱膨張を起こしても側壁絶縁膜２２０の破壊が防止できる。また製品として動作させている場合においても、発熱による電極の熱膨脹による特性の劣化を防止し、或いはこれを抑制できる。
次に、図４（ａ）〜（ｄ）を参照して、上記実施形態の変形例１を説明する。図４（ａ）は、ＦＥＴを覆う層間絶縁膜３１０をＣＭＰ法で研磨して、ゲート電極上の層間絶縁膜３１０の部分を除去した時点での断面図である。本変形例では、側壁絶縁膜２２０を、スペーサー２１０と接する領域２２０ａとその他の領域２２０ｂとに分け、領域２２０ａとスペーサー２１０とが同じ材質で形成され、他の領域２２０ｂがこれとは異なる材質で形成されている点において、先の実施形態の構成と異なる。側壁絶縁膜２２０を形成するエッチバックでは、領域２２０ａと領域２２０ｂとを一括でエッチバックしても個別にエッチバックしてもよい。

双方の領域２２０ａ及び２２０ｂを一括でエッチバックすることで得られる構造を図４（ａ）に示している。同図の場合には、側壁絶縁膜の一部領域２２０ａがＬ字型になるため、Ｅｘｔ領域１０２上に２２０ａと２２０ｂとが積層された構造が形成される。図４（ｂ）は、領域２２０ａと領域２２０ｂとを個別にエッチバックした場合に得られる構造を示す。この場合には、領域２２０ｂとＥｘｔ領域１０２との間には領域２２０ａが存在しない。

図４（ａ）及び（ｂ）に示した構造から、スペーサー２１０を除去し、ゲート電極の側面に空隙を形成した状態を、それぞれ図４（ｃ）及び（ｄ）に示す。図４（ａ）及び（ｂ）に示した構造では、スペーサー２１０を除去してゲート電極の側面に空隙を形成する際に、側壁絶縁膜の一部領域２２０ａも同時に除去される。そのためＥｘｔ領域１０２の縁部位置をスペーサー２１０の膜厚で規定し、ゲート電極側面の空隙２１１の幅は、スペーサー２１０と領域２２０ａの幅の合計で規定することが出来る。

ゲート電極の膨張による側壁絶縁膜の破壊を防止するためには、ゲート電極側面に接する空隙２１１の幅が広い方が好ましい。しかし空隙２１１の幅を広くするためにスペーサー２１０を厚くすると、スペーサー２１０及び電極シリコン層１２０をマスクとして形成するＥｘｔ領域１０２の縁部がゲート電極の縁部から離れるため、トランジスタを動作させる閾電圧が高くなる、或いは、閾電圧のゲート長依存性が大きくなるといった問題が発生する。実施形態の変形例３では、このＥｘｔ領域１０２の縁部位置を、薄いスペーサー２１０の膜厚で設計し、側壁絶縁膜２２０の破壊を防止する空隙２１１の幅を、スペーサー２１０と側絶縁膜壁の一部領域２２０ａの厚さの合計で設計する構成を採用する。このため、空隙２１１の幅を十分に広くとっても、Ｅｘｔ領域１０２の縁部が必要以上にゲート電極の縁部から離れることがない。また、ゲート絶縁膜１１０を、スペーサー２１０及び側壁絶縁膜２２０の一部領域２２０ａの下部に残すことにより、変形例１で得られる効果を複合させることも可能である。

次に実施形態の変形例２を示す。図５（ａ）は、この変形例２における、ゲート電極上の層間絶縁膜３１０を除去した時点でのＦＥＴの断面図である。実施形態と異なる点は、スペーサー２１０が、ゲート電極に接する領域２１０ａと、領域２１０ａと側壁絶縁膜２２０とに挟まれた領域２１０ｂとからなり、領域２１０ａと領域２１０ｂの材質が異なる点である。

図５（ａ）の構造から、スペーサー２１０の一部領域２１０ｂの除去を行い、側壁絶縁膜２２０の破壊を防止するための空隙２１１を形成した後の状態を図５（ｂ）に示す。このステップでは、空隙２１１と電極シリコン層１２０との間に、スペーサーの一部領域２１０ａが存在する。その後、電極シリコン層１２０が金属シリサイドになり、電極材料が膨張した状態を図５（ｃ）に示す。電極シリコン層１２０が膨張し、電極シリサイド層１２１になることによって、電極シリコン層１２０に接しているオフセットスペーサーの一部２１０ａが破壊される。しかし、領域２１０ａと側壁絶縁膜２２０との間には、空隙２１１が存在するため、側壁絶縁膜２２０が破壊されることはない。

上記変形例２では、以下の効果が得られる。一般に、ゲート絶縁膜１１０の縁部ではゲート加工時のダメージや、材質的な不連続のために、異常リーク電流が発生しやすい。特に、ゲート縁部に接するスペーサー２１０の材質によっては、異常リーク電流が大きくなる。一般的には、スペーサーにＳｉＮを用いると異常リーク電流が多く、ＳｉＯ_２を用いると異常リーク電流が少なくなることが知られている。そのため、異常リーク電流抑制の観点から、スペーサー２１０に用いる材料が制限される。

一方、側壁絶縁膜の破壊防止や、チャネル領域への引っ張り歪みの緩和のためにスペーサー２１０を除去する際には、側壁絶縁膜や層間絶縁膜との間で選択性の高いエッチング条件で除去することが必要になる。そのため、側壁絶縁膜、層間絶縁膜などとのエッチ選択性の観点からも、スペーサー２１０に用いる材料に制限があり、異常リーク電流抑制からの観点による材料制限との両立が難しい。

しかし、上記変形例２の構造を用い、スペーサー２１０を、異常リーク電流を抑制するのに適した領域２１０ａと、側壁絶縁膜２２０及び層間絶縁膜３１０と選択性良く除去できる領域２１０ｂとを分けることにより、スペーサーの材料選択の困難さを解消できる。また、変形例２においても、変形例１と同様に、スペーサー２１０ａ、２１０ｂの下部にゲート絶縁膜１１０を残すことによって、変形例１の効果と複合させることが可能である。

以下、上記実施形態及び変形例の半導体装置の製造方法を採用した実施例のプロセスについて説明する。

図６（ａ）〜図８（ｋ）は、本発明の上記実施形態を採用した実施例１の製造方法における、ＭＯＳＦＥＴの作製工程段階を順次に示す断面図である。まず、図６（ａ）に示すように、シリコン基板１００の表面部分にＳＴＩ(Shallow Trench Isolation)構造を形成する素子分離絶縁膜１０１を作製した。次に、素子分離絶縁膜１０１に囲まれた領域にイオン注入を行ってチャネル領域を形成し、その上にゲート絶縁膜１１０、電極シリコン層１２０、及び、マスク層１３０を順次に堆積した（図６（ｂ））。ゲート絶縁膜１１０には、金属酸化物、金属シリケート、金属酸化物、又は、金属シリケートに窒素が導入された高誘電率絶縁膜が好ましい。より好ましくはＨｆ又はＺｒを用いたシリケートの窒化物である。これは高温の熱処理に対して安定であると同時に、膜中の固定電荷の少ない膜が得られ易いためである。さらに、高誘電率ゲート絶縁膜のゲート電極と接する側に、Ｈｆ又はＺｒをより多く含む層を有することが好ましい。ゲート電極とこれに接する高誘電率膜との組合せにより、ＭＯＳＦＥＴの閾電圧が決定されるためである。また、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板の界面にシリコン酸化膜又はシリコン酸窒化膜を導入しても良い。より好ましくは、ＨｆＳｉＯＮ膜を、シリコン酸化膜、又は、シリコン酸窒化膜上に成膜する。

本実施例では、ゲート絶縁膜中のＨｆ濃度が深さ方向で変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、シリコン基板１００とゲート絶縁膜１１０の界面付近がシリコン熱酸化膜の組成となっているＨｆＳｉＯＮを用いた。このようなＨｆＳｉＯＮ膜を得るために、まず、１．９ｎｍ厚のシリコン熱酸化膜を形成した後、０．５ｎｍ厚のＨｆをロングスロースパッタ法で堆積し、酸素中で５００℃、１分の熱処理、及び、窒素中で８００℃、３０秒の熱処理の２段階熱処理を行うことにより、Ｈｆを下地のシリコン酸化膜中へ固相拡散させて、ＨｆＳｉＯ膜を形成した。その後、ＮＨ_３雰囲気中で９００℃、１０分の窒化アニールを行い、ＨｆＳｉＯＮ膜を得た。電極シリコン層は、ＣＶＤ法による厚さ８０ｎｍの多結晶シリコンを用いた。後の工程でシリサイド電極を形成するため、この層にはシリコンが用いられる。或いは、シリコン含有率の高い層が用いられる。電極シリコン層１２０には、リンやボロンなどの不純物を添加し、或いは、ゲルマニウムなどを導入する。マスク層１３０には、ＣＶＤ法で形成した１００ｎｍ厚のＳｉＯ_２を用いた。マスク層１３０は、サリサイド工程で、ソース・ドレイン拡散領域１０３のシリサイド化を行う際に、電極シリコン層１２０のシリサイド化を防ぐためのものである。従って、ＳｉＯ_２に限らず、ＳｉＮやこれらの積層構造でも構わない。

図６（ｂ）の構造から、フォトレジストの塗布、露光、及び、現像によりマスクを形成し、そのマスクを用いてドライエッチングを行うといった通常の手法によるパターンニングを行い、ゲート絶縁膜１１０、電極シリコン層１２０及びマスク層１３０をゲート電極形状に形成し、図６（ｃ）の構造を得た。

次に、ウェハ全面に１０ｎｍ厚のＳｉＮ膜を成膜し、これをエッチバックして電極シリコン層１２０などの側面に、厚さ１０ｎｍのスペーサー２１０を形成した。スペーサー２１０の厚みは、電極シリコン層１２０のシリサイド化による体積膨脹を吸収する緩衝空間の厚みを規定するので、破壊が起こるゲートパターンのうち最も長いゲート長の１３％以上の厚さにする。本実施例では、電極シリコン層１２０の厚さが８０ｎｍであるため、８０ｎｍ以下のゲート長から破壊が発生し始める。そのため、スペーサー２１０の厚さは１０ｎｍ以上にする。この電極シリコン層１２０とスペーサー２１０とをマスクとして、不純物のイオン注入を行い、Ｅｘｔ領域１０２を自己整合的に形成した（図６（ｄ））。

次にＳｉＯ_２膜を成膜し、これをエッチバックして側壁絶縁膜２２０を形成し、この状態で、不純物のイオン注入を再度行い、活性化アニールを経て、ソース・ドレイン拡散領域１０３を形成した（図７（ｅ））。

次に、厚さ１０ｎｍの金属層をスパッタにより全面に堆積し、サリサイド技術により、電極シリコン層１２０、側壁絶縁膜２２０、及び、素子分離絶縁膜１０１をマスクとして、ソース・ドレイン拡散領域１０３のみに、厚さ約２０ｎｍのシリサイド層１０４を形成した（図７（ｆ））。このシリサイド層１０４は、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。Ｎｉシリサイドに代えて、ＣｏシリサイドやＴｉシリサイドを用いてもよい。また、電極シリコン層１２０の上部には、マスク層１３０が形成されているため、この工程で電極シリコン層１２０がシリサイド化されることはない。

次に、図７（ｇ）に示すように、ＣＶＤ(Chemical Vapor Deposition)法によって、ＳｉＯ_２の層間絶縁膜３１０を形成した。この層間絶縁膜３１０を、ＣＭＰ技術によって図７（ｈ）に示すように平坦化し、さらに、層間絶縁膜３１０のエッチバック、及び、マスク層１３０の除去を行うことで、電極シリコン層１２０を露出させた。その後、スペーサー２１０を選択エッチングして、図８（ｉ）に示すように、電極シリコン層１２０と側壁絶縁膜２２０の間に、厚さ１０ｎｍの空隙２１１を形成した。

次に、図８（ｊ）に示すように、電極シリコン層１２０をシリサイド化させる金属層４００を堆積した。このとき、金属層４００は、電極シリコン層１２０とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂや、それらの合金などから選択できる。選択する金属としては、ソース・ドレイン拡散領域１０３に既に形成されているシリサイド層の抵抗値がそれ以上高くならない温度で、電極シリコン層１２０を完全にシリサイド化できる金属が好適である。例えば、ソース・ドレイン拡散領域１０３にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合には、Ｎｉダイシリサイド（ＮｉＳｉ_２）化により寄生抵抗が高くなることを防ぐために、その後のプロセス温度を５００℃以下にする。本実施例では、５００℃以下でシリサイド化が十分進行するＮｉを用いた。この工程でのＮｉ膜厚は、電極シリコン層１２０とＮｉとが十分反応してシリサイド化した時に、ゲート絶縁膜１１０に接している側の組成が、Ｎｉ_ｘＳｉ_１−ｘ（０．５≦ｘ＜１）となるような膜厚を設定する。好ましくは、シリサイド化反応後のシリサイド膜がＮｉ_３Ｓｉ相を主成分として含むような膜厚を設定する。Ｎｉ_３Ｓｉ相を主成分として含むシリサイドのＨｆＳｉＯＮ上の仕事関数が４．８ｅＶに設定できるためである。本実施例では、ＤＣマグネトロンスパッタ法により室温で、Ｎｉを１３０ｎｍ成膜した。

次に、電極シリコン層１２０をシリサイド化させる熱処理を行った。この熱処理は、金属層の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜１１０上の電極シリコン層１２０を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散領域１０３に形成されているシリサイド層１０４が高抵抗にならない温度で行う必要がある。本実施例では、ソース・ドレイン拡散領域１０３に形成されているシリサイドと、ゲート電極上に形成するシリサイドが共にＮｉであることから、熱処理の条件は、窒素ガス雰囲気中で４５０℃、２分とした。ソース・ドレイン拡散領域１０３に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、シリサイド電極は、Ｎｉ／（Ｎｉ＋Ｓｉ）組成比が０．７５であるＮｉ_３Ｓｉ相がメインとなる、ＮｉＳｉ相との混合相であることが、Ｘ線回折（ＸＲＤ）測定及びラザフォード後方散乱（ＲＢＳ）測定により確認された。このシリサイド化では、電極材料の体積はおよそ２倍に膨脹するものの、ゲート電極と側壁絶縁膜との間に空隙２１１を形成しているため、側壁絶縁膜２２０の破壊は発生しない。

熱処理においてシリサイド化反応しなかった余剰のＮｉ膜及びＴｉＮ膜は、硫酸過酸化水素水溶液を用いてウェットエッチング除去した（図８（ｋ））。その後、埋め込み性が低いプロセス条件を用いたＣＶＤ法により、空隙２１１を残したまま層間絶縁膜を形成した。

実施例１では、以上のような工程により、微細ゲートにおいてＮｉ組成比の高いシリサイド電極をゲート側壁絶縁膜２２０の破壊を伴うことなく作製できた。

図９（ａ）〜図１０（ｈ）は、変形例１の製造方法を採用した実施例２によるＭＯＳＦＥＴの作製工程を示した断面図である。まず実施例１と同様に、図９（ａ）に示すように、素子分離絶縁膜１０１、及び、チャネル領域を形成し、その上にゲート絶縁膜１１０、電極シリコン層１２０、及び、マスク層１３０を形成した。

図９（ａ）の構造から、フォトレジストの塗布、露光、及び、現像によりマスクを形成し、そのマスクを用いたドライエッチングといった通常の手法によるパターンニングを行い、ゲート電極を形成し、実施例１と同様に図９（ｂ）の構造を得た。

次に、５ｎｍ厚のＳｉＮスペーサー２１０を形成し、Ｅｘｔ領域１０２を形成するために不純物のイオン注入を行い、図９（ｃ）の構造を得た。続いて、５ｎｍ厚のＳｉＮ層とＳｉＯ_２層を積層し、これをエッチバックして、図９（ｄ）に示す側壁絶縁膜２２０を形成した。側壁絶縁膜２２０は、ＳｉＮ領域層２２０ａとＳｉＯ２領域層２２０ｂとから成る２層構造を持つ。その後、ソース・ドレイン拡散領域１０３を形成し、サリサイド工程によってソース・ドレイン拡散領域１０３にのみ、Ｎｉシリサイド層１０４を形成し、図１０（ｅ）に示す構造を得た。

その後、ＳｉＯ_２の層間絶縁膜３１０を形成し、この層間絶縁膜３１０をＣＭＰで研磨し、更にマスク層１３０のエッチングを行うことで、電極シリコン層１２０を露出させ、図１０（ｆ）に示す構造を得た。その後、図１０（ｇ）に示すように、ＳｉＮからなるスペーサー２１０と側壁絶縁膜２２０の一部領域２２０ａを選択エッチングして、電極シリコン層１２０と側壁絶縁膜２２０との間に、厚さ１０ｎｍの空隙２１１を形成した。本構造では、ＳｉＮスペーサー２１０の厚さは５ｎｍであるが、側壁絶縁膜２２０の一部領域２２０ａにＳｉＮを用いたので、スペーサー２１０の膜厚よりも厚い空隙２１１を形成することが出来る。また、本実施例と実施例２とを組み合わせ、スペーサー２１０及びＳｉＮ層から成る側壁絶縁膜の一部領域２２０ａと、シリコン基板１００との間にゲート絶縁膜１１０を残し、スペーサー２１０と側壁絶縁膜の一部領域２２０ａを全て除去することも可能である。

図１０（ｇ）の構造から、１３０ｎｍ厚のＮｉ膜を堆積し、窒素ガス雰囲気中で４５０℃、２分の熱処理を行って、電極シリコン層をシリサイド化させた。これによって、図１０（ｈ）に示すように、微細ゲートにおいて、Ｎｉ組成比が高いシリサイド電極１２１を、側壁絶縁膜の破壊を伴うことなく形成できた。

図１１（ａ）〜図１２（ｇ）は、変形例２の製造方法を採用した実施例３によるＭＯＳＦＴの作製工程を順次に示す断面図である。まず実施例１と同様の工程により、図１１（ａ）に示すように、素子分離絶縁膜１０１、及び、チャネル領域を形成し、その上に、ゲート絶縁膜１１０、電極シリコン層１２０、及び、マスク層１３０を形成した。

図１１（ａ）の構造から、フォトレジストの塗布、露光、及び、現像によりマスクを形成し、このマスクを用いるドライエッチングといった通常の手法によるパターンニングを行い、ゲート電極を形成し、実施例１と同様に、図１１（ｂ）の構造を得た。

次に、２ｎｍ厚のＳｉＯ_２層と１０ｎｍ厚のＳｉＮ層の２層構造からなるスペーサー２１０を形成し、図１１（ｃ）に示す構造を得た。スペーサー２１０は、電極及びゲート絶縁膜１１０に接している領域２１０ａが２ｎｍ厚のＳｉＯ_２で、他の領域２１０ｂが１０ｎｍ厚のＳｉＮである。ＨｆＳｉＯＮゲート絶縁膜１１０の端面は、ＳｉＯ_２の領域２１０ａで覆われているため、ＳｉＮで覆われている場合に発生するような異常リーク電流は抑制される。続いてＥｘｔ領域１０２、側壁絶縁膜２２０、及び、ソース・ドレイン拡散領域１０３を形成し、サリサイド工程によってソース・ドレイン拡散領域１０３にのみ、Ｎｉシリサイド層１０４を形成し、図１１（ｄ）に示す構造を得た。

次に、ＳｉＯ_２の層間絶縁膜３１０を形成し、この層間絶縁膜３１０のＣＭＰ、及び、マスク層１３０のエッチングを行うことで、電極シリコン層１２０を露出させ、図１２（ｅ）に示す構造を得た。その後、ＳｉＮを選択エッチングして、スペーサーの一部領域２１０ｂを除去し、２ｎｍ厚のＳｉＯ_２膜２１０ａを介して、電極シリコン層１２０と側壁絶縁膜２２０との間に、厚さ１０ｎｍの空隙２１１を形成した（図１２（ｆ））。

次に、厚さ１３０ｎｍのＮｉ膜を堆積し、窒素ガス雰囲気中で、４５０℃、２分の熱処理を行って、電極シリコン層１２０をシリサイド化させ、図１２（ｇ）の構造を得た。この時、電極材料の体積膨脹が発生し、２ｎｍ厚のＳｉＯ_２膜２１０ａは破壊される。しかし、その外側に１０ｎｍ厚の空隙２１１があるため、側壁絶縁膜２２０が破壊されることはない。上記の工程を経て、微細ゲートにおいて、Ｎｉ組成比が高いシリサイド電極を、側壁絶縁膜の破壊を伴うことなく形成した。

上記実施形態及び実施例では、トランジスタ形成プロセスにおいて、電極シリコン層１２０上のＳｉＯ_２マスク層１３０を除去した後に、電極シリコン層１２０に隣接する側壁絶縁膜の一部を除去し、予め空隙を形成しておくことで、電極のシリサイド化による体積膨張が起こっても側壁絶縁膜２２０に圧力がかからず、チャネル領域の引っ張り歪みを緩和し且つ側壁絶縁膜の破壊を防止する。

例えば、従来構造で、シリサイド電極がＮｉｘＳｉの場合には、Ｎｉ組成比を７５％にすることでＮｉＳｉでは４．６ｅＶだった仕事関数を４．９ｅＶまで変化することが知られている。しかし、置換型ゲートプロセスでＮｉ_３Ｓｉを形成すると、シリサイド化時の体積膨張によって側壁絶縁膜が破壊され、デバイスを形成することが困難になる。現在のＬＳＩの集積度を考慮すると、全てのトランジスタで側壁絶縁膜が破壊されないようにすることは非常に困難であるため、Ｎｉ_３Ｓｉを用いてＬＳＩを製造することは事実上不可能であった。また、電極の形成以降の熱負荷や動作中の発熱のため発生する電極の熱膨張により、側壁絶縁膜の破壊やデバイス特性の劣化が起こるという問題もあった。

しかし、本発明によると、シリサイド化に際して、或いは、電極の温度上昇によって電極材料が膨張して発生する、電極や側壁絶縁膜にかかる圧力が解消される、或いは大幅に緩和される。このため、側壁絶縁膜の破壊を防止し、デバイス特性の劣化をも防止、或いは抑制できる。これにより金属組成比が高いシリサイド電極をＬＳＩに適用することが可能になる。

また、本発明によると、トランジスタのチャネル歪みの制御によるトランジスタ特性の劣化防止が可能になる。一般に、電極のシリサイド化によって側壁絶縁膜に圧力が加わっても、圧力が十分に大きなものでなければ側壁絶縁膜は破壊しない。しかしその場合においても、チャネル領域に引っ張り歪みがかかり、Ｐ型ＦＥＴの動作電流を低下させるという問題がある。本発明の手法を用いると、電極シリコン層に隣接して空隙が形成されているため、シリサイド化の際に体積膨張が発生しても、チャネル領域には歪みは発生しない、或いは歪みを大幅に緩和することが出来る。これにより金属組成比の高いシリサイド電極をＰ型ＦＥＴに適用した場合にもデバイス特性の劣化が防止できる。

側壁絶縁膜の破壊は、電極シリコン層の全体をシリサイド化する際に、特に発生することが知られている。これは、シリサイド化に伴う電極材料の体積膨張によるもので、電極の金属組成比が高くなるにつれて体積膨張率も大きくなるため破壊しやすくなる。そこで、電極と側壁絶縁膜との間に空隙を形成し、電極材料の体積膨張をこの緩衝空間で吸収することにより、側壁絶縁膜の圧迫を防ぎ、破壊を防止する。電極の膨張率は、形成するシリサイドの組成比によって異なるものの、一般的に使用される範囲ではシリコンに対する金属の組成比はおよそ０．５〜３であり、このときのシリコンに対して生成されたシリサイドの体積比は１〜２である。そのため横方向への膨張は最大で２^１／３倍、つまり、１．２６倍である。緩衝空間はゲート側面の両側に形成されるため、その厚さはゲート長の０．１３倍あれば足りる。また、緩衝空間は電極の周囲全体に形成されている必要はない。前述のように、電極シリコン層の高さがゲート長より小さい条件では、シリサイド化による側壁絶縁膜の破壊は起こらないため、ゲート長以下の高さの範囲でシリコンが側壁絶縁膜に接して囲まれていてもよい。

上記実施形態では、空隙を含む電極構造の形成後に、電極構造を覆うように上部の層間絶縁膜を形成する。この際、埋め込み性の悪いプロセス条件を用いて成膜を行うことにより、電極と側壁絶縁膜の間の空隙を埋めずに残すことが出来る。空隙を残しておくと、それ以降の配線工程で熱負荷による側壁破壊を防止する効果や、製品としての動作時に、発熱によるゲート電極の膨脹による特性劣化を防止できる効果が得られるので、より好ましい。なお、上部の層間絶縁膜で空隙を埋めても、シリサイド化の際の側壁絶縁膜の破壊が防止できるので、本発明の効果は得られる。

本発明の実施形態及び実施例を上記のように説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。例えば目的とする閾電圧が高く、電極のＮｉ組成比を高くする必要がない場合には、スペーサーの膜厚を減らすことが可能である。また、側壁絶縁膜や層間絶縁膜には、いわゆるｌｏｗ―ｋ（低誘電率）材料を用いてもよい。更に、ＳｉＯ_２からなるスペーサーは、電極シリコン層を熱酸化して形成しても構わない。更には、上記実施形態及び変形例も複数組み合わせて実施することが可能である。

本発明の一実施形態に係る半導体装置の断面図。 シリサイドの組成比とシリサイド化に際しての電極材料の体積増加率との関係を示すグラフ。 （ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造プロセスにおける各工程段階を順次に示す断面図。 （ａ）〜（ｄ）は、実施形態の変形例１に係る半導体装置の製造プロセスにおける各工程段階を順次に示す断面図。 （ａ）〜（ｃ）は、実施形態の変形例２に係る半導体装置の製造プロセスにおける各工程段階を順次に示す断面図。 （ａ）〜（ｄ）は、実施例１の半導体装置の製造プロセスにおける各工程段階を順次に示す断面図。 （ｅ）〜（ｈ）は、実施例１の半導体装置の製造プロセスの図６に後続する各工程段階を順次に示す断面図。 （ｉ）〜（ｋ）は、実施例１の半導体装置の製造プロセスの図７に後続する各工程段階を順次に示す断面図。 （ａ）〜（ｄ）は、実施例２の半導体装置の製造プロセスにおける各工程段階を順次に示す断面図。 （ｅ）〜（ｈ）は、実施例２の半導体装置の製造プロセスの図９に後続する各工程段階を順次に示す断面図。 （ａ）〜（ｄ）は、実施例３の半導体装置の製造プロセスにおける各工程段階を順次に示す断面図。 （ｅ）〜（ｇ）は、実施例３の半導体装置の製造プロセスの図１１に後続する各工程段階を順次に示す断面図。 （ａ）〜（ｄ）は、本発明の最良の形態の半導体装置の製造プロセスにおける工程段階を順次に示す断面図。 （ａ）及び（ｂ）は、図１３の製造プロセスの変形例の工程段階を順次に示す断面図。

符号の説明

１００ シリコン基板
１０１ 素子分離絶縁膜
１０２ エクステンション拡散領域（Ｅｘｔ領域）
１０３ ソース・ドレイン拡散領域
１０４ シリサイド層
１１０ ゲート絶縁膜
１２０ 電極シリコン層
１２１ 電極シリサイド層（シリサイド電極）
１３０ マスク層
２１０ スペーサー
２１１ 空隙
２２０ 側壁絶縁膜
３１０ 層間絶縁膜
４００ 金属層

Claims (28)

1. 半導体基板上にゲート絶縁膜を介してシリコン含有層を堆積する工程と、前記シリコン含有層をパターニングしてゲート電極の形状を有する電極シリコン層を形成する工程と、少なくとも前記半導体基板の上部を覆い且つ前記電極シリコン層の表面の少なくとも一部を露出する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜から露出する電極シリコン層の表面部分を少なくとも覆う金属層を堆積する工程と、前記電極シリコン層中のシリコンと前記金属層中の金属とをシリサイド化反応させて金属シリサイド層を含むゲート電極を形成する工程とを有する半導体装置の製造方法において、
   前記電極シリコン層の側面に近接して空隙を形成し、前記シリサイド化反応においてゲート電極材料を該空隙の方向に体積膨張させることを特徴とする半導体装置の製造方法。
2. 前記シリコン含有層を堆積する工程が、シリコンを堆積する処理と、該シリコン中に不純物を導入する処理とを含む、請求項１に記載の半導体装置の製造方法。
3. 前記ゲート電極及び第１の層間絶縁膜を覆って第２の層間絶縁膜を形成する工程を更に有し、該第２の層間絶縁膜を形成する工程は、前記空隙の少なくとも一部を残すようなプロセス条件を採用する、請求項１に記載の半導体装置の製造方法。
4. 前記第１の層間絶縁膜を形成する工程に先だって、前記電極シリコン層の側面に第１の側壁絶縁膜を形成する工程と、前記第１の側壁絶縁膜と少なくとも一部の材質が異なる第２の側壁絶縁膜を前記第１の側壁絶縁膜の側面に形成する工程とを有し、前記第１の層間絶縁膜を形成する工程に後続して、前記第１の側壁絶縁膜の上部部分を除去して前記空隙を形成する工程を有する、請求項１に記載の半導体装置の製造方法。
5. 前記第１の側壁絶縁膜を形成する工程と前記第２の側壁絶縁膜を形成する工程との間、及び、前記第２の側壁絶縁膜を形成する工程と前記第１の層間絶縁膜を形成する工程との間に、それぞれ、前記半導体基板の表面部分に不純物を注入する工程を更に有する、請求項４に記載の半導体装置の製造方法。
6. 前記第２の側壁絶縁膜が、前記第１の側壁絶縁膜と隣接する部分に該第１の側壁絶縁膜と同じ材質を有する第１の領域を含み、該第１の領域は前記空隙を形成する工程で前記第１の側壁絶縁膜と共に除去されて前記空隙を形成する、請求項５に記載の半導体装置の製造方法。
7. 前記第１の側壁絶縁膜が、前記電極シリコン層に隣接する第１の領域と前記第２の側壁絶縁膜に隣接する第２の領域とを含み、前記空隙を形成する工程は、前記第２の領域を除去して空隙を形成する、請求項５に記載の半導体装置の製造方法。
8. 前記半導体基板がシリコン基板であり、前記第２の側壁絶縁膜を形成する工程に後続する不純物の注入工程と前記第１の層間絶縁膜を形成する工程との間に、前記シリコン基板の露出した表面部分のシリコンと金属とを反応させて金属シリサイド層を形成する工程を更に有する、請求項５に記載の半導体装置の製造方法。
9. 前記第１の側壁絶縁膜を形成する工程が、絶縁物を堆積する工程と該絶縁物をエッチバックする工程とを含み、該エッチバック工程は前記ゲート絶縁膜を選択的に除去する処理を含む、請求項４に記載の半導体装置の製造方法。
10. 半導体基板上にゲート絶縁膜を介して形成された、金属シリサイド層を含むゲート電極と、該ゲート電極の側面に隣接する側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜に自己整合的に形成されたソース・ドレイン拡散領域と、該ソース・ドレイン拡散領域に隣接するエクステンション拡散領域とを有するＭＩＳＦＥＴを備える半導体装置において、
    前記側壁絶縁膜が、前記ゲート電極の側面に隣接する第１の側壁絶縁膜と該第１の側壁絶縁膜の側面を覆う第２の側壁絶縁膜とを有し、前記第１の側壁絶縁膜は、前記第２の側壁絶縁膜及び前記ゲート電極の何れよりも高さが低く、且つ、前記ゲート電極の一部が上部に張り出していることを特徴とする半導体装置。
11. 前記第１の側壁絶縁膜の上部には空隙が残されている、請求項１０に記載の半導体装置。
12. 前記の残された空隙の幅が１ｎｍ以下である、請求項１１に記載の半導体装置。
13. 前記第１の側壁絶縁膜の高さ寸法が、前記ゲート電極の幅寸法よりも小さい、請求項１０に記載の半導体装置。
14. 前記第1の側壁絶縁膜の幅が、前記ゲート電極の幅の０．１３倍以上である、請求項１０〜１３の何れか一に記載の半導体装置。
15. 半導体基板上にゲート絶縁膜を介して形成された、金属シリサイド層を含むゲート電極と、該ゲート電極の側面に隣接する側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜に自己整合的に形成されたソース・ドレイン拡散領域と、該ソース・ドレイン拡散領域を囲むエクステンション領域とを有するＭＩＳＦＥＴを備える半導体装置において、
    前記側壁絶縁膜が、前記ゲート電極の側面から順次に配設された第１〜第３の側壁絶縁膜を含み、前記第１及び第２の側壁絶縁膜は、前記第３の側壁絶縁膜よりも高さが低く、且つ、前記第ゲート電極の一部が少なくとも前記第１の側壁絶縁膜の上部に張り出していることを特徴とする半導体装置。
16. 前記第１及び第２の側壁絶縁膜の上部には空隙が残されている、請求項１５に記載の半導体装置。
17. 前記の残された空隙の幅が1nm以下であることを特徴とする請求項１６に記載の半導体装置。
18. 前記第１及び第２の側壁絶縁膜の高さ寸法が、前記ゲート電極の幅寸法よりも小さい、請求項１５に記載の半導体装置。
19. 前記第1と第2の側壁絶縁膜の幅の和が、前記ゲート電極の幅の0.13倍以上である、請求項１５〜１７の何れか一に記載の半導体装置。
20. 半導体基板上にゲート絶縁膜を介して形成された、金属シリサイド層を含むゲート電極と、該ゲート電極の側面に隣接する側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜に自己整合的に形成されたソース・ドレイン拡散領域と、該ソース・ドレイン拡散領域を囲むエクステンション領域とを有するＭＩＳＦＥＴを備える半導体装置において、
    前記側壁絶縁膜が、前記ゲート電極の側面から順次に配設された第１〜第３の側壁絶縁膜を含み、前記第２の側壁絶縁膜は、前記第１及び第３の側壁絶縁膜よりも高さが低く、且つ、前記第１の側壁絶縁膜の一部が上部に張り出していることを特徴とする半導体装置。
21. 前記第２の側壁絶縁膜の上部には空隙が残されている、請求項２０に記載の半導体装置。
22. 前記の残された空隙の幅が1nm以下であることを特徴とする請求項２１に記載の半導体装置。
23. 前記第２の側壁絶縁膜の高さ寸法が、前記ゲート電極の幅寸法よりも小さい、請求項２０に記載の半導体装置。
24. 前記第1と第2の側壁絶縁膜の幅の和が、前記ゲート電極の幅の0.13倍以上である、請求項２０〜２３の何れか一に記載の半導体装置
25. 前記エクステンション拡散領域は、前記第１の側壁絶縁膜と自己整合的に形成されている、請求項１５〜２４の何れか一に記載の半導体装置。
26. 前記第３の側壁絶縁膜の底面と前記半導体基板との間には、前記第２の側壁絶縁膜の一部が介在している、請求項１５〜２５の何れか一に記載の半導体装置。
27. 前記側壁絶縁膜の少なくとも一部と前記半導体基板との間には、前記ゲート絶縁膜が介在している、請求項１０〜２６の何れか一に記載の半導体装置。
28. 前記ゲート絶縁膜が、高誘電率金属酸化物を含む、請求項１０〜２１の何れか一に記載の半導体装置。

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