KR100549001B1 - 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법 - Google Patents

Abstract

완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 실리콘 패턴 및 더미 게이트 패턴을 갖도록 형성한다. 상기 게이트 패턴의 측벽 상에 게이트 스페이서를 형성한다. 상기 게이트 패턴 및 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 더미 게이트 패턴을 선택적으로 제거하여 상기 실리콘 패턴을 노출시킨다. 상기 노출된 실리콘 패턴의 전체를 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역의 표면들에 실리사이드막을 형성한다.

실리사이드막, 더미 게이트 패턴

Description

완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법{fabrication method of a MOS transistor having a total silicide gate}

도 1a 내지 도 1e는 본 발명의 실시예에 따른 모스 트랜지스터 제조공정을 설명하기 위한 단면도들이다.

본 발명은 반도체소자 제조 분야에 관한 것으로서, 특히 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법에 관한 것이다.

반도체소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 모스 트랜지스터의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다.

상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터의 소오스/드레인 영역의 접합깊이(junction depth)를 감소시키는 것이 요구된다. 그런데, 소오스/드레인 영역의 접합깊이를 감소시키는 것은 상기 소오스/드레인 영역의 면저항을 증가시키며, 결과적으로 고성능(high performance) 트랜지스터에 요구되는 큰 구동전류를 얻지 못하게 된다. 상기 소오스/드레인 영역의 면저항 감소를 해결하는 한편, 게이트 전극의 면저항을 감소시키는 방안으로 샐리사이드(self-aligned silicede; salicide) 공정이 널리 사용되고 있다.

상기 샐리사이드 공정은 소오스/드레인 영역 및 게이트 영역의 폴리 실리콘 상부에 실리사이드막을 동시에 형성하는 공정으로 개발되어 널리 사용되고 있다. 이때, 상기 소오스/드레인 영역에 형성되는 실리사이드막의 두께는 상기 접합깊이 보다는 작아야 한다.

한편, 상기 모스 트랜지스터가 스케일 다운됨에 따라, 상기 단채널 효과 방지 및 전류 구동능력 향상을 위해 게이트 절연막의 두께는 더욱 심하게 감소되어 왔다. 게이트 절연막의 두께 감소는 상기 게이트 절연막의 커패시턴스를 증가시켜 전류 구동능력을 향상시킨다.

그러나, 상기 게이트 절연막의 두께가 감소함에 따라, 다결정 실리콘막을 게이트 전극으로 사용하는 모스 트랜지스터에서 다결정 실리콘 공핍(poly depletion)이 중요한 문제로 대두된다. 상기 다결정 실리콘 공핍층은 게이트 절연막의 전기적인 등가두께(electrical equivalent thickness)를 증가시켜 구동 전류(drive current)를 감소시킨다.

상기 다결정 실리콘 공핍(poly depletion)을 해결하기 위한 방안으로 금속 게이트를 사용하는 방안이 널리 연구되고 있다. 그러나, 상기 금속 게이트는 트랜지스터의 문턱전압(threshold voltage; Vth)을 조절하기 어렵다는 단점이 있다. 특히, 시모스(CMOS) 트랜지스터에 금속 게이트를 사용하기 위해서는 N-모스 트랜지스 터 영역 및 P-모스 트랜지스터 영역 각각의 문턱전압을 조절하여야 한다. 이를 위해 각 모스 트랜지스터에 서로 다른 금속 게이트를 사용하는 것은 공정을 복잡하게 하여 채택하기 어렵다.

상기 다결정 실리콘 공핍 및 상기 금속 게이트의 문제를 해결하기 위한 방안이 "완전 실리사이드(CoSi₂)화된 다결정실리콘: 금속 화학기계적 연마나 식각이 없는 저저항 게이트에 대한 새로운 접근(Totally Silicided (CoSi₂) Polysilicon: a novel approach to very low-resistive gate without metal CMP nor etching; IEDM 2001, p.825-828, December of 2001)" 이라는 제목의 논문으로 타벨(Tavel) 등에 의해 개시된 바 있다.

그러나, 상기 논문은, 미드갭 물질을 금속 게이트로 사용함에 따라 플랫 밴드 전압(Vfb)의 절대값 감소에 따른 문턱전압(Vth)이 증가하는 문제, 소오스/드레인 영역의 실리사이드막과 게이트 실리사이드막을 분리하여 형성하기 때문에 공정이 복잡해지는 문제가 있다. 특히, 소오스/드레인 영역의 실리사이드막과 게이트 실리사이드막을 분리하여 형성하기 위해서는 화학기계적 연마공정을 사용하여야 하는 문제가 있다.

완전 게이트 실리사이드 공정을 사용하여 소오스/드레인 영역의 실리사이드막과 게이트 실리사이드막을 동시에 형성하기 위해서는 게이트 높이를 낮출 필요가 있다. 그러나, 게이트 높이를 단순히 낮출 경우 소오스/드레인 이온 주입 공정에서 상기 이온들이 채널영역으로 주입되어, 모스 트랜지스터의 누설전류가 증가하는 문 제가 있다.

결과적으로, 다결정 실리콘 공핍 문제를 해결할 수 있는 모스 트랜지스터 제조방법을 최적화할 필요가 있다.

본 발명이 이루고자 하는 기술적 과제는, 완전한 게이트 실리사이드화 공정을 사용하여 소오스/드레인 영역의 실리사이드막과 게이트 실리사이드막을 동시에 형성하면서, 소오스/드레인 이온주입 동안 채널 이온주입을 방지할 수 있는 모스 트랜지스터 및 시모스 트랜지스터 제조방법을 제공하는 데 있다.

본 발명의 실시예들은 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 실리콘 패턴 및 더미 게이트 패턴을 갖도록 형성한다. 상기 게이트 패턴의 측벽 상에 게이트 스페이서를 형성한다. 상기 게이트 패턴 및 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 더미 게이트 패턴을 선택적으로 제거하여 상기 실리콘 패턴을 노출시킨다. 상기 노출된 실리콘 패턴의 전체를 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역의 표면들에 실리사이드막을 형성한다.

상기 더미 게이트 패턴은 실리콘 패턴에 대하여 식각 선택비를 갖는 물질막 으로 형성하는 것이 바람직하다.

상기 실리콘 패턴에 대하여 식각 선택비를 갖는 물질막은 실리콘 게르마늄막일 수 있다.

상기 활성영역 및 상기 실리콘 패턴 사이에 상기 활성영역을 가로지르는 게이트 절연막이 더 형성될 수 있다.

상기 반도체기판은 단결정 실리콘 기판, 실리콘 온 인슐레이터(SOI) 기판 또는 인장된(strained) 실리콘 기판일 수 있다.

상기 게이트 스페이서를 형성하기 전에 상기 더미 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역 및 헤일로를 형성하는 것을 더 포함할 수 있다.

상기 노출된 실리콘 패턴을 게이트 실리사이드막으로 완전히 변환시킴과 동시에 소오스/드레인 실리사이드막을 형성하는 방법을 구체적으로 설명하면 다음과 같다. 상기 노출된 실리콘 패턴을 갖는 반도체기판의 전면 상에 금속막을 형성한다. 이어, 상기 노출된 실리콘 패턴의 완전한 실리사이드화(total silicidation)가 이루어질 때까지 상기 금속막을 열처리한다. 상기 게이트 스페이서 및 소자분리막 상에 잔존하는 미반응된 금속막을 제거한다. 상기 금속막은 니켈, 코발트, 텅스텐 및 타이타늄으로 이루어진 일군의 그룹으로부터 선택된 어느 하나의 금속막 또는 적어도 두개의 합금막인 것이 바람직하다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1a 내지 도 1e는 본 발명의 일실시예에 따른 모스 트랜지스터의 제조공정을 설명하기 위한 단면도들이다.

도 1a를 참조하면, 반도체기판(10)에 소자분리막(15)을 형성하여 활성영역(A)과 소자분리영역(I)을 마련한다. 상기 반도체기판(10)은 단결정 실리콘 기판, 실리콘 온 인슐레이터(SOI) 기판 또는 인장된(strained) 실리콘 기판일 수 있다. 상기 소자분리막(15)은 STI(shallow trench isolation) 공정으로 형성할 수 있다. 상기 활성영역 상에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30)은 반도체기판(10)의 열산화공정에 의해 형성될 수 있다. 상기 게이트 절연막(30)을 갖는 반도체기판 전면 상에 실리콘막(35)을 형성한다. 상기 실리콘막(35) 상에 더미 게이트막(40)을 형성한다. 상기 더미 게이트막(40)은 실리콘 게르마늄으로 형성하는 것이 바람직하다.

도 1b를 참조하면, 상기 더미 게이트막(40), 실리콘막(35) 및 게이트 절연막(30)을 차례로 패터닝하여, 상기 활성영역(A)을 가로지르는 더미 게이트 패턴(40a), 실리콘 패턴(35a) 및 게이트 절연막 패턴(30a)을 형성한다. 상기 더미 게이트 패턴(40a) 및 실리콘 패턴(35a)은 게이트 패턴(43)을 구성한다.

도 1c를 참조하면, 상기 게이트 패턴(43)을 이온주입 마스크로 사용하여 상활성영역들(A)내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역(S1) 및 헤일로들(halo, H)을 형성한다. 상기 헤일로들(H)은 단채널 효과를 방지하기 위해 사용되는 것으로 상기 엘디디 소오스/드레인 영역(S1)과 반대 형의 불순물을 이온 주입하여 형성한다. 상기 게이트 패턴(43) 및 게이트 절연막 패턴(30a)의 측벽을 덮는 게이트 스페이서(45)를 형성한다. 상기 게이트 패턴(43) 및 게이트 스페이서(45)를 이온주입 마스크로 이용하여 상기 활성영역(A)내에 불순물 이온들을 주입하여 소오스/드레인 영역(S2)을 형성한다.

도 1d를 참조하면, 상기 더미 게이트 패턴(40a)을 선택적으로 제거하여 상기 실리콘 패턴(35a)을 노출시킨다. 상기 더미 게이트 패턴(40a)이 실리콘 게르마늄(SiGe)막으로 형성되고 상기 게이트 스페이서(45)가 실리콘 산화막 또는 실리콘 질화막으로 형성되는 경우에, 상기 더미 게이트 패턴(40a)은 암모니아수, 과산화수소, 탈이온수, 질산, 초산 및 불산의 혼합용액을 사용하여 선택적으로 제거할 수 있다. 상기 노출된 실리콘 패턴(35a)을 갖는 반도체기판의 전면 상에 금속막(50)을 형성한다. 그 결과, 상기 노출된 실리콘 패턴(35a) 상에 상기 금속막(50)이 형성된다. 또한, 소오스/드레인 영역들(S2)의 표면상에 상기 금속막(50)이 형성된다. 상기 금속막(50)은 니켈(Ni), 코발트(Co), 텅스텐(W) 및 타이타늄(Ti) 막으로 이루어진 일군으로부터 선택된 하나의 금속막 또는 적어도 두개의 합금막으로 형성할 수 있다.

도 1e를 참조하면, 상기 금속막(50)이 형성된 반도체기판을 열처리하여 상기 노출된 실리콘 패턴(35a)이 완전히 변환된(fully converted) 게이트 실리사이드막(35b)을 형성한다. 이때, 상기 소오스/드레인 영역(S2)의 표면에 소오스/드레인 실리사이드막(S3)을 함께 형성한다. 게이트 실리사이드막(35b)과 소오스/드레인 실리사이드막(S3)을 동시에 형성하여도, 상기 실리콘 패턴들(35a)의 두께가 얇으므로 상기 소오스/드레인 영역(S2)의 접합(junction)이 파괴되지 않는다.

상기 실리사이드막들(35b 및 S3)이 형성된 후, 상기 게이트 실리사이드막(35b)과 상기 소오스/드레인 실리사이드막(S3)이 전기적으로 절연되도록 상기 게이트 스페이서(45) 및 소자분리막(15) 상에 잔존하는 미반응된(unreacted) 금속막을 제거한다. 이때, 상기 실리사이드막들(35b 및 S3) 상부에 잔존하는 미반응된 금속막도 함께 제거된다.

전술한 바와 같이 이루어지는 본 발명은, 완전한 게이트 실리사이드화 공정을 사용하여 소오스/드레인 영역의 실리사이드막과 게이트 실리사이드막을 동시에 형성하면서, 소오스/드레인 이온주입 동안 채널 이온주입을 방지할 수 있는 모스 트랜지스터 및 시모스 트랜지스터 제조방법을 제공한다. 따라서 단채널 효과 및 다결정 실리콘 공핍을 줄일 수 있게 된다. 결과적으로, 고집적이 가능하면서 소자 성능이 우수한 모스 트랜지스터 및 시모스 트랜지스터를 구현할 수 있다.

Claims (8)

1. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,

   상기 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 실리콘 패턴 및 더미 게이트 패턴을 갖도록 형성되고,

   상기 게이트 패턴의 측벽 상에 게이트 스페이서를 형성하고,

   상기 게이트 패턴 및 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하고,

   상기 더미 게이트 패턴을 선택적으로 제거하여 상기 실리콘 패턴을 노출시키고,

   상기 노출된 실리콘 패턴의 전체를 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역의 표면들에 실리사이드막을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
2. 제 1 항에 있어서,

   상기 더미 게이트 패턴은 상기 실리콘 패턴에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
3. 제 2 항에 있어서,

   상기 실리콘 패턴에 대하여 식각 선택비를 갖는 물질막은 실리콘 게르마늄막으로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
4. 제 1 항에 있어서,

   상기 활성영역 및 상기 실리콘 패턴 사이에 상기 활성영역을 가로지르는 게이트 절연막을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
5. 제 1 항에 있어서,

   상기 반도체기판은 단결정 실리콘 기판, 실리콘 온 인슐레이터(SOI) 기판 또는 인장된(strained) 실리콘 기판인 것을 특징으로 하는 모스 트랜지스터 제조방법.
6. 제 1 항에 있어서,

   상기 게이트 스페이서를 형성하기 전에 상기 더미 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역 및 헤일로를 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
7. 제 1 항에 있어서,

   상기 노출된 실리콘 패턴을 게이트 실리사이드막으로 완전히 변환시킴과 동 시에 소오스/드레인 실리사이드막을 형성하는 것은

   상기 노출된 실리콘 패턴을 갖는 반도체기판의 전면 상에 금속막을 형성하고,

   상기 노출된 실리콘 패턴의 완전한 실리사이드화(total silicidation)가 이루어질 때까지 상기 금속막을 열처리하고,

   상기 게이트 스페이서 및 상기 소자분리막 상에 잔존하는 미반응된 금속막을 제거하는 것을 포함하는 모스 트랜지스터 제조방법.
8. 제 7 항에 있어서,

   상기 금속막은 니켈, 코발트, 텅스텐 및 타이타늄으로 이루어진 일군의 그룹으로부터 선택된 어느 하나의 금속막 또는 적어도 두개의 합금막인 것을 특징으로 하는 모스 트랜지스터 제조방법.

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