JP2006128427A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Abstract

【課題】ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイドのみからなるゲート電極を備え、既存プロセスとのインテグレーション性が高い、コスト的にも優位性がある電界効果トランジスタからなる半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極１９と、前記ゲート電極１９を挟んでエレベーテッド構造を有するソース・ドレイン８とからなる半導体装置の製造方法であって、前記ゲート電極１９を金属シリサイド化する工程を含むことを特徴とする。
【選択図】図１２

Description

本発明は、半導体装置の中でも、特に金属シリサイド膜のみからなるゲート電極を持つ高速動作が可能な電界効果トランジスタ（ＭＩＳＦＥＴ又はＭＯＳＦＥＴ）からなる半導体の製造方法及び半導体装置に関するものである。
近年、半導体集積回路装置（以下、単に「半導体装置」と記す。）の微細化に伴い、半導体素子の電極の微細化も進んでいる。この半導体素子の駆動能力向上のために、ゲート電極、ソース領域、及びドレイン領域の表面に金属シリサイド化物を形成して、これらの領域と上層配線との接触抵抗を低減するために、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイド化物が用いられている。この金属シリサイド化物を形成するために、ゲート電極の側面をサイドウォールスペーサで覆い、基板上に金属膜を堆積させて熱処理を行うことにより、ゲート電極、ソース領域及びドレイン領域上に、自己整合的に金属シリサイド化物を形成することができる。
このゲート電極には、その一部がシリサイド化されたポリシリコン電極を用い、また、微細化に伴うゲート絶縁膜の薄膜化によって、Ｂ（ボロン）等のイオン注入時に基板への突き抜けが問題となる。このＢの突き抜けを防ぐためＢ濃度を低くすると、ゲート電極に空乏化が生ずるという問題がある。この問題を解決するため、ポリシリコン電極の代わりに、空乏化が起こらないメタルゲートが提案されている。メタルゲートを導入することで、空乏化の解消と共にゲート電極の低抵抗が実現でき、ゲート電極による低信号遅延と低電力化が可能になる。
メタルゲートの製造方法として、ポリシリコンの代わりにスパッタリング法によりメタルを成膜し、そのメタルをゲート電極の形状にパターニングする方法と、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を用いたダマシン（Ｄａｍａｓｃｅｎｅ）ゲートプロセス方法が提案されている。電極材料以外は現在のポリシリコン電極の形成プロセスと同様のスパッタリング法の場合は、メタル電極加工の困難、表面への物理ダメージにより絶縁膜特性が劣化、活性化処理によるゲート絶縁膜やゲート電極の信頼性の問題などが多いため、実現する可能性が低い。
しかし、ダマシンゲートプロセスの場合は、層間絶縁膜で覆われたトランジスタ部分をＣＭＰによって平坦化した後、ダミーゲート部分を選択的に除去し、ゲート絶縁膜を形成する。次に、ゲート電極として、例えば、メタル膜（ＴｉＮ、ＷＮ、ＴａＮ、Ｗ等）を成膜し、次に、ＣＭＰによって平坦化することにより、メタル電極が形成される。ところが、ゲート電極として同様のメタル膜を用いた場合には、ゲート電極の仕事関数がｎ型とｐ型ＭＯＳＦＥＴとで等しくなる。例えば、ポリシリコンゲートの場合は、それぞれＢとＰ（リン）を注入することで、ｎ型の仕事関数は４．０５ｅＶ、ｐ型の仕事関数は５．１７ｅＶとなる。そのため、同様のメタル膜を用いると、しきい値電圧を調整することが非常に難しくなる。そのため、ゲート電極としてｎ型とｐ型とで異なる金属材料を用いた、デュアルメタルゲートプロセスを導入する必要がある。適切なしきい値電圧を制御するために、ｎ型ゲート電極には仕事関数が４．１〜４．４ｅＶの材料、ｐ型ゲート電極には仕事関数が４．８〜５．１ｅＶの材料が必要となる。しかし、材料選択の困難性及びプロセスの複雑性が大きな問題である。
最近、ｎ型ＭＯＳとｐ型ＭＯＳトランジスタの仕事関数の調整が容易なシリサイドのみからなるゲート電極が注目されている（非特許文献１、２、３参照）。金属シリサイド膜をゲート電極として用いた場合、その仕事関数がシリコンのミッドギャップ（ｍｉｄ ｇａｐ）に位置するため、ゲート電極として望ましい値となる。また、ポリシリコン中の不純物により仕事関数の調整が可能な為、ｎ型とｐ型それぞれに合わせて仕事関数を制御できることが知られている。そこで、金属シリサイド膜のみからなるゲート電極を形成するため、ダマシンゲートプロセスを用いた半導体装置が提案されている。この半導体装置は、現在のシリサイド技術と同様に、先にソース・ドレイン部とゲート電極の一部をシリサイド化し、次に、層間絶縁膜を堆積し、ＣＭＰで層間絶縁膜を平坦化し、ゲート電極の表面を露出させ、シリサイドになる金属膜を堆積し、熱処理を行うことでゲート全体がシリサイド化された半導体装置である。このように２回シリサイド化を行う理由は、ソース・ドレイン部のシリサイドよりゲート電極のシリサイドの膜厚が厚いためである。ゲート電極のシリサイドの膜厚に合せて、同時にソース・ドレイン部もシリサイド化すると、ソース・ドレイン部の接合リークが大きくなってしまうという問題がある。
Ｂ．Ｔａｖｅｌ ｅｔ ａｌ，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈ．Ｄｉｇ．，２００１，ｐｐ．３７．５．１ Ｗ.Ｐ.Ｍａｓｚａｒａ ｅｔ ａｌ, Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈ．Ｄｉｇ．，２００２，ｐｐ．３６７ Ｑｉ Ｘｉａｎｇ ｅｔ ａｌ．ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，２００３．Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ，２００３，Ｐａｇｅｓ：１０１〜１０２
そこで、本発明は、上記問題点に鑑みてなされたものであり、ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイド膜のみからなるゲート電極を備え、既存の製造方法との整合性が高い半導体装置の製造方法を提供することを課題とする。
さらに、この半導体装置の製造方法によりコスト的に優位性がある電界効果トランジスタ（ＭＩＳＦＥＴ又はＭＯＳＦＥＴ）からなる半導体装置を提供することを課題とする。
上記課題を解決するために、本発明は以下のことを特徴とする。
１．本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置の製造方法であって、前記ゲート電極を金属シリサイド化する工程を含むことを特徴とする。
２．前記ゲート電極を形成する工程は、前記ソース・ドレインと同時にシリサイド化する工程を含むことを特徴とする。
３．前記ゲート電極を形成する工程は、一旦形成されたサイドウォールスペーサを制御して、ゲート絶縁膜上のゲート電極の全てが金属シリサイド膜からなるゲート電極をエッチングする工程を含むことを特徴とする。
４．前記ゲート電極を形成する工程は、ソース・ドレイン部上にのみ選択的にエピタキシャル膜を成長させる工程を含むことを特徴とする。
５．本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置の製造方法であって、前記ゲート絶縁膜及び前記ゲート電極のサイドウォールスペーサの後退量の制御で、第１のゲート絶縁膜上のゲート電極の全てを金属シリサイド化する工程は、第２のゲート絶縁膜上のゲート電極をフォトレジスト膜で覆う工程を含むことを特徴とする。
６．本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置であって、前記ゲート電極は金属シリサイド膜からなるゲート電極であることを特徴とする。
７．前記ソース・ドレインと前記ゲート電極を同時にシリサイド化してなることを特徴とする。
８．前記サイドウォールスペーサの後退量の制御で、前記ゲート電極の全てが金属シリサイド膜で形成されることを特徴とする。
９．前記ソース・ドレイン部上にのみ選択的にエピタキシャル膜を有することを特徴とする。
１０．本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置であって、第１のゲート電極は、第２のゲート電極をフォトレジスト膜で覆ってシリサイド化されてなることを特徴とする。
本発明により、本発明の半導体装置の製造方法では、仕事関数の調整が容易な金属シリサイド膜のみからなるゲート電極を容易に製作することができ、既存プロセスとの整合性が高く、コスト的に優位性のある半導体装置の製造方法を提供することができる。
また、本発明の半導体装置では、ゲートの空乏化が解消し、ゲート電極の低抵抗が実現でき、ゲート電極による低信号遅延と低電力化ができ、かつソース・ドレイン上のみ選択的にエピタキシャル膜を成長することで、サイドウォールスペーサの退量のよりソース・ドレイン上の金属シリサイドがチャネル部に近寄ることを制御することができる。
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。さらに、ここでは、ｎ型ＭＯＳＦＥＴについて述べて行くが、基板や不純物領域の伝導型を逆にすれば、ｐ型ＭＯＳＦＥＴになることは言うまでもない。
本発明の第１実施形態による半導体装置について図１から図１３を用いて説明する。図１から図１３は、本実施形態による半導体装置の製造方法の工程を示す概略図である。
＜第１実施形態＞
図１は、シリコンよりなる半導体基板に、半導体素子の領域を画定する素子分離領域を形成したものを示す図である。半導体装置は、半導体基板１を製造・洗浄等された後、半導体装置を製造する工程に入る。まず、最初に、素子分離工程で半導体素子（以下、「ＣＭＯＳトランジスタ」と記すことがある。）を形成する素子分離領域を形成する。この素子分離領域は、絶縁性の素子分離膜２を形成することで分離する。この素子分離膜２は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を採用してもよい。好ましくは、ＳＴＩ法により形成することができる。このＳＴＩ法によって、後で半導体素子を形成するウェル部の両端にＳｉＯ２からなる素子分離膜２が形成される。
次に、ゲート電極や配線等をパターニングするために、半導体基板１上にフォトレジスト膜（図示せず）を塗布し、それを露光・現像してレジストパターンを作製する。このフォトレジスト膜は、例えば、スピンコート法により形成することができる。次に、フォトリソグラフィ技術を用い、このフォトレジスト膜に紫外線、レーザ光、電子ビーム等で露光し、ＮＭＯＳトランジスタが形成される領域を開口する開口部（図示せず）を形成する。
次に、フォトレジスト膜をマスクとして、ｐ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタが形成される領域における半導体基板１内に、ｐ型ウェルを形成する。イオン注入の条件は、例えばイオンの加速エネルギーを５ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とすることができる。これにより、ＣＭＯＳトランジスタとともに、その抵抗値が調整することができる。このときのドーパント不純物の種類やドーズ量等のイオン注入の条件を適宜設定することにより、抵抗値を所望の値に設定することができる。この後、フォトレジスト膜を剥離する。フォトレジスト膜の剥離は、アッシング処理や、硫酸過水、アンモニア過水を用いたウェット処理により剥離する。
次に、半導体基板１全面に酸化膜を形成することで、ゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば、熱酸化法により形成することでき、ここでは、ゲート絶縁膜３は、膜厚１．２ｎｍに形成した。このゲート絶縁膜３の厚さを薄くして電気抵抗を小さくすることで、回路の動作速度を早くすることができ、チャンネル長を短くすることができる。しかし、電圧に対するリーク電流量が大きくなるので、ゲート絶縁膜３は、金属又は複数の金属の酸化物、窒化物、酸窒化物の絶縁体を用いる。好ましくは、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、ｈｉｇｈ−ｋのいずれにも用いることができる。さらに、絶縁性が高いことでリーク電流を減少させ、また、高誘電率であることから半導体素子の電流量を大きくすることができるＨｆ、Ｚｒ、Ｙ等の酸化物であるｈｉｇｈ−ｋが好ましい。
次に、全面に、膜厚１００ｎｍのポリシリコン膜４を形成する。ここで形成される膜として、ポリシリコン（ｐｏｌｙ−Ｓｉ）の代わりにＳｉＧｅ、あるいはＳｉＧｅＣを用いても良い。これによって、ゲート絶縁膜３が金属シリサイド膜と反応してゲート絶縁膜３の耐圧が劣化するのを防止することができる。特に、ＳｉＧｅ、ＳｉＧｅＣは、ゲート絶縁膜３との界面で発生する欠陥により電圧の閾値が上昇し、リーク電流が増大するのを防止することができる。
次に、エッチングマスク５となるシリコン酸化膜５を堆積する。さらに、エッチングマスク５としてシリコン窒化膜を用いても良い。
図２は、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極の形状にパターニングした場合の断面構造を示す図である。パターニングの際には、例えば異方性エッチングを用いる。こうして、ポリシリコンより成るゲート電極４が形成される。パターニング後、ゲート電極４上にシリコン酸化膜５を残しておくことが望ましい。
図３は、ゲート電極にサイドウォールスペーサを形成したときの断面図である。はじめに、全面に熱ＣＶＤ法による膜厚５〜３０ｎｍのシリコン酸化膜６の形成する。原料としては、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ、テトラエトキシシラン）を用いる。成膜温度は、例えば、５５０〜７００℃とする。
次に、同様に熱ＣＶＤ法で、膜厚１０〜６０ｎｍのシリコン窒化膜７を形成する。原料としては、ＳｉＨ２Ｃｌ２（ｄｉｃｈｌｏｒｏｌｓｉｌａｎｅ、ジクロロシラン）を用いる。成膜温度は、例えば、６００〜８００℃とする。
次に、シリコン窒化膜及びシリコン酸化膜を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、ゲート電極の側壁部分に、シリコン酸化膜６とシリコン窒化膜７とから成る積層構造の第１のサイドウォールスペーサが形成される。
図４は、ソース及びドレイン領域のみにＳｉを選択的に堆積した状態を示す図である。半導体基板表面上に酸化膜があると、エピタキシャル成長ができないため、フッ酸で前処理を行い、自然酸化膜を除去する。
次に、第１のサイドウォールスペーサをマスクとしてソース及びドレイン領域のみにＳｉを選択的に堆積する。例えば、減圧熱ＣＶＤ法により、原料としては、ＳｉＨ２Ｃｌ２、ＨＣｌ、Ｈ２を用いる。成膜温度は、例えば５００〜８００℃とする。成膜室内の圧力は、例えば１００〜５０００Ｐａとする。ＳｉＨ２Ｃｌ２の流量は、５０〜３００ｓｃｃｍとする。ＨＣｌの流量は、３０〜３００ｓｃｃｍとする。ＳｉＨ２Ｃｌ２の代わりにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６を用いてもよく、ＨＣｌの代わりにＣｌ２を用いてもよい。こうして、ソース・ドレイン部分に、エピタキシャルＳｉから成るエレベーテッド構造のソース・ドレイン部８（エレベーテッド・ソース・ドレイン構造（Ｅｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ））が形成される。このエレベーテッド・ソース・ドレイン構造は、ソース又はドレインとなる高濃度の不純物拡散層が半導体素子のチャネル領域よりも上に形成し、半導体基板中には低濃度の不純物拡散層のみを存在させることで、浅い接合が実質的に形成されていることになるので、チャネル長を短くすることができる。また、その上に、低抵抗のシリサイド層にすることで、半導体基板上に成長した単結晶のエピタキシャルＳｉ膜の上に形成されるため、単結晶Ｓｉ膜の膜厚を大きくすることによって、シリサイド層も厚く形成することができるので、寄生抵抗を低くすることが可能になる。ここでは、エピタキシャルＳｉを用いてエレベーテッドソース・ドレイン構造を形成する場合を例に説明したが、エピタキシャルＳｉの代わりに、ＳｉＧｅあるいはＳｉＧｅＣを選択的に堆積してもよい。この場合、原料としては、ＳｉＨ２Ｃｌ２、ＧｅＨ４、ＳｉＣＨ６（ｍｅｔｈｙｌｓｉｌｎａｅ）、ＨＣｌ、Ｈ２を用いる。ＧｅＨ４の流量は、例えば５０〜３００ｓｃｃｍとする。ＳｉＨ３ＣＨ３の流量は、２〜５０ｓｃｃｍとする。
図５は、ゲート側壁に形成されていた第１のサイドウォールスペーサを除去した状態を示す図である。除去方法は、例えばシリコン窒化膜７は燐酸で、シリコン酸化膜６はフッ酸などで除去する。
図６は、ゲート電極の両側の半導体基板内にエクステンション領域が形成された状態を示す図である。まず、例えばスピンコート法により、全面に、フォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ｎＭＯＳトランジスタが形成される領域に開口部を形成する。次に、例えばイオン注入法により、フォトレジスト膜とゲート電極４とをマスクとして、ゲート電極４の両側の半導体基板１内にｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＩｎを用いることができる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶとし、ドーズ量を５×１０１３ｃｍ−２とする。こうして、ゲート電極４の両側の半導体基板１内に、ｐ型のポケット領域が形成される。次に、例えばイオン注入法により、フォトレジスト膜とゲート電極４とをマスクとして、ゲート電極４の両側の半導体基板１内に、ｎ型のドーパント不純物を導入する。
また、ｎ型のドーパント不純物としては、例えばＡｓ（ヒ素）を用いることができる。イオン注入条件は、例えば、加速エネルギーを５ｋｅＶとし、ドーズ量を１×１０１５ｃｍ−２とする。この後、フォトレジスト膜を剥離する。こうして、ゲート電極４の両側の半導体基板１内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域、即ちエクステンション領域９が形成される。
図７は、ゲート電極の側壁部分に、第２のサイドウォールスペーサが形成された状態を示す図である。図７に示すように、全面に熱ＣＶＤ法により、膜厚５０〜１００ｎｍのシリコン酸化膜を形成する。原料としては、例えばＢＴＢＡＳ（Ｂｉｓ（Ｔｅｒｔｉａｒｙ−ｂｕｔｙｌａｍｉｎｏ）Ｓｉｌａｎｅ、ビスターシャルブチルアミノシラン）とＯ２を用い、５００〜５８０℃の成膜温度で、シリコン酸化膜を形成する。次に、異方性エッチングでゲート電極４の側壁部分に、シリコン酸化膜から成る第２のサイドウォールスペーサ６が形成される。
ここでは、シリコン酸化膜を用いてサイドウォールスペーサ６を形成する場合を例に説明したが、シリコン酸化膜の代わりに、シリコン酸化膜とシリコン窒化膜の２層構造を用いてもよい。
図８は、半導体基板内にソース・ドレイン領域が形成された状態を示す図である。
図８に示すように、フォトレジスト膜を形成した後、フォトリソグラフィ技術を用い、フォトレジスト膜に、ｎＭＯＳトランジスタが形成される領域に開口部を形成する。次に、例えばイオン注入法により、フォトレジスト膜、ゲート電極４及び第２のサイドウォールスペーサ６をマスクとして、半導体基板内にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓ又はＰを用いることができる。イオン注入条件は、例えば、加速エネルギーを６ｋｅＶとし、ドーズ量を１×１０１６ｃｍ−２とする。この後、フォトレジスト膜を剥離する。こうして、側壁部分に第２のサイドウォールスペーサ６が形成されたゲート電極４の両側の半導体基板１内に、エクステンションソース・ドレイン構造の深い領域を構成するｎ型の不純物拡散、即ちソース・ドレイン領域１０が形成される。
次に、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により、ソース・ドレイン拡散層に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。
図９は、第２のサイドウォールスペーサを後退させた状態を示す図である。例えば、シリコン酸化膜サイドウォールスペーサ６の場合は、フッ酸などでエッチングする。この際、サイドウォールスペーサ６が全部なくならようにエッチング量を制御する必要がある。エッチング量は、ゲート電極の高さ、エレベーテッドソース・ドレインの高さ、サイドウォールスペーサの膜厚などによって最適化する必要がある。
図１０は、エレベーテッドソース・ドレイン構造ではなく、通常の構造を用いてサイドウォールスペーサを後退させた状態を示す図である。この場合は、図１０に示すように、ゲート電極４の側壁と共に半導体基板１側のサイドウォールスペーサ６も同時に後退する。この状態でサリサイド化すると、サリサイド形成部分がチャネルに非常に近接し、短チャネル効果の顕著性、即ちしきい値の変化や信頼性の低下などの問題が発生する。
本実施例によれば、ソース・ドレイン上のみ選択的にエピタキシャル膜を成長することで、サイドウォールスペーサの退量のよりソース・ドレイン上の金属シリサイドがチャネル部に近寄ることを制御し、ソース・ドレインとゲート端の間隔の制御することができ、短チャンネル効果を低減することができる。
図１１は、サリサイド工程を示す図である。全面に、例えばスパッタ法により、例えばＮｉよりなる金属膜１２と、酸化防止膜１１としてＴｉＮとを堆積する。金属膜１２の膜厚は、例えばＮｉは１０ｎｍ、ＴｉＮは２０ｎｍとする。ここでは、Ｎｉ膜を用いてサリサイドを形成する場合を例に説明したが、Ｎｉ膜の代わりに、Ｃｏを用いてもよい。
図１２は、本発明に係るＭＩＳＦＥＴを示す図である。図１２に示すように、次に、熱処理を行うことにより、金属膜のＮｉと半導体基板のＳｉとを反応させる。例えばＮｉＳｉ（ニッケルシリサイド）膜が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、金属シリサイド膜のみからなるゲート電極１９を有し、またソース・ドレイン上にも金属シリサイド膜を有する高性能のＭＩＳＦＥＴが容易にできる。また、酸化膜サイドウォールスペーサ６の後退量を制御することにより、ゲート電極１９とソース／ドレイン部８のシリサイド膜厚１３を別々に制御できる。
図１３は、上記実施例に係る半導体装置に形成されているＭＯＳＦＥＴの断面構造を示す図である。通常のＭＯＳＦＥＴと同様に、例えば、堆積した層間絶縁膜をＣＭＰにより平坦化を行い、エッチング方法でコンタクト部を開け、そこにバリアメタル１６とＷ（タングステン）１７を埋め込むことにより、ＭＯＳＦＥＴが形成される。
以上のように、本発明の半導体装置の製造方法では、ソース・ドレインとゲート絶縁膜上のゲート電極を同時にシリサイド化し、ゲート絶縁膜上のゲート電極全てが金属シリサイド膜からなるゲート電極を形成できるので、ゲートの空乏化が解消し、ゲート電極の低抵抗が実現でき、ゲート電極による低信号遅延と低電力化が実現可能な半導体装置を提供することができる。また、仕事関数の調整が容易な金属シリサイド膜のみからなるゲート電極を容易に製作することができ、既存プロセスとのインテグレーション性が高く、コスト的に優位性のある半導体装置を提供することができる。
また、これらの半導体装置の製造方法によって製造される半導体装置は、ソース・ドレイン上のみ選択的にエピタキシャル膜を成長することで、サイドウォールスペーサの退量のよりソース・ドレイン上の金属シリサイドがチャネル部に近寄ることを制御でき、短チャンネル効果を低減して高信頼性を持つ半導体装置を提供することができる。
次に、同一基板上に、第１導電型及び第２導電型のＭＯＳＦＥＴを備える半導体装置の実施形態について説明する。
＜第２実施形態＞
本発明の第２実施形態による半導体装置について図１４〜１６を用いて説明する。図１４〜１６は、本実施形態による半導体装置を示す工程断面図である。図８までの工程は第１実施形態に記載した工程と同じである。第２実施形態では、マスクを用いて、例えば第１導電型の短チャネルＭＯＳＦＥＴ及び第２導電型の長チャネルＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御し、短チャネルＭＯＳＦＥＴのみゲート電極全てが金属シリサイドからなる第１のゲート電極を有する半導体装置について説明する。
図１４は、短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴを同一半導体基板に形成した状態を示す図である。図１４に示すように、例えばスピンコート法により、全面に、フォトレジスト膜１４を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜１４に、短チャネルＭＯＳＦＥＴが形成される領域に開口部を形成する。
図１５は、短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサを後退させた状態を示す図である。図１５に示すように、フォトレジスト膜１４をマスクとして、短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサ６を後退させる。例えば、シリコン酸化膜サイドウォールスペーサ６の場合は、フッ酸などでエッチングする。この際、サイドウォールスペーサ６が全部なくならようにエッチング量を制御する必要がある。エッチング量は、ゲート電極の高さ、エレベーテッドソース・ドレイン部の高さ、サイドウォールスペーサの膜厚などによって最適化する必要がある。こうして、短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサ６と長チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサ２０との後退量に差を置くことができる。
図１６は、短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴの構造を示す図である。
図１６に示すように、フォトレジスト膜を剥離した後、全面に、例えばスパッタ法により、例えばＮｉよりなる金属膜と酸化防止膜としてＴｉＮを堆積する。金属膜の膜厚は、例えばＮｉは１０ｎｍ、ＴｉＮは２０ｎｍとする。ここでは、Ｎｉ膜を用いてサリサイドを形成する場合を例に説明したが、Ｎｉ膜の代わりに、Ｃｏを用いてもよい。次に、熱処理を行うことにより、金属膜のＮｉと半導体基板のＳｉとを反応させる。例えばＮｉＳｉ（ニッケルシリサイド）膜が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、短チャネルＭＯＳＦＥＴは金属シリサイドのみからなる第１のゲート電極１９を、長チャネルＭＯＳＦＥＴはゲートの一部のみ金属シリサイドからなる第２のゲート電極２１を有し、またソース・ドレイン上にも金属シリサイドを有する高性能のＭＯＳＦＥＴが容易にできる。
以上のように、フォトレジスト膜１４をマスクとして用いて、短チャネルＭＯＳＦＥＴ及び長チャネルＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御することにより、ＭＯＳＦＥＴの作り分けができ、多様な仕様に合わせて、安価で高性能の半導体装置を提供することができる。
＜第３実施形態＞
本発明の第３実施形態による半導体装置について図１７を用いて説明する。
図１７は、本発明に係るｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを同一半導体基板上に形成した状態を示す図である。
図８までの工程は第１実施形態に記載した工程と同じである。第３実施形態では、マスクを用いて、例えば第１導電型のｎ型ＭＯＳＦＥＴ及び第２導電型のｐ型ＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御し、ｎ型ＭＯＳＦＥＴ、あるいはｐ型ＭＯＳＦＥＴのみゲート電極全てが金属シリサイドからなるゲート電極を有する半導体装置について説明する。例えば、ｎ型ＭＯＳＦＥＴのみ第１のゲート電極全てが金属シリサイドからなるゲート電極を形成する方法について説明する。
例えばスピンコート法により、全面に、フォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ｎ型ＭＯＳＦＥＴが形成される領域に開口部を形成する。次に、フォトレジスト膜をマスクとして、ｎ型ＭＯＳＦＥＴの第２のサイドウォールスペーサを後退させる。例えば、シリコン酸化膜サイドウォールスペーサの場合は、フッ酸などでエッチングする。この際、サイドウォールスペーサが全部なくならようにエッチング量を制御する必要がある。エッチング量は、ゲート高さ、エレベーテッドソース・ドレインの高さ、サイドウォールスペーサの膜厚などによって最適化する必要がある。こうして、ｎ型ＭＯＳＦＥＴの第２のサイドウォールスペーサ６とｐ型ＭＯＳＦＥＴの第２のサイドウォールスペーサ２２との後退量に差を置くことができる。
次に、フォトレジスト膜を剥離した後、全面に、例えばスパッタ法により、例えばＮｉより成る金属膜と酸化防止膜としてＴｉＮを堆積する。金属膜の膜厚は、例えばＮｉは１０ｎｍ、ＴｉＮは２０ｎｍとする。ここでは、Ｎｉ膜を用いてサリサイドを形成する場合を例に説明したが、Ｎｉ膜の代わりに、Ｃｏを用いてもよい。次に、熱処理を行うことにより、金属膜のＮｉと半導体基板のＳｉとを反応させる。例えばＮｉＳｉ（ニッケルシリサイド）膜が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、ｎ型ＭＯＳＦＥＴは金属シリサイドのみからなる第１のゲート電極１９を、ｐ型ＭＯＳＦＥＴは第２のゲート電極の一部のみ金属シリサイドからなるゲート電極２３を有し、またソース・ドレイン上にも金属シリサイドを有する高性能のＭＯＳＦＥＴが容易にできる。ここでは、ｎ型ＭＯＳＦＥＴについて述べて行くが、フォトレジスト膜に、ｐ型ＭＯＳＦＥＴが形成される領域に開口部を形成すれば、ｐ型ＭＯＳＦＥＴになることは言うまでもない。
以上のように、フォトレジスト膜をマスクとして用いて、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御することにより、ＭＯＳＦＥＴの作り分けができ、多様な仕様に合わせて、安価で高性能の半導体装置を提供することができる。
以上が本発明の実施形態による説明であるが、発明として、例えば、下記のような特徴を抽出することができるので、ここで列挙しておく。
（付記１）半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置の製造方法であって、前記ゲート電極を金属シリサイド化する工程を含む半導体装置の製造方法。
（付記２）付記１に記載の半導体装置の製造方法において、前記ゲート電極を形成する工程は、前記ソース・ドレインと同時にシリサイド化する工程を含む半導体装置の製造方法。
（付記３）付記１に記載の半導体装置の製造方法において、前記ゲート電極を形成する工程は、一旦形成されたサイドウォールスペーサを制御して、ゲート絶縁膜上のゲート電極の全てが金属シリサイド膜からなるゲート電極をエッチングする工程を含む半導体装置の製造方法。
（付記４）付記１、２、３のいずれかに記載の半導体装置の製造方法において、前記金属シリサイド膜が、Ｃｏ及び／又はＮｉを含む物質で構成されている半導体装置の製造方法である。
（付記５）付記１、２、３のいずれかに記載の半導体装置の製造方法において、
ゲート絶縁膜は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、ｈｉｇｈ−ｋより選択される物質で構成されてなる半導体装置の製造方法。
（付記６）付記１、２、３のいずれかに記載の半導体装置の製造方法において、前記ゲート電極用の多結晶半導体は、Ｓｉ、Ｇｅ、Ｃ又はこれらの混合物のいずれかを物質から構成されてなる半導体装置の製造方法。
（付記７）付記２に記載の半導体装置の製造方法において、前記ゲート電極を形成する工程は、ソース・ドレイン上にのみ選択的にエピタキシャル膜を成長させる工程を含む半導体装置の製造方法。
（付記８）半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置の製造方法であって、前記ゲート絶縁膜と前記ゲート電極のサイドウォールスペーサの後退量の制御で、第１のゲート絶縁膜上のゲート電極の全てを金属シリサイド化する工程は、第２のゲート絶縁膜上のゲート電極をフォトレジスト膜で覆う工程を含む半導体装置の製造方法。
（付記９）付記８に記載の半導体装置の製造方法において、前記第１のゲート電極を挟んで形成されたソース・ドレインは、第１導電型の不純物を含む半導体装置の製造方法。
（付記１０）半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置であって、前記ゲート電極は金属シリサイド膜からなるゲート電極である半導体装置。
（付記１１）付記１０に記載の半導体装置において、前記ソース・ドレインと前記ゲート電極を同時にシリサイド化してなる半導体装置。
（付記１２）付記１０又は１１に記載の半導体装置において、前記サイドウォールスペーサの後退量の制御で、前記ゲート電極の全てが金属シリサイド膜で形成された半導体装置。
（付記１３）付記１２に記載の半導体装置において、前記金属シリサイド膜は、Ｃｏ又はＮｉを含む半導体装置。
（付記１４）本発明は、付記１３に記載の半導体装置において、前記ゲート絶縁膜は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ又はｈｉｇｈ−ｋより選択される物質で構成されている半導体装置。
（付記１５）付記１４に記載の半導体装置において、前記ゲート電極用の多結晶体は、Ｓｉ、Ｇｅ、Ｃ又はこれらの混合物のいずれかを含む物質から構成されてなる半導体装置。
（付記１６）付記１５に記載の半導体装置において、前記ソース・ドレイン上にのみ選択的にエピタキシャル膜を有する半導体装置。
（付記１７）半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置であって、第１のゲート電極は、第２のゲート電極をフォトレジスト膜で覆ってシリサイド化されてなる半導体装置。
（付記１８）付記１７に記載の半導体装置において、前記第１のゲート電極を挟んで形成されるソース・ドレインは、第１導電型の不純物を有する半導体装置。
半導体基板に素子分離領域を形成したものを示す図である。 ポリシリコン膜をゲート電極の形状にパターニングした場合の断面構造を示す図である。 第１のサイドウォールスぺーサが形成された状態を示す図である。 ソース及びドレイン領域のみにＳｉを選択的に堆積した状態を示す図である。 第１のサイドウォールスペーサを除去した状態を示す図である。 ゲート電極の両側の半導体基板内にエクステンション領域が形成された状態を示す図である。 第２のサイドウォールスペーサが形成された状態を示す図である。 半導体基板内にソース・ドレイン領域が形成された状態を示す図である。 第２のサイドウォールスペーサを後退させた状態を示す図である。 通常の構造を用いてサイドウォールスペーサを後退させた状態を示す図である。 サリサイドを形成する工程を示す図である。 本発明に係るＭＩＳＦＥＴを示す図である。 本発明に係るＭＯＳＦＥＴの断面構造を示す図である。 本発明に係る短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴを同一半導体基板に形成した状態を示す図である。 本発明に係る短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサを後退させた状態を示す図である。 本発明に係る短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴの構造を示す図である。 本発明に係るｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを同一半導体基板上に形成した状態を示す図である。
符号の説明
１ シリコン基板（半導体基板）
２ 素子分離膜
３ ゲート絶縁膜
４ ポリシリコン（ゲート電極）
５ エッチングマスク
６ 酸化膜サイドウォールスペーサ（シリコン酸化膜）
７ 窒化膜サイドウォールスペーサ（シリコン窒化膜）
８ エピタキシャルシリコン（エレベーテッドソース・ドレイン部）
９ エクステンション領域
１０ ソース・ドレイン領域
１１ ＴｉＮ（窒化チタン）
１２ Ｎｉ（ニッケル）
１３ Ｎｉシリサイド膜（金属シリサイド膜）
１４ フォトレジスト膜
１５ 素子分離膜
１６ バリアメタル
１７ Ｗ（タングステン）
１８ 層間絶縁膜
１９ 金属シリサイド化ゲート電極（短チャンネルＭＯＳＦＥＴ）
２０ 酸化膜サイドウォールスペーサ（長チャンネルＭＯＳＦＥＴ）
２１ 金属シリサイド化ゲート電極（長チャンネルＭＯＳＦＥＴ）
２２ 酸化膜サイドウォールスペーサ（ｐ型ＭＯＳＦＥＴ）
２３ 金属シリサイド化ゲート電極（ｐ型ＭＯＳＦＥＴ）

Claims (10)

  1. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置の製造方法であって、
    前記ゲート電極を金属シリサイド化する工程を含む
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極を形成する工程は、前記ソース・ドレインと同時にシリサイド化する工程を含む
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極を形成する工程は、一旦形成されたサイドウォールスペーサを制御して、ゲート絶縁膜上のゲート電極の全てが金属シリサイド膜からなるゲート電極をエッチングする工程を含む
    ことを特徴とする半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記ゲート電極を形成する工程は、ソース・ドレイン上にのみ選択的にエピタキシャル膜を成長させる工程を含む
    ことを特徴とする半導体装置の製造方法。
  5. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置の製造方法であって、
    前記ゲート絶縁膜及び前記ゲート電極のサイドウォールスペーサの後退量の制御で、第１のゲート絶縁膜上のゲート電極の全てを金属シリサイド化する工程は、第２のゲート絶縁膜上のゲート電極をフォトレジスト膜で覆う工程を含む
    ことを特徴とする半導体装置の製造方法。
  6. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置であって、
    前記ゲート電極は金属シリサイド膜からなるゲート電極である
    ことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記ソース・ドレインと前記ゲート電極を同時にシリサイド化してなる
    ことを特徴とする半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記サイドウォールスペーサの後退量の制御で、前記ゲート電極の全てが金属シリサイド膜で形成される
    ことを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記ソース・ドレイン上にのみ選択的にエピタキシャル膜を有する
    ことを特徴とする半導体装置。
  10. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んでエレベーテッド構造を有するソース・ドレインとからなる半導体装置であって、
    第１のゲート電極は、第２のゲート電極をフォトレジスト膜で覆ってシリサイド化されてなる
    ことを特徴とする半導体装置。
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