KR100562239B1 - 개선된 ｍｏｓ 트랜지스터 - Google Patents

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Abstract

본 발명에 따른 반도체 트랜지스터 디바이스의 제조 방법은 다음과 같은 단계를 포함한다. 반도체 기판위의 게이트 유전체층, 및 이 게이트 유전체층위에 형성된, 하부 게이트 정상부를 갖는 하부 게이트 전극 구조체를 상기 반도체 기판에 제공한다. 노출된 상기 하부 게이트 전극 구조체의 상기 게이트 정상부를 남기고 상기 게이트 유전체층위에 평탄화층을 형성한다. 상기 하부 게이트 전극 구조체위에 상부 게이트 구조체를 형성하여 상기 상부 게이트면의 노출된 하면 및 상부 게이트 전극의 노출된 수직 측벽을 갖는 T-형상 게이트 전극을 형성한다. 상기 평탄화층을 제거한다. 상기 반도체 기판에서 단 채널 효과로부터 보호되는 소스/드레인 확장부를 형성한다. 상기 상부 게이트 구조체의 상기 노출된 하면 및 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽에 인접하게 측벽 스페이서를 형성한다. 상기 반도체 기판에 소스/드레인 영역을 형성한다. 상기 T-형상 게이트 전극의 정상부 및 상기 소스/드레인 영역위에 실리사이드층을 형성한다.

Description

개선된 ＭＯＳ 트랜지스터{IMPROVED ＭＯＳ TRANSISTOR}
도 1 내지 도 13은 도 14a 내지 도 14b에 도시된 처리 흐름을 갖는 디바이스를 형성하기 위한 본 발명에 따른 처리 단계의 제1 시퀀스에 의해 제조된 디바이스를 도시하는 도면.
도 15 내지 도 26은 도 27a 및 도 27b에 도시된 처리 흐름을 갖는 디바이스를 형성하기 위한 본 발명에 따른 처리 단계의 제2 시퀀스에 의해 제조된 디바이스를 도시하는 도면.
도 28 내지 도 39는 도 40a 및 도 40b에 도시된 처리 흐름을 갖는 디바이스를 형성하기 위한 본 발명에 따른 처리 단계의 제3 시퀀스에 의해 제조된 디바이스를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 디바이스
12 : 웨이퍼
G : 최초의 게이트
GD : 게이트 유전체층
PF : 평탄화막
LG : 하무 게이트
UG : 상부 게이트
R : 오목부
WR : 넓은 오목부
SP : 등방 블랭킷 스페이서 물질
LL : 라이너층
SP' : 측벽 스페이서
SL : 실리사이드층
본 발명은 T 형상 게이트 전극을 갖는 전계 효과 트랜지스터(FET)에 관한 것이다.
FET 디바이스의 소형 치수로 인하여 T 형상 게이트 전극을 이용하게 하였다. 종래의 MOS 트랜지스터의 상태는 게이트 적층 물질을 게이트 산화물 및 기판 위에 증착함으로써 제조되었다. 리소그래피 및 에칭 프로세스를 이용하여 폴리실리콘 게이트 구조체를 형성한다. 다음에 게이트 구조체 및 실리콘 기판은 열적으로 산화된다. 이후, 소스/드레인 확장부가 주입된다. 때때로, 스페이서를 이용하여 주입이 행해져서 게이트와 주입된 정션(junction) 사이에 특정 간격을 생성한다. 몇몇 경우에 있어서, NFET 디바이스에 대한 S/D 확장부는 스페이서가 없는 상태에서 주입되며, PFET S/D 확장부는 스페이서가 있는 상태에서 주입된다. 보다 두꺼운 스페이서는 통상적으로 S/D 확장부를 주입한 후 형성된다. 이어서, 깊은 S/D 주입이 두꺼운 스페이서가 있는 상태에서 행해진다. S/D 및 실리사이드를 게이트 전극의 상부면에 형성한 후 정션을 활성화하기 위해서 고온 어닐링이 행해진다.
고성능 CMOS에 대한 세대적인 개선은 트랜지스터 선폭(L 폴리)를 감소시키고, 게이트 산화물의 두께를 감소시켜며, S/D 확장부의 저항을 감소시킴으로써 달성된다. L 폴리를 감소시킨 결과로 소스와 드레인간의 간격이 감소된다. 그 결과, CMOS 회로의 스위칭 속도가 더욱 빨라진다. 그러나, L 폴리가 더욱 작아지면, 이것은 L 폴리가 감소하면 선 저항이 증가함을 의미한다. 선 저항의 증가하면 디바이스의 성능을 열화시킨다.
MOS 디바이스의 구동 전류는 게이트 산화물의 두께에 반비례하다. 게이트 산화물이 두꺼워지면 두꺼워질 수록 더욱 높은 구동 전류를 산출한다. 이에 따른 하나의 문제로는 게이트 산화물이 얇아지면 폴리실리콘 공핍(depletion) 효과가 더욱 현저해진다는 점이다. 폴리실리콘 공핍은 게이트 산화물의 효과적인 두껍게하기(thickening)이다.
이 문제를 최소화하는 하나의 방법으로는 게이트 프리도핑(predoing)을 이용하는 것이다. 이 기술에서는, 블랭킷(blanket) 폴리실리콘-Si이 게이트 패터닝 이전에 주입된다. 프리도핑 방법의 문제로는 에칭 및 게이트 프로파일을 제어하기가 어렵다는 것이다.
S/D 확장부의 저항은 또 다른 중요한 성능 요인이다. 구동 전류는 S/D 확장부의 저항을 감소시킴에 따라 증가될 수 있다. S/D 확장부의 도오즈(doze)를 증가 시키면 보다 낮은 저항을 유도하지만, 정션 깊이를 증가시키는 원치않는 결과가 나타난다. 이 문제를 극복하는 하나의 방법으로는 스페이서가 없는 상태에서 먼저 S/D 확장부를 주입한 후, 얇은 스페이서를 형성하고서, 두 번째 주입을 행하는 것이다. 대안적으로, 노치형 게이트를 이용하여 둘 또는 그 이상의 각도로 주입함으로써 이 작업을 행할 수 있다. 첫 번째 방법의 단점은 프로세스의 복잡성을 증가시키는 것인 반면, 두 번째 방법의 단점은 통상적으로 노치형 게이트의 선폭 제어가 어려워진다는 것이다.
"Method for Fabricating Self-Aligned Field-Effect Transistor Having T-Shaped Gate Electrode, Sub-Micron Gate Length and Variable Drain to Gate Spacing"이라고 하는 발명의 명칭으로 락하니(Lakhani) 등에게 허여된 미국 특허 번호 제4,679,311호는 재료(예컨대, GaAs, InP, GaAlAs 등)로 구성된 혼합물 반도체 기판상에 형성된 이중 게이트 MESFET(Metal Semiconductor Field Effect Transistor)에 관련된다. 락하니 등의 미국 특허 번호 제4,679,311호에는 여러 가지 금속의 적층(lamination)을 이용하여 다층식 금속 스택(stack)을 형성함으로써 "T" 구조체를 생성하는 방법이 개시되어 있다. 이어서, 하부 적층을 선택적으로 에칭하고 상부 적층에 대해서 하부 절단부(undercut)를 형성하여 "T-형상" 구조체를 생성한다. 그속 적층의 바람직한 물질은 Al, Ti 및 Pt이며, NaOH의 화학적 성질을 이용하여 선택적 에칭이 행해진다. 일 실시예에 있어서, 소스 및 드레인 전극은 앵글(angle) 증착 기술에 의해 형성된다.
"Method for Forming a T-gate for Better Salicidation"이라고 하는 발명의 명칭으로 서브라한얌(Subrahmanyam) 등에게 허여된 미국 특허 번호 제6,284,613호에는 추가의 리소그래피 마스크 단계와 결합된 다마신(damascene) 기술을 이용하여 "T" 게이트 구조체를 형성하는 복잡한 방법이 개시되어 있다. 이 방법으로는 개선된 게이트를 활성화할 수 없다.
"MOS Transistor with Low-k Spacer to Suppress Capacitive Coupling Between Gate and Source/Drain Extensions"이라고 하는 발명의 명칭으로 안(An) 등에게 허여된 미국 특허 번호 제6,107,667호에는 MOSFET 제조 방법이 개시되어 있으며, 이 MOSFET 제조 방법은 실리콘 기판상의 두꺼운 필드 산화물층에 공극(void)을 달성하는 것을 포함한다. 이어서, 측벽 스페이서는 공극의 바닥(bottom)에 있는 게이트 산화물층의 노출된 부분을 제거한, 공극의 측벽에 인접하게 형성된다. 이어서, 고-k 게이트 절연체가 공극의 기저부(base)에 형성되며 공극의 나머지가 게이트 전극의 제1 부분으로 채워져서, 고-k 게이트 절연체는 게이트 전극과 기판 사이에 샌드위치식으로 개재된다. 다음에, 스페이서와, 이전에 형성된 게이트 산화물층의 확장부를 제거하여 최초의 게이트 전극의 측벽을 노출시킨다. 최초의 게이트 전극의 측벽과 현재 노출된 공극의 벽상에는 보호층이 형성된다. 이어서, 공극내에 남아 있는 공간은 보호층 내측의 저-k 게이트 스페이서로 채워진다. 이어서, 도전성 캡(cap)이 최초의 게이트 및 게이트 스페이서 위에 형성된다(T 형상 게이트를 완성함). 도전성 캡은 MOSFET의 소스 및 드레인 확장부 위에까지 직접 이른다. 요약하면, 안 등의 미국 특허 번호 제6,107,667호에는 교체(replacement) 게이트 기술을 이용하여 저-k 유전 상수의 스페이서를 제조하는 방법이 개시되어 있다. 저-k 스페이서는 오목부를 만들며, "T" 형상 게이트가 증착 및 에치백 절차에 의해 형성된다. 이 안 등의 미국 특허 번호 제6,107,667호의 발명에는 게이트 활성화, 확장부의 저항, 및 게이트 실리사이드화부(silicidation)로부터 소스 드레인 실리사이드화부의 디커플링(decouple)을 동시에 개선하는 방법이 개시되어 있지 않다.
"Method of Forming T-Shaped Gate"라고 하는 발명의 명칭으로 위(Wu)에게 허여된 미국 특허 번호 제6,239,007호에는 최초의 게이트 구조체위에 제1 등방(conformal) 절연층을 형성하며, 이어서 주어진 에칭액(etchant)에 대해 보다 빠른 에칭율을 갖는 제1 등방 절연층과 함께 그 위에 제2 절연층을 순차적으로 형성함으로써 T 형상 게이트를 형성하는 방법이 개시되어 있다. 제2 절연층의 평탄화는 주어진 에칭액으로 에칭함으로써 제1 등방 절연층의 일부를 노출시키고 제1 등방 절연층을 제거하여 최초의 게이트 구조체의 정상부를 노출시킨다. 이어서, 도전층이 노출된 게이트 구조체위에 형성되고 평탄화되어, 노출된 게이트 구조체위 도전층의 일부만이 남는다. 이 도전층은, 에칭 마스크가 최초의 게이트 구조체 옆에 스페이서를 남기면 게이트 구조체위 도전층을 이용하여 제거된다. 실리사이드 프로세스를 행하여 실리사이드층을 도전층위 및 반도체 기판위에 형성하지만, 소스 영역 및 드레인 영역은 도시되어 있지 않다. 위의 미국 특허 번호 제6,239,007호에는 패턴화된 게이트 스택의 정상부상에 등방성막을 증착함으로써 "T" 게이트 구조체를 형성하는 방법이 개시되어 있다. 유전체를 증착하고 피복된 게이트의 정상부에 대해 평탄화한다. 등방성막을 제거하며, 도전성 물질을 증착하고 평탄화하여 "T" 구조체를 형성한다. 이 위의 미국 특허 번호 제6,239,007호의 발명에는 본 발명에서 와 같은 게이트 활성화, 확장부의 저항, 및 게이트 실리사이드화부로부터 소스 드레인 실리사이드화부의 디커플링을 동시에 개선하는 방법이 개시되어 있지 않다.
"Way to Fabricate the Self-Aligned T-Shape Gate to Reduce Gate Resistivity"라고 하는 발명의 명칭으로 팬(Pan) 등에게 허여된 미국 특허 번호 제6,159,781호에는 반도체 전계 효과 트랜지스터의 제조 방법에 대해서 개시되어 있으며, 이 반도체 전계 효과 트랜지스터의 게이트는 짧은 게이트 길이 및 이에 따른 저 정전 용량의 반도체 기판과 접촉하는 짧은 각부(foot portion), 및 저 게이트 저항의 접촉부의 다량의 금속을 갖는다. 실리사이드가 드레인 접촉 영역상의 T-게이트 소스상에 형성된 결과로 넓고 낮은 저항의 접촉 영역이 생성된다. 트렌치 절연 영역이 반도체 기판내에 형성된다. 블랭킷 유전체층이 디바이스위에 증착되며, 이어서 제1 트렌치는 유전체층내에서 에칭되어, T-게이트의 각부의 높이와 동일한, 트렌치의 바닥과 기판 사이의 유전체용 증착 깊이를 남긴다. 측벽 스페이서가 제1 트렌치의 벽에 형성된다. 제2 트렌치가 제1 트렌치의 바닥을 통해 에칭되어 기판의 표면에까지 낮아진다. 제1 트렌치내에 중심을 맞춘 제2 트렌치가 형성되며, T-게이트의 각부의 폭과 동일하다. 측벽 스페이서가 제거되고, 도전층이 제1 트렌치 및 제2 트렌치를 채우는 유전체층에 의해 형성된 구조체위에 형성된다. 이어서, 도전층이 CMP에 의해 평탄화되어 유전체층의 정상부 수준에까지 낮아진다. 이어서, 유전체층은 에칭되어 제1 트렌치의 좌우측벽의 하향 확장부를 추가로 이용하여 제1 트렌치의 좌측벽의 좌측면 및 제1 트렌치의 우측벽의 우측면을 따라서 에칭 프로세스가 하향으로 연장되는 배선처럼 주변 트렌치 절연 영역의 정상부 수준에까지 낮 아진다. 소스 및 드레인 영역은 기판에, 및 주변 트렌치 절연 영역의 바로 내측 또는 T-게이트측상에 형성된다. 넓은 각도로 소량으로 도핑된 증착이 소스 및 드레인의 T-게이트측상에 형성된다. 실리사이드는 T-게이트 구조체의 정상부 및 소스/드레인 영역의 정상부 전체에 걸쳐 형성된다. 요약하면, 팬 등의 미국 특허 번호 제6,159,781호에는 유전체에 트렌치를 패터닝 및 에칭하고, 다음에 측벽 스페이서를 제조 및 이용하여 유전체내에 보다 작은 트렌치를 에칭함으로써 "T" 게이트 구조체를 형성하는 방법이 개시되어 있다. 이 팬 등의 미국 특허 번호 제6,159,781호에 개시된 방법은 본 발명의 방법과 꽤 상이하며, 이에 덧붙여 본 발명에서와 같은 게이트 활성화, 확장부의 저항, 및 게이트 실리사이드화부로부터 소스 드레인 실리사이드화부의 디커플링을 동시에 개선하는 방법이 개시되어 있지 않다.
"Method of Manufacturing a Semiconductor Device"라고 하는 발명의 명칭으로 쵸(Cho)에게 허여된 미국 특허 번호 제5,559,049호에는 T-형상의 형태로 게이트 전극을 형성하고, 이 T-형상 게이트의 양측면 밑의 하부 절단부에서 T-형상 게이트 전극과 용량적으로 커플링되는 보조 게이트를 형성함으로써 반도체를 형성하는 것이 개시되어 있다. 소량으로 도핑된 영역은 도핑된 산화물막을 이용하며 이 소량으로 도핑된 영역에 결합된 다량으로 도핑된 영역을 형성함으로써 보조 게이트 밑의 실리콘 기판에 형성된다. 단 채널 길이가 제공된다. 보조 게이트는 소량으로 도핑된 확장부에 대해 전기적으로 부동(浮動)이므로 확장부의 저항을 감소시킨다. "T" 형상은 상부층에 대해 선택된 에칭된 하부층을 갖는 복수의 층 게이트 물질을 이용함으로써 생성된다. 쵸의 미국 특허 번호 제5,559,049호에 개시된 구조체 및 방법은 본 발명과 매우 다른데, 본 발명은 자기 정렬(self aligned) 방법을 이용하여 "T" 게이트 구조체를 형성한다. 쵸의 미국 특허 번호 제5,559,049호에는 소스 드레인 및 게이트 주입 단계를 디커플링함으로써 게이트 활성화를 개선하고, 각을 이룬 및 법선의 입사 확장부 주입에 의해 확장부의 저항을 감소시키며, 게이트 실리사이드화부로부터 소스 드레인 실리사이드화부의 디커플링을 동시에 행하는 방법이 개시되어 있지 않다.
"Damascene T-Gate Using a Relacs Flow"라고 하는 발명의 명칭으로 라이온스(Lyons) 등에게 허여된 미국 특허 번호 제6,270,929호에는 제공된 T-게이트 구조체를 제조하는 방법이 개시되어 있다. 제공된 구조체의 실리콘층은 폴리실리콘층 밑의 게이트 산화물층에 의해 피복되고 이어서 절연층에 의해 피복되어 있다. 포토레지스트층은 절연층내로 정상부면에서부터 제1 깊이에까지 부분적으로 이르도록 관통하는 개구를 갖는 절연층위에 형성된다. 포토레지스트층이 볼록해지므로 포토레지스트층에서의 개구의 크기를 감소시킨다. 이어서, 개구는 절연층에서 제1 깊이로부터 제2 깊이로 연장된다. 개구의 넓이는 절연층의 정상부면으로부터 제1 깊이까지가 제1 깊이로부터 제2 깊이까지보다 넓다. 이어서, 도전성 물질로 개구를 채워서 T-게이트 구조체를 형성한다. 라이온스 등의 미국 특허 번호 제6,270,929호에서는 레지스트 리플로우 기술을 이용하여 "T" 구조체를 생성한다. 처음에, 레지스트 패턴을 이용하여 유전체에 트렌치를 에칭한다. 다음에, 레지스트가 볼록해져서 레지스트 패턴이 원래의 패턴에 비해 좁아진다. 이어서, 유전체내에 보다 작은 치수의 제2 트렌치를 에칭한다. 이어서, 구조체를 채워서 "T"를 형성한다. 라이온스 등의 미국 특허 번호 제6,270,929호의 방법은 본 발명과는 매우 상이하며, 본 발명과 같이 소스/드레인 및 게이트 주입 단계를 디커플링함으로써 게이트 활성화를 개선하고, 각을 이룬 및 법선의 입사 확장부 주입에 의해 확장부의 저항을 감소시키며, 게이트 실리사이드화부로부터 소스 드레인 실리사이드화부의 디커플링을 동시에 행하는 방법이 개시되어 있지 않다. 또한, 라이온스 등의 미국 특허 번호 제6,270,929호에는 확장부 또는 소스 또는 드레인 영역을 형성하는 방법에 대한 설명이 포함되어 있지 않다.
"Method of Fabricating T-Shaped Recessed Polysilicon Gate Transistors"라고 하는 발명의 명칭으로 리(Li)등에게 허여된 미국 특허 번호 제6,309,933호에는 반도체 트랜지스터 디바이스를 제조하는 방법이 개시되어 있다. 패드층이 상부 실리콘층위에 형성되며, 웰은 상부 실리콘층내에 주입된다. 하부 SiN층이 패드 유전체층위에 증착 및 패터닝되어 하부 게이트 영역을 형성한다. 패드 유전체층, 및 하부 게이트 영역내의 상부 실리콘층이 에칭되어 하부 게이트 트렌치를 형성한다. 희생 선형 산화물층이 하부 게이트 트렌치에 형성되며 희생 선형 산화물층을 통해 상부 실리콘층내로 임계치 주입(threshold implant)에 이어서 펀치스루 주입(punchthrough implant)이 행해진다. 하부 게이트부가 하부 게이트 트렌치내에 형성된다. 상부 산화물층이 하부 SiN층위에 형성된다. 상부 SiN층이 상부 산화물층위에 형성된다. 상부 SiN층이 에칭되어 하부 게이트 트렌치의 사전결정된 폭보다 큰 사전결정된 폭을 갖는 상부 게이트 트렌치를 형성한다. 상부 게이트부는 상부 게이트 트렌치내에 형성되며, 하부 및 상부 게이트부가 T-형상 게이트를 형성한다. 에칭된 상부 SiN, 상부 산화물 및 하부 SiN층을 제거하여 패드 유전체층위에까지 이르는 T-형상 게이트를 노출시킨다. 최상부 산화물층이 노출된 T-형상 게이트위에 형성된다. LDD 영역이 각을 이룬 이온 주입법에 의해 게이트에 인접하게 형성된다. SiN 측벽 스페이서는 하부 폴리실리콘 게이트부의 노출된 수직 측벽에 인접하게 형성된다. S/D 이온 주입이 기판면밑에 S/D 영역 800 Å∼1000 Å을 형성하도록 행해진다. 실리사이드 영역은 T-형상 게이트 및 소스/드레인 영역위에 형성된다.
"Low Resistance Self Aligned Extended Gate Structure Utilizing a T or Y Shaped Gate Structure for High Performance Deep Submicron FET"라고 하는 발명의 명칭으로 치우(Chiu)에게 허여된 미국 특허 번호 제6,326,290호에는 저 저항의 자기 정렬형 실리사이드화된 T-형상 FET 게이트 구조를 형성하는 것이 개시되어 있다. 기판 활성 영역에 형성된 게이트 산화물층은 제1 폴리 게이트 전극층에 의해 피복된다. 이들 층을 게이트 전극 스택내로 패터닝하고나서 S/D의 소량으로 도핑된 확장부를 주입한다. 산화물 측벽 스페이서를 형성하며, 깊은 영역 도판트(deep region dopant)를 주입하여 S/D 영역을 형성한다. 이어서, 매우 두꺼운 등방 피복 산화물층이 게이트 전극 스택 및 활성 디바이스면을 피복하는 디바이스위에 형성되며, 게이트 전극 스택위 수준에까지 평탄화되고, 선택적으로 에칭되어 제1 폴리 게이트 전극의 정상부를 노출시킨다. 제1 폴리 게이트 전극은 선택적으로 에칭되어 피복 산화물층내에 오목부를 만든다. 이어서, 피복 산화물의 등방성(isotropic) 에칭은 제1 폴리 게이트 전극의 정상부 주위의 그 내부에 함몰부(depression)를 개방한다. 제2 폴리층은 활성 디바이스 영역에 증착되며, 제1 폴리 게이트 전극의 정상 부의 함몰부에, 및 게이트 전극의 T 형상 정상부를 형성하는 산화물 피복층내에만 남는 제2 폴리를 남기도록 평탄화된다. 제1 폴리 게이트 전극의 수직 측면상의 활성 디바이스면과 제2 폴리 T 형상 정상부 사이에 남겨진 산화물 측벽 스페이서가 아닌 피복 산화물층을 남기며, 이것에 의해 게이트 스페이서 산화물 격리부(isolation)를 형성하는 선택적 건조 에칭이 뒤따른다. 이어서, 실리사이드는 제2 폴리 T 형상 요소의 정상부면과 디바이스 활성 영역위에 형성된다.
본 발명의 하나의 목적은 개선된 게이트 활성, 배선 저항 및 S/D 확장부 저항을 갖는 FET 디바이스를 제공하는 방법을 제공하는 것이다.
본 발명의 다른 하나의 목적은 소스/드레인 이온 주입으로부터 게이트를 디커플링함으로써 단 채널 동작을 열화시키지 않는 높게 활성화된 게이트를 달성하는 방법을 제공하는 것이다. 개선된 게이트 활성은 이 디바이스의 매우 매력적인 기능이다. 왜냐하면, 폴리실리콘 공핍은 진보된 고 성능 CMOS의 주된 관심사이기 때문이다.
본 발명의 또 다른 목적은 최소 폴리실리콘 배선폭 또는 ACLV(Across Chip Linewidth Variation)의 타협없이 강화된 배선 저항을 제공하는 방법을 제공하는 것이다.
본 발명에 따르면, 다음과 같은 단계를 포함하는 반도체 트랜지스터 디바이스를 제조하는 방법이 제공된다. 반도체 기판위의 게이트 유전체층, 및 이 게이트 유전체층위에 형성된, 하부 게이트 정상부를 갖는 하부 게이트 전극 구조체를 상기 반도체 기판에 제공한다. 상기 하부 게이트 전극 구조체의 정상부를 노출한 채로 남겨 두고 상기 게이트 유전체층위에 평탄화층을 형성한다. 상기 하부 게이트 전극 구조체위에 상부 게이트 구조체를 형성하여 T-형상 게이트 전극을 형성하고, 상기 상부 게이트 구조체의 하면과 상기 T-형상 게이트 전극의 수직 측벽을 노출시킨다. 상기 평탄화층을 제거한다. 상기 반도체 기판에 단 채널 효과로부터 보호되는 소스/드레인 확장부를 형성한다. 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽에 인접하게 측벽 스페이서를 형성한다. 상기 반도체 기판에 소스/드레인 영역을 형성한다. 상기 T-형상 게이트 전극과 상기 소스/드레인 영역위에 실리사이드층을 형성한다.
본 발명에 따르면, 자기 정렬 넓히기 기술은 증가된 영역에 실리사이드를 형성할 수 있게 하는 "T" 구조체를 형성한다. 현 데이터에서는 60 nm 및 그 이하의 폭의 배선에 CoSi2를 형성하는 것이 어려움을 보여준다. 따라서, 정상부를 증가시키는 기능은 고 성능 논리 애플리케이션에 중요하다.
본 발명에 따르면, 소스/드레인 확장부 특성은 T 구조체를 이용하여 추가의 리소그래피 단계가 없이 복수의 각도의 이온 주입을 행함으로써 개선된다. 이것은 NFET 확장부가 확장부 저항을 감소시키는 각을 이룬 및 법선 입사 이온 주입을 가질 수 있게 한다. 이 방법은 또한 PFET가 법선 입사로 주입할 수 있으므로 "T" 구조체가 이온 주입을 차단하여 주입된 PFET 확장부에 대한 오프셋을 생성한다. 이것의 이점은 PFET 스페이서가 필요하지 않다는 것이다. 상세하게는, PFET 스페이서의 요구가 없다는 사실은 비소(As) 도오즈 손실과 관련된 문제를 해결할 수 있다. 왜냐하면, PFET 스페이서 처리가 NFET 확장부에 대한 심각한 도오즈 손실을 야기한다는 것이 발견되었기 때문이다.
또한, 본 발명에 따르면, 소스/드레인에 비해 게이트 전극상에 실리사이드를 독립적으로 형성하는 자기 정렬형 방법이 제공된다. 이것은 얇은 실리콘 SOI 애플리케이션에 대해 매우 바람직한 기능하다. 왜냐하면, 이것은 보다 두꺼운 실리사이드를 게이트상에 형성할 수 있고, 보다 얇은 실리사이드를 소스/드레인 영역상에 형성할 수 있기 때문이다. 이것은, 소스/드레인 Si가 완전히 실리사이드화되는 한편 게이트 저항이 감소하며 총 실리사이드 산출량이 증가된 실리사이드 두께에 의해 개선되는 경우, 이 디바이스의 외부 저항이 증가하기 때문에 중요하다.
바람직하게는, 상부 게이트 구조체를 형성하기 전에 하부 게이트 전극 구조체에 오목부를 형성하여 평탄화층내에 오목형 하부 게이트를 형성하며; 평탄화층을 에칭하여 하부 게이트 전극 구조체의 폭보다 큰 폭을 갖는 넓은 오목부를 형성하고; 이후 오목형 하부 게이트상의 넓은 오목부내에 상부 게이트 구조체를 형성함으로써 하부 게이트 전극 구조체와 상부 게이트 구조체가 T-형성 게이트 전극을 형성한다.
대안적으로, 상부 게이트 구조체를 형성하기 전에 하부 게이트 정상부의 레벨 아래로 평탄화층에 부분적으로 오목부를 형성하고; 이후 하부 게이트 정상부의 노출된 면상에 상부 게이트 구조체를 선택적으로 성장시켜서 T-형상 게이트 전극을 형성한다.
다른 대안예로는 상부 게이트 구조체를 형성하기 전에 하부 게이트 전극 구조체에 오목부를 형성하여 평탄화층내에 오목형 하부 게이트를 형성하며; 이후 오목부내의 하부 게이트의 표면상에 상부 게이트 구조체를 성장시키되 평탄화층위에 상부 게이트를 넘치게 성장시킴으로써 하부 게이트 전극 구조체와 상부 게이트 구조체가 T-형상 게이트 전극을 형성한다.
또 다른 대안예로는 게이트 스택의 노출된 부분에 실리사이드화를 행하는 것이다.
바람직하게는, 상부 게이트 구조체의 노출된 하면과 T-형상 게이트 전극의 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하며; 비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하고, 붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성한다.
또한, 바람직하게는, 상부 게이트 구조체의 노출된 하면과 T-형상 게이트 전극의 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하며, 도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하고, 도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성한다.
이하, 본 발명의 상기한 및 다른 측면 및 이점은 첨부 도면을 참조하여 설명 및 개시된다.
제1 실시예
도 1 내지 도 13은 도 14a 내지 도 14b에 도시된 처리 흐름을 갖는 디바이스를 형성하기 위한 본 발명에 따른 처리 단계의 제1 시퀀스에 의해 제조된 디바이스를 도시하고 있다.
게이트 유전체 및 최초의 게이트층 및 게이트 스택 패터닝의 증착
도 1은 제조 초반부의 디바이스(10)를 도시하고 있다. 본 발명의 이 실시예의 프로세스는 도 14a 및 도 14b에 도시되어 있으며, 단계 101로 진행하는 단계 100에서 시작한다. 디바이스(10)는 웨이퍼(12)를 포함하는 실리콘상에 형성된다. 웨이퍼(12)는 벌크 웨이퍼 또는 SOI(Silicon-On-Insulator) 웨이퍼일 수 있다. 대안적으로, 웨이퍼(12)는 실리콘-게르마늄(SiGe)층을 포함하거나 순수한 실리콘(Si) 또는 소정의 다른 반도체 물질로 구성될 수 있다.
도 14a의 단계 101에서, 격리 영역(도시되어 있지 않음)이 웨이퍼(12)에 형성된다. 당업자가 잘 이해할 수 있는 바와 같이, 적절한 격리 영역은 STI(Shallow Trench Isolation) 영역, LOCOS(FOX) 격리 영역 또는 수정된 버전의 어떤 격리 방법을 포함할 수 있다.
이후, 도 14a의 단계 102에서, 게이트 유전체 사전-세정(pre-clean)이 게이트 유전체층 GD를 증착하기 위한 웨이퍼(12)의 면을 준비하기 위해 행해진다.
도 14a의 단계 103에서, 도 1에 도시된 게이트 유전체층 GD가 웨이퍼(12)의 새롭게 세정된 면상에 형성된다. 게이트 유전체층 GD는 게이트 산화물, 예컨대 순수한 이산화실리콘(SiO2), 질화된 SiO2 및/또는 SiO2와 질화된 SiO2 의 소정의 조합 또는 또 다른 높은 유전 상수의 층(고 K의 층)을 포함할 수 있다.
다음에, T 형상 게이트 전극의 하부내로 패터닝될 물질을 증착하고 패터닝하여 도 1에 도시된 최초의 게이트 G를 형성한다. 최초의 게이트 G는 T 형상 게이트 의 하부내로 패터닝된다. 최초의 게이트 G는 폴리실리콘, 비정질 실리콘(a-Si) 또는 적절한 금속과 같은 물질로 구성될 수 있다. 바람직한 실시예에 있어서, 게이트 물질은 폴리실리콘이며, 최초의 게이트 G는 종래의 리소그래피 및 에칭 방법론을 이용하여 패터닝되어 도 1에 도시된 최초의 게이트를 생성한다. 최초의 게이트 G는 또한 잘 알려져 있는 다마신 방법에 의해 또는 측벽 화상 전사(transfer) 기술에 의해 패터닝될 수 있다.
열적으로 안정한 평탄화막의 응용
다음에, 도 14a의 단계 104에서 및 도 2에 도시된 바와 같이, 열적으로 안정한 평탄화막 PF를 웨이퍼(12)상의 최초의 게이트 G 및 게이트 유전체막 GD의 정상부면에 적용한 후의 도 1의 디바이스(10)가 도시되어 있다. 평탄화막 PF는 화학적 기계적 연마(CMP) 기술에 의해 최초의 게이트 G의 정상부가 노출될 때까지 평탄화되었다. 이 점에서, 최초의 게이트 G의 정상부는 평탄화막 PF와 동일 평면상에 있다. 평탄화막 PF는 자기(self) 평탄화일 수 있다. 즉, 평탄화막 PF는 HDP(High Density Plasma)를 이용하거나 또는 SOG(Spin-On Glasses)를 응용하여 형성될 수 있다. 대안적으로, 평탄화막 PF는 화학적 기계적 연마(CMP)에 의해 평탄화될 수 있다.
일 실시예에 있어서, 열적으로 안정한 평탄화막 PF는 SiO2이며, 이 SiO2는 HDP(High Density Plasma), CVD(Chemical Vapor Deposition), RTCVD(Rapid Thermal Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)을 포함하는 여러 가지 다른 기술에 의해 증착될 수 있다.
평탄화막에 선택적으로 오목부를 만든 폴리실리콘 게이트 스택
다음에, 도 14a의 단계 105에서 및 도 3에 도시된 바와 같이, 열적으로 안정한 평탄화막 PF와 동일 평면상에 있는 최초의 게이트 G의 정상부면을 에칭하여, 최초의 게이트 G를 낮춰서 평탄화막 PF의 면밑의 오목부 R의 바닥에 오목형 하무 게이트 LG를 형성한다. 상부 게이트 R은 평탄화막 PF의 에칭 속도보다 상당히 빠른 에칭 속도로 최초의 게이트 G의 물질을 에칭할 수 있는 소정의 에칭 방법을 이용하여 형성될 수 있다. 종래의 브롬화수소(HBr)형과 같은 에칭액 건식 폴리실리콘 게이트 스택 에칭이 이 용도로 충분하다. 추가적으로, 습식 에칭을 이용하여 플래너 막(planar film)에 대해서 선택적으로 최초의 게이트 G의 오목부를 만들 수 있다. 예를 들면, SiO2를 에칭하는 것보다 빠르게 폴리실리콘을 에칭하는 적절한 비율의 질산:불화 수소산(HNO3:HF) 에칭액이 알려져 있다. 수산화칼륨(KOH)은 통제된 방법으로 SiO2보다 빠르게 폴리실리콘을 에칭할 수 있는 또 다른 용액이다.
이온 주입 또는 다른 도판트 기술에 의한 게이트 도핑
다음에, 도 14a의 단계 107에서 및 도 4에 도시된 바와 같이, 이 프로세스의 이 점에 있어서, 게이트 전극의 주입은 오목부 R의 바닥에서 NFET 및 PFET의 하부 게이트 LG내로 그의 정상부면을 통해 행해진다. 이 점에서의 게이트 주입을 행하는 능력은, 하부 게이트 LG의 감소된 높이는 보다 낮은 에너지 주입을 이용하여 하부에 매립된 게이트 유전체 GD에 매우 인접한 깊이에서 하부 게이트 LG에 높은 도오 즈량의 도판트를 손상을 입히는 일없이 배치할 수 있음을 의미하기 때문에 유익하다. 이 프로세스의 이 점에서 게이트 주입을 행하는 또 다른 이점으로는 하부 게이트 LG가 이어서 형성되는 소스/드레인 영역과 독립적으로 주입될 수 있다는 것이다. 종래의 프로세스 단계의 시퀀스에서는, NFET 게이트를 주입하는 동안 PFET는 포토레지스트에 의해 차단된다. 이후, PFET 게이트를 주입하는 동안 NFET가 차단될 수 있다.
오목형 하부 게이트위의 평탄화막의 정상부 넓히기
다음에, 도 14a의 단계 108에서 및 도 5에 도시된 바와 같이, 평탄화막 PF의 오목부 R은 습식 또는 건식 에칭 방법에 의해 넓혀지며, 하부 게이트 LG의 물질, 예컨대 도핑된 폴리실리콘에 선택적인 등방성 건식 에칭 프로세스를 이용하여, 오목형 하부 게이트 LG위에 중심을 취한 평탄화막 PF의 정상부에 넓은 오목부 WR을 형성한다. 예를 들면, 폴리실리콘 게이트에 선택적인, SiO2로 구성된 평탄화막을 에칭할 수 있는 건식 에칭 화학 물질은 메틸트리플루오라이드(CHF3)와 카본테트라플로우라이드(CF4)의 조합이다. 대안적으로, SiO2층으로 형성된 평탄화막 PF는 희석된 불산(HF)을 이용하여 넓혀져서 넓은 오목부 WR을 형성할 수 있다.
폴리실리콘 증착
다음에, 도 14a의 단계 109에서, 폴리실리콘, 비정질 실리콘(a-Si) 또는 금속으로 구성된 상부 게이트층은 넓은 오목부 WR을 차고 넘쳐서 평탄화막 PF의 정상부면을 피복하도록 증착된다.
폴리실리콘 에치백 또는 CMP
다음에, 도 14b의 단계 112에서 및 도 6에 도시된 바와 같이, 상부 게이트 UG를 형성하는데 이용되는 층은 도 6에 개략적으로 도시한 바와 같이, 종래의 CMP 기술을 이용하여 에치백(평탄화)된다.
이 프로세스에서의 이 점에서, 원한다면 게이트를 독립적으로 실리사이드화는 선택적인 단계가 행해질 수 있다.
습식 또는 건식 에칭 기술에 의한 게이트 스택에 선택적인 플래너막의 평탄화막 제거
도 14a의 단계 113에서 및 도 7에 도시된 바와 같이, 이제 평탄화막 PF는, SiO2로 구성된 평탄화막 PF를 에칭할 수 있는 반면 상부 게이트 UG 및 하부 게이트 LG의 게이트 물질을 에칭할 수 없는, CHF3 및 CF4와 같은 건식 에칭 화학 물질을 이용하여 제거된다. 대안적으로, SiO2로 구성된 평탄화막 PF는 희석된 불산(HF) 화학 물질에 의해 제거될 수 있다.
NFET에 대한 법선 및 각을 이룬 S/D 확장부 주입, NFET 확장부에 대한 법선 및 각을 이룬 이온 주입, PFET 확장부에 대한 법선 입사 이온 주입
다음에, 도 14b의 단계 114에서 및 도 8에 도시된 바와 같이, 종래의 CMOS 프로세스 흐름에 있어서, 디바이스(10)의 PFET 영역은 이제 포토레지스트를 이용하여 차단되며, NFET 확장부에는 도 8에 도시된 바와 같이 법선 입사각으로 비소(As) 이온이 주입된다. 비소 이온의 추가적인 NFET 확장부 주입이 확장부 저항을 저감하 기 위해 각도를 이루어 행해진다.
할로(halo) 주입도 각을 이루어 행해질 수 있다.
다음에, NFET 확장부 주입 프로세스에 대한 포토레지스트는 표준 포토레지스트 벗기는 방법(stripping method)을 이용하여 제거된다.
PFET에 대한 S/D 확장부 주입
다음에, 도 14b의 단계 115에서 및 도 9에 도시된 바와 같이, 이제 NFET를 포토레지스트를 이용하여 차단함으로써, PFET 확장부에는 도 9에 도시된 바와 같이 법선 입사각으로 붕소 이온이 주입될 수 있다.
스페이서 증착 및 에칭
다음에, 도 14b의 단계 116에서 및 도 10에 도시된 바와 같이, 등방 블랭킷 스페이서 물질 SP는 CVD, RTCVD 또는 PECVD를 포함하지만 한정되지 않는 여러 기술 중 어느 하나에 의해 증착된다. 등방 블랭킷 스페이서 물질 SP는 SiO2, SiN 또는 SiON으로 구성된 그룹으로부터 선택된 물질로 구성될 수 있다.
바람직한 실시예에 있어서, 상부 게이트 UG, 하부 게이트 UG 및 게이트 유전체층 GD의 표면 외부상에 나타낸 SiO2로 구성된 라이너(linear)층 LL이 처음에 스페이서 물질 SP 아래에 증착된다. SiO2로 구성된 라이너층 LL의 용도는 스페이서 SiN 에칭 정지부로서 기능하는 것이다. 라이너층을 이용하는 경우에 있어서, 스페이서 물질 SP는 CVD에 의해 증착된 SiN을 포함한다. 막 증착 기술은 막이 등방이도록 한다.
대안적으로, 라이너층 LL은 SiO2 증착 이전 또는 대신에 행해지는 종래의 게이트 재산화에 의해 형성되어 라이너층 LL을 형성할 수 있다.
스페이서 에칭
다음에, 도 14b의 단계 117에서 및 도 11에 도시된 바와 같이, 스페이서층 SP는 표준 스페이서 에칭 화학 물질을 이용하여 에칭되며, 이 표준 스페이서 에칭 화학 물질은 노출된 수평면으로부터 이격된 스페이서 물질을 에칭할 수 있지만 수직면상에 존재하는 스페이서 물질을 남김으로써 상부 게이트 UG 및 하부 게이트 LG에 의해 형성된 T-형상 게이트 구조체에 인접한 측벽 스페이서 SP'을 형성할 수 있다.
NFET 및 PFET에 대한 소스/드레인(S/D) 주입
다음에, 도 14b의 단계 118에서 및 도 12에 도시된 바와 같이, 측벽 스페이서 SP'을 이용하여 당업자에게도 잘 알려져 있는 바와 같이 깊은 소스/드레인(S/D) 주입을 위한 영역을 형성한다.
고속 어닐링 수행
도 12에 도시되며 도 14b의 단계 118에 지시된 소스/드레인 주입후, 당업자에게도 잘 알려져 있는 바와 같이 고속 가열 어닐링을 행하여 소스/드레인(S/D) 도판트를 구동한다.
실리사이드 형성
다음에, 도 14b의 단계 119에서 및 도 13에 도시된 바와 같이, 표준 사전세 정(preclean)이 행해진다. 사전세정 프로세스에서는 에칭액, 예컨대 불산(HF) 수용액을 이용하여 습식 에칭되어 노출된 라이너층 LL, 및 T-형상 게이트 구조체 UG/LG와는 별도로 그 아래의 게이트 유전체층 GD를 제거한다.
이어서, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi)로부터 선택된 실리사이드, 또는 소정의 다른 실리사이드 프로세스를 이용하는 실리사이드화 프로세스로 접촉을 형성하여 도 13에 도시된 바와 같은 저 저항 접촉을 생성한다.
제2 실시예
도 15 내지 도 26은 도 27a 및 도 27b에 도시되는 프로세스 흐름에 의해 디바이스를 형성하는 본 발명에 따른 제2 프로세스 단계의 시퀀스에 의해 제조되는 디바이스를 도시하고 있다.
이 프로세스는 제1 실시예의 수정예이지만, 도 15 내지 도 18에 도시된 앞쪽 4 단계는 도 27a의 프로세스 단계 101, 102, 103, 104, 105, 106 및 107(전술함)로 도시된 바와 같이 도 1 내지 도 4의 프로세스 단계와 동일하다. 그러나, 도 14a의 단계 108 및 109, 및 단계 112는 제2 실시예에서 생략되어 있으며, 단계 208로 대체되어 있다.
선택적인 증착에 의한 상부 게이트 성장시키기
도 19 및 도 27a의 단계 208을 참조하면, 단계 107후, 상부 게이트 UG'은 오목부 R내의 하부 게이트 LG의 정상부면상의 실리콘 또는 텅스텐막을 선택적으로 넘치게 성장시킴으로써 오목부 R내에 형성되며, 이 실리콘 또는 텅스텐막은 평탄화막 PF의 정상부면위로 성장한다.
단계 208에서 이용되는 성장 프로세스는 실리콘 또는 텅스텐의 선택적인 성장이다. 실리콘의 경우에 있어서, CVD 프로세스는 실리콘의 소스로서 HCl과 함께 실란 또는 다이클로로실란을 이용하여 행한다. 이것은 사전세정된 Si 표면상의 Si의 선택적인 성장에 의해 달성될 수 있으며, 다이클로로실란(SiCl2/H2), 또는 다른 클로로실란 가스 및 HCl 가스를 이용하여 약 900℃의 고온의 LPCVD 반응기내에서 수행될 수 있다.
단계 208의 실리콘층은 RTCVD(Rapid Thermal Chemical Vapor Deposition)에 의해 증착될 수 있다. 다른 화학 기상 증착 기술도 또한 선택적인 실리콘층을 증착하는데 유용하다. 여러 가지 실리콘 소스 또는 전구체(precursor), 예컨대 실리콘 테트라크롤라이드(SiCl4), 다이클로로실란(SiH2/Cl2), 트리클로로실란(SiHCl 3) 및 실란(SiH4)은 선택적인 실리콘을 성장시키는데 유용하다. 수소(H2)는 희석제(dilutant)로서 기능하며, 염화 수소(HCl) 가스를 이용하여 성장의 선택성을 강화한다.
단계 208의 텅스텐의 경우에 있어서, 텅스텐 헥사플루오라이드로부터의 텅스텐의 화학 기상 증착이 이용 가능하다. 텅스텐을 형성하기 위해서는, 텅스텐 CVD 기술의 선택적인 피복이 바람직하다. 텅스텐의 CVD에서는, 텅스텐 헥사플루오라이드(WF6) 소스 가스로부터의 텅스텐 감소가 유발된다.
단계 208에서의 선택적인 W은 약 400℃의 온도에서 실란의 CVD 및 WF6의 수소 감소에 의해 증착될 수 있다.
도 28b의 나머지 프로세스 단계 113, 114, 115, 116 및 117은 단계 117과 단계 118 사이를 제외하고 제1 실시예와 유사하며, 고속 어닐링이 행해진다. 도 23 내지 도 25에는 스페이서 SP' 등의 지오메트리의 변형예가 도시되어 있다.
고속 어닐링 행하기
도 25에 도시되고 도 27b의 단계 118에 나타낸 소스/드레인 주입후, 고속 가열 어닐링을 행하여 도판트를 활성화시킨다.
이후, 프로세스는 도 13의 단계 118 및 도 28b(도 14b의 단계 118에서와 같이)의 실리사이드층 SL의 사전세정 및 형성을 행하는 단계로 복귀한다.
제3 실시예
도 28 내지 도 39는 도 40a 및 도 40b에 도시되는 프로세스 흐름에 의해 디바이스를 형성하는 본 발명에 따른 제3 프로세스 단계의 시퀀스에 의해 제조되는 디바이스를 도시하고 있다.
이 프로세스는 제1 실시예를 변형하였지만, 도 15 내지 도 18에 도시된 앞쪽 4 단계는 도 27a의 프로세스 단계 101, 102, 103 및 104(전술함)로 도시된 바와 같이 도 1 내지 도 4의 프로세스 단계와 동일하다. 그러나, 도 14a의 단계 108 및 105 및 106, 108 및 109, 및 단계 112는 제3 실시예에서 생략되어 있으며, 단계 301 및 302로 대체되어 있다.
평탄화막에 오목부 생성하기
도 40a의 단계 104후, 도 32에 도시된 바와 같이 평탄화막 PF에 부분적으로 오목부를 생성하여 하부 게이트 LG'의 측벽의 상부를 노출시킨다. 평탄화막 PF에 오목부를 생성하는데 이용되는 프로세스는 불산 또는 CH3 및 CF4를 이용한 것이다.
상부 게이트를 하부 게이트위에 성장시키기
단계 301후, 도 33에 도시된 바와 같이 Si 또는 W으로 구성된 상부 게이트 UG'을 하부 게이트 LG'의 노출된 정상부면 및 상부 측벽위에 선택적으로 성장시키는 것을 포함하는 단계 302를 행한다. 단계 302에서 이용된 성장 프로세스는 본 발명의 제2 실시예의 상기 단계 208에서와 동일하다.
이후, 도 33 내지 도 39에 도시된 바와 같은 시퀀스에서 본 발명의 제3 실시예를 완료하는 단계 113 내지 119를 행하여 디바이스(10)의 형성을 완료한다.
본 발명의 하나의 목적으로는 개선된 게이트 활성 특성을 갖는 MOS 트랜지스터를 제공하는 것이다. 본 발명의 다른 하나의 목적으로는 감소된 배선 저항을 갖는 MOS 트랜지스터를 제공하는 것이다. 본 발명의 추가의 목적으로는 개선된 소스/드레인 확장부 특성을 갖는 MOS 트랜지스터를 제공하는 것이다.
새로운 디바이스는 게이트를 얇게 하는(thinning) 반면 S/D 주입을 게이트 주입으로부터 디커플링함으로써 개선된 게이트 활성을 허용한다. 게이트를 얇게 함으로써 보다 낮은 에너지의 게이트 주입을 이용할 수 있다. 보다 낮은 에너지 주 입은, 게이트 공핍이 발생하는, 게이트의 바닥부에 인접하게 보다 높은 도오즈로 주입할 수 있는 낮은 에너지 확산을 갖는다. 본 발명의 이 프로세스에 의해 생성된 디바이스는 배선 저항을 저감하는 보다 넓은 실리사이드화용 영역을 갖는다. S/D 확장부의 저항은 복수의 각을 이룬 주입을 허용함으로써 새로운 디바이스에 대해 개선된다.
본 발명의 요지인, T를 형성한 후 주입을 형성하는 것은 이점이 있다.
NFET에 대해 경사(slant) 각도/법선 각도 입사 주입의 결과로는 개선된 일련의 저항을 생성하고, 확장부의 저항이 낮아지며, 단 채널 효과가 열화되지 않는다. 표준 프로세스에서는 각을 이룬 주입만을 이용한다. 이 경우, 최대 도오즈는 단 채널 효과 제어에 의해 제한되며, 게이트의 양측면 중 어느 하나에 대한 도판트가 지나치게 가까이에 있으면 그 디바이스는 좋지 않다. 따라서, 낮은 도오즈 도판트를 이용하여 T 아래에 각을 이루어 주입하며, 보다 많은 도오즈를 이용하여 오프셋 스페이서로 기능하는 T에 법선을 이루는 입사각으로 주입하면, 양호한 짭은 채널 효과 제어를 갖는 저 저항 확장부가 달성된다. 하나의 추가 이점으로는, NFET가 이중 확장부 주입을 가질 수 있다는 것으로, 리소그래피 단계만을 이용하여 하나는 오프셋으로, 다른 하나는 T 오프셋과 각을 이루어 주입한다. PFET는 높은 붕소의 확산율로 인하여, PFET 확장부에 이용되는 확장부 주입용 오프셋 스페이서를 필요로 한다. 이 이중 경사 각도/법선 각도 NFET 주입 절차는 표준 프로세스 흐름을 개선한다. 왜냐하면, 하나의 마스크 단계를 이용하여 양호한 단 채널 효과 제어를 갖는 보다 낮은 저항의 NFET 확장부를 달성하였기 때문이다.
단 채널 효과에 의한 문제 해결 방법
본 발명에 의해 해결되는 문제는 저 저항 확장부의 형성이며 또한 양호한 단 채널 효과 제어를 유지한다.
저 저항 정션은 높은 도오즈 주입에 의해 달성될 수 있지만, 높은 도오즈 주입은 단 채널 효과를 열화시킬 수 있다.
Si 내로 더욱 많은 도오즈를 주입하면 할 수록, 주어진 열 사이클에 대해 더욱 많은 확산이 발생한다. 따라서, 주어진 이온 주입 에너지 및 어닐링의 경우, 보다 많은 도오즈 주입은 항상 더욱 많은 확산을 일으키지만, 보다 많은 확산은 열화된 단 채널 효과를 야기한다.
과도한 도오즈 또는 과도하게 높은 에너지의 이온 주입 또는 열 사이클에서의 지나치게 높은 온도가 존재하면, 도판트는 게이트밑 채널 영역내로 지나치게 멀리 확산되어 채널 영역이 짧아지게 만들 수 있다. 결국, 게이트의 양측면 중 어느 하나상의 확산이 접속할 수 있으며 디바이스는 턴오프할 수 없다. 이것은 빈약한 단 채널 제어의 최악의 경우의 시나리오이다.
저 저항 확장부를 형성하는 한편 양호한 단 채널 효과 제어도 유지하는 문제는 주입 오프셋으로서 기능하는 T의 정상부를 이용함으로써 해결할 수 있다. T의 정상부를 넓히면 넓힐 수록, 게이트의 모서리로부터 더욱 더 멀리 주입을 오프셋한다. 이렇게하여, 높은 도오즈 주입을 법선 입사 각도로 행하여 확장부의 저 저항부를 형성할 수 있다. 그러나, 도판트가 확산되면, 농도(원자/cm3)가 낮아지며, 확산 영역의 단부에서의 저항은 더욱 높은 저항을 가질 수 있다.
따라서, 각을 이룬 주입은 법선 입사 주입보다 훨씬 적은 도오즈로 행해질 수 있으며, 높은 도오즈의 법선 입사 주입만을 이용하는 경우의 농도보다 낮아지게 영역내로 주입된다.
T를 이용하여 높은 도오즈 주입을 오프셋하는 것과 각을 이룬 주입을 이용하여 T밑을 취득하는 것의 조합을 이용하여 저 저항 및 양호한 단 채널 효과 제어를 갖는 확장부를 생성할 수 있다.
본 발명에 따르면, 개선된 게이트 활성 특성을 갖는 MOS 트랜지스터를 제공할 수 있다. 또한, 감소된 배선 저항을 갖는 MOS 트랜지스터를 제공할 수 있다. 또한, 개선된 소스/드레인 확장부 특성을 갖는 MOS 트랜지스터를 제공할 수 있다.
본 발명은 전술한 실시예(들)에 관련해서 기술되어 있지만, 당업자는 본 발명이 첨부된 특허청구범위의 정신 및 범위내에서 변형을 실시할 수 있음을 이해할 것이다. 즉, 본 발명의 정신 및 범위로부터 벗어나는 일없이 형태 및 상세에 있어서 변형을 행할 수 있다. 이에 따라, 본 발명의 범위내에서 발생되는 모든 이러한 변경 및 본 발명은 이하의 특허청구범위의 발명의 대상(subject matter)을 포함한다.

Claims (20)

  1. 반도체 기판위의 게이트 유전체층, 및 이 게이트 유전체층위에 형성된, 하부 게이트 정상부를 갖는 하부 게이트 전극 구조체를 상기 반도체 기판에 제공하는 단계와;
    상기 하부 게이트 전극 구조체의 정상부를 노출한 채로 남겨 두고 상기 게이트 유전체층위에 평탄화층을 형성하는 단계와;
    상기 하부 게이트 전극 구조체위에 상부 게이트 구조체를 형성하여 T-형상 게이트 전극을 형성하고, 상기 상부 게이트 구조체의 하면과 상기 T-형상 상부 게이트 전극의 수직 측벽을 노출시키는 단계와;
    상기 평탄화층을 제거하는 단계와;
    상기 반도체 기판에 단 채널 효과로부터 보호되는 소스/드레인 확장부를 형성하는 단계와;
    상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽에 인접하게 측벽 스페이서를 형성하는 단계와;
    상기 반도체 기판에 소스/드레인 영역을 형성하는 단계와;
    상기 T-형상 게이트 전극과 상기 소스/드레인 영역위에 실리사이드층을 형성하는 단계
    를 포함하는 반도체 트랜지스터 디바이스 형성 방법.
  2. 제1항에 있어서, 상기 상부 게이트 구조체를 형성하기 전에 상기 하부 게이트 전극 구조체에 오목부를 형성하여 상기 평탄화층내에 오목형 하부 게이트를 형성하는 단계와;
    상기 평탄화층을 에칭하여 상기 하부 게이트 전극 구조체의 폭보다 큰 폭을 갖는 넓은 오목부를 형성하는 단계와;
    이후 상기 오목형 하부 게이트상의 상기 넓은 오목부내에 상기 상부 게이트 구조체를 형성함으로써 상기 하부 게이트 전극 구조체와 상부 게이트 구조체가 상기 T-형상 게이트 전극을 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  3. 제2항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  4. 제2항에 있어서, 도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  5. 제2항에 있어서, 비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  6. 제2항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  7. 제2항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계와;
    비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  8. 제1항에 있어서, 상기 상부 게이트 구조체를 형성하기 전에 상기 하부 게이트 전극 구조체에 오목부를 형성하여 상기 평탄화층내에 오목형 하부 게이트를 형성하는 단계와;
    이후 상기 오목부내의 상기 하부 게이트의 표면상에 상기 상부 게이트 구조체를 성장시키되 상기 평탄화층위에 상기 상부 게이트를 넘치게 성장시킴으로써 상기 하부 게이트 전극 구조체와 상부 게이트 구조체가 상기 T-형상 게이트 전극을 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  9. 제8항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  10. 제8항에 있어서, 도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  11. 제8항에 있어서, 비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  12. 제8항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  13. 제8항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계와;
    비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  14. 제1항에 있어서, 상기 상부 게이트 구조체를 형성하기 전에 상기 하부 게이트 정상부의 레벨 아래로 상기 평탄화층에 부분적으로 오목부를 형성하는 단계와;
    이후 상기 하부 게이트 정상부의 노출된 면상에 상기 상부 게이트 구조체를 선택적으로 성장시켜서 상기 T-형상 게이트 전극을 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  15. 제14항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  16. 제14항에 있어서, 도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  17. 제14항에 있어서, 비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  18. 삭제
  19. 제14항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입과 도판트 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    도판트 이온의 수직각 이온 주입에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
  20. 제14항에 있어서, 상기 상부 게이트 구조체의 상기 노출된 하면과 상기 T-형상 게이트 전극의 상기 노출된 수직 측벽상에 실리콘질화물의 측벽 스페이서를 형성하는 단계와;
    비소 이온의 수직각 이온 주입과 비소 이온의 경사각 이온 주입의 조합에 의해 NFET 확장부를 형성하는 단계와;
    붕소 이온의 수직각 이온 주입만에 의해 PFET 확장부를 형성하는 단계를 포함하는 것인 반도체 트랜지스터 디바이스 형성 방법.
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